JP2002100771A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002100771A JP2002100771A JP2000289791A JP2000289791A JP2002100771A JP 2002100771 A JP2002100771 A JP 2002100771A JP 2000289791 A JP2000289791 A JP 2000289791A JP 2000289791 A JP2000289791 A JP 2000289791A JP 2002100771 A JP2002100771 A JP 2002100771A
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Abstract
(57)【要約】
【課題】 電極のコーナー部における電界集中及び半導
体基板の欠陥による絶縁破壊が抑制されたSiC等のトレ
ンチ型パワー素子を製造歩留まり良く提供すること。 【解決手段】 半導体基板と、当該基板の第１の表面に
形成された溝の内面に形成されたゲート絶縁膜６と、ゲ
ート絶縁膜６を介して前記溝内に形成されたゲート電極
７と、前記基板の第１の表面のうち前記溝以外の表面に
形成された第１の導電層４と、前記基板の第１の表面に
対して裏面となる第２の表面に形成された第２の導電層
１とを具備し、第１の導電層４と第２の導電層１との間
に流れる電流がゲート電極７により制御され、かつ、第
２の導電層１の前記第２の表面からの深さは、前記溝に
対向する部分が前記溝以外の第１の表面に対向する部分
より浅いことを特徴とする半導体装置。
体基板の欠陥による絶縁破壊が抑制されたSiC等のトレ
ンチ型パワー素子を製造歩留まり良く提供すること。 【解決手段】 半導体基板と、当該基板の第１の表面に
形成された溝の内面に形成されたゲート絶縁膜６と、ゲ
ート絶縁膜６を介して前記溝内に形成されたゲート電極
７と、前記基板の第１の表面のうち前記溝以外の表面に
形成された第１の導電層４と、前記基板の第１の表面に
対して裏面となる第２の表面に形成された第２の導電層
１とを具備し、第１の導電層４と第２の導電層１との間
に流れる電流がゲート電極７により制御され、かつ、第
２の導電層１の前記第２の表面からの深さは、前記溝に
対向する部分が前記溝以外の第１の表面に対向する部分
より浅いことを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特にトレンチ型ゲートを有するパワ
ー電界効果トランジスタを備えた半導体装置及びその製
造方法に関する。
製造方法に係わり、特にトレンチ型ゲートを有するパワ
ー電界効果トランジスタを備えた半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】従来、パワー半導体素子としてMOSFETが
用いられており、このMOSFETの低抵抗化を図る試みがな
されている。例えば、図６に示す構成のMOSFETが提案さ
れている。この素子は縦方向に電流を流す縦型素子であ
り、トレンチ型ゲートを備えるMOSFETである。即ち、こ
の図に示すように、ｎ+型の半導体基板１０１（ドレイ
ン層に相当。）の表面にｎ-型の半導体層１０２（ｎ型
ベース層に相当。）及びｐ-型の半導体層１０３（ｐ型
ベース層に相当。）が形成されており、このｐ-型の半
導体層１０３の表面にはｎ+型のソース層１０４及びｐ+
型のコンタクト層１０５が形成されている。ｎ-型の半
導体層１０２はｎ+型の半導体基板１０１の表面にエピ
タキシャル成長して形成された層である。
用いられており、このMOSFETの低抵抗化を図る試みがな
されている。例えば、図６に示す構成のMOSFETが提案さ
れている。この素子は縦方向に電流を流す縦型素子であ
り、トレンチ型ゲートを備えるMOSFETである。即ち、こ
の図に示すように、ｎ+型の半導体基板１０１（ドレイ
ン層に相当。）の表面にｎ-型の半導体層１０２（ｎ型
ベース層に相当。）及びｐ-型の半導体層１０３（ｐ型
ベース層に相当。）が形成されており、このｐ-型の半
導体層１０３の表面にはｎ+型のソース層１０４及びｐ+
型のコンタクト層１０５が形成されている。ｎ-型の半
導体層１０２はｎ+型の半導体基板１０１の表面にエピ
タキシャル成長して形成された層である。
【０００３】ｎ+型のソース層１０４の表面からｐ-型の
半導体層１０３を貫通してｎ-型の半導体層１０２に至
るように溝が形成されており、この溝の中にはゲート絶
縁膜（酸化膜）１０６を介してゲート電極１０７が埋め
込まれている。ｎ+型のソース層１０４及びｐ+型のコン
タクト層１０５の表面にはこれらに接してソース電極１
０８が設けられており、またｎ+型の半導体基板１０１
の裏面にはドレイン電極１０９が設けられている。
半導体層１０３を貫通してｎ-型の半導体層１０２に至
るように溝が形成されており、この溝の中にはゲート絶
縁膜（酸化膜）１０６を介してゲート電極１０７が埋め
込まれている。ｎ+型のソース層１０４及びｐ+型のコン
タクト層１０５の表面にはこれらに接してソース電極１
０８が設けられており、またｎ+型の半導体基板１０１
の裏面にはドレイン電極１０９が設けられている。
【０００４】溝内に形成されたゲート電極１０７に対し
てゲート絶縁膜１０６酸化膜を挟んで対応するｐ-型の
半導体層１０３の表面（溝の側面部分）にはチャネルが
形成される。
てゲート絶縁膜１０６酸化膜を挟んで対応するｐ-型の
半導体層１０３の表面（溝の側面部分）にはチャネルが
形成される。
【０００５】上記の半導体基板１０１の材料としてSiC
等が検討されており、このSiCからなる基板（SiC基板）
に形成されたトレンチ型パワーMOSFETには特に次のよう
な問題があった。即ち、SiC基板、例えば基板表面にエ
ピタキシャル成長して形成されたSiC層を用いた基板に
は欠陥が多く、またトレンチのコーナー部に電界が集中
するという問題があった。かかる電界の集中により、ト
レンチ内に形成した絶縁膜（ゲート絶縁膜等）は絶縁破
壊しやすく、また基板側でも欠陥起因の絶縁破壊が多
く、歩留まり良く素子を製造することができなかった。
等が検討されており、このSiCからなる基板（SiC基板）
に形成されたトレンチ型パワーMOSFETには特に次のよう
な問題があった。即ち、SiC基板、例えば基板表面にエ
ピタキシャル成長して形成されたSiC層を用いた基板に
は欠陥が多く、またトレンチのコーナー部に電界が集中
するという問題があった。かかる電界の集中により、ト
レンチ内に形成した絶縁膜（ゲート絶縁膜等）は絶縁破
壊しやすく、また基板側でも欠陥起因の絶縁破壊が多
く、歩留まり良く素子を製造することができなかった。
【０００６】
【発明が解決しようとする課題】このように、従来のSi
C等の半導体からなる基板にトレンチ型パワー素子を形
成した場合、基板欠陥が多く、かつトレンチ部分におい
て電界集中が生じ、このため当該箇所で絶縁破壊がしや
すく、歩留まりよく素子を製造することができなかっ
た。
C等の半導体からなる基板にトレンチ型パワー素子を形
成した場合、基板欠陥が多く、かつトレンチ部分におい
て電界集中が生じ、このため当該箇所で絶縁破壊がしや
すく、歩留まりよく素子を製造することができなかっ
た。
【０００７】本発明は、上記実情に鑑みてなされたもの
で、半導体基板の欠陥による電界集中部における絶縁破
壊が抑制されたトレンチ型パワー素子を製造歩留まり良
く提供することを目的とするものである。
で、半導体基板の欠陥による電界集中部における絶縁破
壊が抑制されたトレンチ型パワー素子を製造歩留まり良
く提供することを目的とするものである。
【０００８】
【課題を解決するための手段】（構成）上記課題を解決
するために、本発明は、半導体基板と、この半導体基板
の第１の表面に形成された溝の中に形成されたゲート電
極と、前記半導体基板の第１の表面のうち前記溝以外の
表面に形成された第１の導電層と、前記半導体基板の第
１の表面に対して裏面となる第２の表面に形成された第
２の導電層とを具備し、前記第１の導電層と前記第２の
導電層との間に流れる電流が前記ゲート電極により制御
され、かつ、前記第２の導電層の前記第２の表面からの
深さは、前記溝に対向する部分が前記溝以外の第１の表
面に対向する部分より浅いことを特徴とする半導体装置
を提供する。
するために、本発明は、半導体基板と、この半導体基板
の第１の表面に形成された溝の中に形成されたゲート電
極と、前記半導体基板の第１の表面のうち前記溝以外の
表面に形成された第１の導電層と、前記半導体基板の第
１の表面に対して裏面となる第２の表面に形成された第
２の導電層とを具備し、前記第１の導電層と前記第２の
導電層との間に流れる電流が前記ゲート電極により制御
され、かつ、前記第２の導電層の前記第２の表面からの
深さは、前記溝に対向する部分が前記溝以外の第１の表
面に対向する部分より浅いことを特徴とする半導体装置
を提供する。
【０００９】かかる本発明において以下の構成を備える
ことが望ましい。
ことが望ましい。
【００１０】（１）前記溝は複数の溝からなり、前記第
２の導電層の前記第２の表面からの深さは、前記溝に対
向する部分が前記溝間の第１の表面に対向する部分より
浅いこと。
２の導電層の前記第２の表面からの深さは、前記溝に対
向する部分が前記溝間の第１の表面に対向する部分より
浅いこと。
【００１１】（２）前記半導体基板の前記溝間の第１の
表面には、第１導電型のボディ領域が形成され、このボ
ディ領域の表面には前記第１の導電層として第１導電型
のソース領域が前記溝に接して形成されており、前記第
２の導電層はドレイン領域であること。
表面には、第１導電型のボディ領域が形成され、このボ
ディ領域の表面には前記第１の導電層として第１導電型
のソース領域が前記溝に接して形成されており、前記第
２の導電層はドレイン領域であること。
【００１２】（３）前記ボディ領域と前記ソース領域
は、前記ドレイン領域を備えた半導体基板上に成長され
たエピタキシャル層中に形成されていること。
は、前記ドレイン領域を備えた半導体基板上に成長され
たエピタキシャル層中に形成されていること。
【００１３】（４）前記半導体基板の第１の表面に形成
された前記溝の内面にはゲート絶縁膜が形成され、この
ゲート絶縁膜を介して前記溝の中に前記ゲート電極が形
成されていること。
された前記溝の内面にはゲート絶縁膜が形成され、この
ゲート絶縁膜を介して前記溝の中に前記ゲート電極が形
成されていること。
【００１４】（５）前記半導体基板はシリコンカーバイ
ドからなること。
ドからなること。
【００１５】また本発明は、第１の導電層と第２の導電
層ゲート電極との間に流れる電流がゲート電極により制
御される半導体装置の製造方法であって、半導体基板の
第１の表面に第１の溝を形成する工程と、この溝を含む
前記半導体基板の第１の表面上に半導体層をエピタキシ
ャル成長させる工程と、この半導体層のうち前記第１の
溝に対向する部分に第２の溝を形成する工程と、この第
２の溝の中に前記ゲート電極を形成する工程と、前記半
導体基板の第１の表面のうち前記第２の溝以外の表面に
前記第１の導電層を形成する工程と、前記半導体基板の
第１の表面に対して裏面となる第２の表面に前記第２の
導電層を形成する工程とを具備することを特徴とする半
導体装置の製造方法を提供する。
層ゲート電極との間に流れる電流がゲート電極により制
御される半導体装置の製造方法であって、半導体基板の
第１の表面に第１の溝を形成する工程と、この溝を含む
前記半導体基板の第１の表面上に半導体層をエピタキシ
ャル成長させる工程と、この半導体層のうち前記第１の
溝に対向する部分に第２の溝を形成する工程と、この第
２の溝の中に前記ゲート電極を形成する工程と、前記半
導体基板の第１の表面のうち前記第２の溝以外の表面に
前記第１の導電層を形成する工程と、前記半導体基板の
第１の表面に対して裏面となる第２の表面に前記第２の
導電層を形成する工程とを具備することを特徴とする半
導体装置の製造方法を提供する。
【００１６】かかる本発明において、前記第２の溝の内
面にゲート絶縁膜を形成する工程を備え、前記第２の溝
の中に前記ゲート絶縁膜を介して前記ゲート電極を形成
することが望ましい。
面にゲート絶縁膜を形成する工程を備え、前記第２の溝
の中に前記ゲート絶縁膜を介して前記ゲート電極を形成
することが望ましい。
【００１７】(作用)本発明の半導体装置によれば、第２
の導電層の第２の表面からの深さは、第１の表面に形成
された溝に対向する部分が当該溝以外の第１の表面に対
向する部分より浅くなっているので、前記溝のゲート電
極のコーナー部分の電界集中を緩和することが可能であ
り、これにより素子特性の向上を図ることが可能であ
る。
の導電層の第２の表面からの深さは、第１の表面に形成
された溝に対向する部分が当該溝以外の第１の表面に対
向する部分より浅くなっているので、前記溝のゲート電
極のコーナー部分の電界集中を緩和することが可能であ
り、これにより素子特性の向上を図ることが可能であ
る。
【００１８】また、本発明の半導体装置の製造方法によ
れば、半導体基板の第１の表面に第１の溝を形成し、第
１の溝を含む前記半導体基板の第１の表面上に半導体層
をエピタキシャル成長させるので、前記半導体基板から
半導体層（エピタキシャル成長層）に伝播する欠陥がエ
ピタキシャル成長層のうち第１の溝の中に埋め込まれた
部分及びその直上近傍部分に向かって追い出されつつ、
エピタキシャル成長が行われることになる。即ち、前記
半導体基板で発生した欠陥は、エピタキシャル成長層の
うち第１の溝の中に埋め込まれた部分及びその直上近傍
部分に集中するようになる。このため、当該エピタキシ
ャル成長層全体の欠陥を減らすことができ、特に当該成
長層のうち第１の溝を除く第１の表面上に形成される部
分における欠陥を著しく低減することが可能である。
れば、半導体基板の第１の表面に第１の溝を形成し、第
１の溝を含む前記半導体基板の第１の表面上に半導体層
をエピタキシャル成長させるので、前記半導体基板から
半導体層（エピタキシャル成長層）に伝播する欠陥がエ
ピタキシャル成長層のうち第１の溝の中に埋め込まれた
部分及びその直上近傍部分に向かって追い出されつつ、
エピタキシャル成長が行われることになる。即ち、前記
半導体基板で発生した欠陥は、エピタキシャル成長層の
うち第１の溝の中に埋め込まれた部分及びその直上近傍
部分に集中するようになる。このため、当該エピタキシ
ャル成長層全体の欠陥を減らすことができ、特に当該成
長層のうち第１の溝を除く第１の表面上に形成される部
分における欠陥を著しく低減することが可能である。
【００１９】したがって、第１の溝上のエピタキシャル
成長層には第２の溝を形成してこの中にゲート電極を形
成するとともに、第１の溝を除く第１の表面上に形成さ
れるエピタキシャル成長層には通電領域として第１の導
電層を形成することにより、電界集中及び半導体基板の
欠陥による絶縁破壊が抑制され、移動度等が向上しまた
ゲート電極による制御性に優れた半導体装置を歩留まり
良く製造することが可能となる。
成長層には第２の溝を形成してこの中にゲート電極を形
成するとともに、第１の溝を除く第１の表面上に形成さ
れるエピタキシャル成長層には通電領域として第１の導
電層を形成することにより、電界集中及び半導体基板の
欠陥による絶縁破壊が抑制され、移動度等が向上しまた
ゲート電極による制御性に優れた半導体装置を歩留まり
良く製造することが可能となる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態に係るSiCトレンチゲート型パワーMOSFETを
示す断面図である。この図に示すように、溝の形成され
たｎ+型の半導体基板１（ドレイン層に相当。）の表面
にｎ-型の半導体層２（ｎ型ベース層に相当。）及びｐ-
型の半導体層３（ｐ型ベース層若しくはｐ型ボディ領域
に相当。）が形成されており、このｐ-型の半導体層３
の表面にはｎ+型のソース層４及びｐ+型のコンタクト層
５が形成されている。ｎ-型の半導体層２はｎ+型の半導
体基板１の表面にエピタキシャル成長して形成された層
である。なお、図１において１ｂはｎ+型の半導体基板
１の凸部分、１ａはｎ+型の半導体基板１の溝に埋め込
まれたｎ-型の半導体層２の部分を示す。
の実施形態に係るSiCトレンチゲート型パワーMOSFETを
示す断面図である。この図に示すように、溝の形成され
たｎ+型の半導体基板１（ドレイン層に相当。）の表面
にｎ-型の半導体層２（ｎ型ベース層に相当。）及びｐ-
型の半導体層３（ｐ型ベース層若しくはｐ型ボディ領域
に相当。）が形成されており、このｐ-型の半導体層３
の表面にはｎ+型のソース層４及びｐ+型のコンタクト層
５が形成されている。ｎ-型の半導体層２はｎ+型の半導
体基板１の表面にエピタキシャル成長して形成された層
である。なお、図１において１ｂはｎ+型の半導体基板
１の凸部分、１ａはｎ+型の半導体基板１の溝に埋め込
まれたｎ-型の半導体層２の部分を示す。
【００２２】ｎ+型のソース層４の表面からｐ-型の半導
体層３を貫通してｎ-型の半導体層２に至るように溝が
形成されており、この溝の中にはゲート絶縁膜（酸化
膜）６を介してゲート電極７が埋め込まれている。溝の
平面形状は短冊状となっており（図示せず。）、その長
手方向と垂直な方向（図の左右方向）に複数配列されて
いる。ｎ+型のソース層４及びｐ+型のコンタクト層５の
表面にはこれらに接してソース電極８が設けられてお
り、ソース電極８によりソース層４とコンタクト層５と
は短絡されている。また、ｎ+型の半導体基板１の裏面
にはドレイン電極９が設けられている。
体層３を貫通してｎ-型の半導体層２に至るように溝が
形成されており、この溝の中にはゲート絶縁膜（酸化
膜）６を介してゲート電極７が埋め込まれている。溝の
平面形状は短冊状となっており（図示せず。）、その長
手方向と垂直な方向（図の左右方向）に複数配列されて
いる。ｎ+型のソース層４及びｐ+型のコンタクト層５の
表面にはこれらに接してソース電極８が設けられてお
り、ソース電極８によりソース層４とコンタクト層５と
は短絡されている。また、ｎ+型の半導体基板１の裏面
にはドレイン電極９が設けられている。
【００２３】溝内に形成されたゲート電極７に対してゲ
ート絶縁膜（酸化膜）６を挟んで対応するｐ-型の半導
体層３の表面（溝の側面部分）にはチャネルが形成され
る。
ート絶縁膜（酸化膜）６を挟んで対応するｐ-型の半導
体層３の表面（溝の側面部分）にはチャネルが形成され
る。
【００２４】前記溝は一方向に複数配列されており、こ
れらの溝によって複数のトランジスタセルが画定され
る。即ち、これらの溝の間それぞれに一つのトランジス
タセルが画定され、これらのトランジスタセルのそれぞ
れはｎ+型のソース層４とソース層４に隣接したｐ型ボ
ディ領域３とを含んでおり、ソース層４とｐ型ボディ領
域３は前記溝の側面に接し縦型MOSFETを形成する。ｐ型
ボディ領域３の下部のｎ -型の半導体層２は耐圧向上の
ために設けられるものである。
れらの溝によって複数のトランジスタセルが画定され
る。即ち、これらの溝の間それぞれに一つのトランジス
タセルが画定され、これらのトランジスタセルのそれぞ
れはｎ+型のソース層４とソース層４に隣接したｐ型ボ
ディ領域３とを含んでおり、ソース層４とｐ型ボディ領
域３は前記溝の側面に接し縦型MOSFETを形成する。ｐ型
ボディ領域３の下部のｎ -型の半導体層２は耐圧向上の
ために設けられるものである。
【００２５】本発明の特徴部分は、凹凸のあるｎ+型の
半導体基板（ドレイン層）１とこれに対向して設けられ
たゲート電極７である。即ち、ドレイン層１のドレイン
電極９側表面からの深さは、ゲート電極７に対向する部
分がゲート電極７以外の表面（ｐ型ボディ領域３の部
分）に対向する部分１ｂより浅くなっている。本実施形
態の縦型MOSFETのかかる構成により、逆バイアス時にゲ
ート電極７のコーナー部分の電界集中を緩和することが
可能であり、これにより素子特性の向上を図ることが可
能である。
半導体基板（ドレイン層）１とこれに対向して設けられ
たゲート電極７である。即ち、ドレイン層１のドレイン
電極９側表面からの深さは、ゲート電極７に対向する部
分がゲート電極７以外の表面（ｐ型ボディ領域３の部
分）に対向する部分１ｂより浅くなっている。本実施形
態の縦型MOSFETのかかる構成により、逆バイアス時にゲ
ート電極７のコーナー部分の電界集中を緩和することが
可能であり、これにより素子特性の向上を図ることが可
能である。
【００２６】次に、上記した縦型MOSFETの製造方法につ
いて、図２乃至図４を参照して説明する。
いて、図２乃至図４を参照して説明する。
【００２７】図２（ａ）に示すようにｎ+型の半導体基
板１は昇華法により製造されたｎ+ドープされた例えば4
H-SiC基板であり、マイクロパイプや微小欠陥など結晶
欠陥が多く、基板のままでは半導体装置を形成するのに
適さない。
板１は昇華法により製造されたｎ+ドープされた例えば4
H-SiC基板であり、マイクロパイプや微小欠陥など結晶
欠陥が多く、基板のままでは半導体装置を形成するのに
適さない。
【００２８】まず、図２（ａ）に示すように、RIE（リ
アクティブ・イオン・エッチング）によりｎ+型の半導
体基板１に溝を形成する。１ｂは溝以外の部分を表す。
次に、図２（ｂ）に示すようにエピタキシャルプロセス
によってｎ-型の半導体層２としてｎ-ドープSiC層が形
成される。このプロセスでは、原料ガスとしてシラン
（SiH4）とプロパン(C3H8)が用いられ、ｎ型のドーパン
トとしては窒素(N2)が用いられる。前処理としては例え
ば水素で表面を軽くエッチングすると結晶欠陥が低減で
きる。エピタキシャル成長の過程で下地の結晶欠陥がエ
ピタキシャル層に伝播したり、成長中に新たに発生した
りする。しかしながら、溝の端まで欠陥が運動し、かつ
端で消滅することにより、特にｎ+型半導体基板１ｂ上
のエピタキシャル層領域での欠陥数は、溝のないSiCウ
ェハにそのままエピする場合と比べて小さくなる。
アクティブ・イオン・エッチング）によりｎ+型の半導
体基板１に溝を形成する。１ｂは溝以外の部分を表す。
次に、図２（ｂ）に示すようにエピタキシャルプロセス
によってｎ-型の半導体層２としてｎ-ドープSiC層が形
成される。このプロセスでは、原料ガスとしてシラン
（SiH4）とプロパン(C3H8)が用いられ、ｎ型のドーパン
トとしては窒素(N2)が用いられる。前処理としては例え
ば水素で表面を軽くエッチングすると結晶欠陥が低減で
きる。エピタキシャル成長の過程で下地の結晶欠陥がエ
ピタキシャル層に伝播したり、成長中に新たに発生した
りする。しかしながら、溝の端まで欠陥が運動し、かつ
端で消滅することにより、特にｎ+型半導体基板１ｂ上
のエピタキシャル層領域での欠陥数は、溝のないSiCウ
ェハにそのままエピする場合と比べて小さくなる。
【００２９】次に図２（ｃ）に示すようにｐ-ドープSiC
層がエピタキシャルプロセスにより形成される。このプ
ロセスでは、原料ガスとしてシラン（SiH4）とプロパン
(C3H 8)が用いられ、ｐ型のドーパントとしてはTMA(Al(C
H3)3)が用いられる。ｐ-ドープSiC層はｐ型ボディ領域
３となるものである。ここで、ｎ-ドープSiC層、ｐ-ド
ープSiC層を引き続いてエピタキシャルプロセスによっ
て形成する代わりに、ｎ-ドープ層をエピタキシャルプ
ロセスにより形成した後にｐ型不純物のイオン注入によ
り積層構造を形成してもよい。
層がエピタキシャルプロセスにより形成される。このプ
ロセスでは、原料ガスとしてシラン（SiH4）とプロパン
(C3H 8)が用いられ、ｐ型のドーパントとしてはTMA(Al(C
H3)3)が用いられる。ｐ-ドープSiC層はｐ型ボディ領域
３となるものである。ここで、ｎ-ドープSiC層、ｐ-ド
ープSiC層を引き続いてエピタキシャルプロセスによっ
て形成する代わりに、ｎ-ドープ層をエピタキシャルプ
ロセスにより形成した後にｐ型不純物のイオン注入によ
り積層構造を形成してもよい。
【００３０】次に図３（ａ）に示すようにイオン注入法
によりｎ+型のソース層４及びボディ部のコンタクト領
域となるｐ+型のコンタクト層５を形成する。次いで、
図３（ｂ）に示すようにRIE法によりエピタキシャルプ
ロセス前の基板の凹凸に合わせてトレンチを形成する。
即ち、ｐ-ドープSiC層３のうちｎ+型半導体基板の溝に
対向する部分にトレンチを形成する。このトレンチはｎ
+型ソース層４からｐ-ドープSiC層３を貫通してｎ-ドー
プSiC層２に達するように形成する。
によりｎ+型のソース層４及びボディ部のコンタクト領
域となるｐ+型のコンタクト層５を形成する。次いで、
図３（ｂ）に示すようにRIE法によりエピタキシャルプ
ロセス前の基板の凹凸に合わせてトレンチを形成する。
即ち、ｐ-ドープSiC層３のうちｎ+型半導体基板の溝に
対向する部分にトレンチを形成する。このトレンチはｎ
+型ソース層４からｐ-ドープSiC層３を貫通してｎ-ドー
プSiC層２に達するように形成する。
【００３１】次いで、トレンチ形成後にゲート酸化を行
い、ゲート絶縁膜（酸化膜）６を形成する。さらにトレ
ンチ内に多結晶シリコンを埋め込んでトレンチ型ゲート
としてゲート電極７を形成する。
い、ゲート絶縁膜（酸化膜）６を形成する。さらにトレ
ンチ内に多結晶シリコンを埋め込んでトレンチ型ゲート
としてゲート電極７を形成する。
【００３２】次いで図３(c)に示すように、例えばチタ
ン膜とアルミニウム膜を連続してスパッタ法で堆積さ
せ、パターニングにより電極及び配線層を基板の両面に
形成することによって図示された構造が得られる。この
図において８はソース電極、９はドレイン電極である。
これ以後は、従来の半導体装置の製造方法と同様に、パ
ッシベーション膜形成工程等を経て半導体装置が完成す
る。
ン膜とアルミニウム膜を連続してスパッタ法で堆積さ
せ、パターニングにより電極及び配線層を基板の両面に
形成することによって図示された構造が得られる。この
図において８はソース電極、９はドレイン電極である。
これ以後は、従来の半導体装置の製造方法と同様に、パ
ッシベーション膜形成工程等を経て半導体装置が完成す
る。
【００３３】このように本実施形態の縦型MOSFETの製造
方法によれば、ｎ+型半導体基板１のドレイン電極９側
の表面に溝を形成し、当該溝を含む基板１表面上に半導
体層をエピタキシャル成長させるので、基板１からエピ
タキシャル成長層に伝播する欠陥がエピタキシャル成長
層のうち第１の溝の中に埋め込まれた部分１ａ及びその
直上近傍部分に向かって追い出されつつ、エピタキシャ
ル成長が行われることになる。即ち、基板１で発生した
欠陥は、エピタキシャル成長層の部分１ａ及びその直上
近傍部分に集中するようになる。このため、当該エピタ
キシャル成長層全体の欠陥を減らすことができ、特に基
板部分１ｂ上に形成される当該成長層部分における欠陥
密度を著しく低減することが可能である。
方法によれば、ｎ+型半導体基板１のドレイン電極９側
の表面に溝を形成し、当該溝を含む基板１表面上に半導
体層をエピタキシャル成長させるので、基板１からエピ
タキシャル成長層に伝播する欠陥がエピタキシャル成長
層のうち第１の溝の中に埋め込まれた部分１ａ及びその
直上近傍部分に向かって追い出されつつ、エピタキシャ
ル成長が行われることになる。即ち、基板１で発生した
欠陥は、エピタキシャル成長層の部分１ａ及びその直上
近傍部分に集中するようになる。このため、当該エピタ
キシャル成長層全体の欠陥を減らすことができ、特に基
板部分１ｂ上に形成される当該成長層部分における欠陥
密度を著しく低減することが可能である。
【００３４】したがって、エピタキシャル成長層部分１
ａ上の当該成長層部分にトレンチを形成してこの中にゲ
ート電極７を形成するとともに、基板部分１ｂ上に形成
される当該成長層部分には通電領域としてｎ+型のソー
ス層４を形成することにより、電界集中及び半導体基板
の欠陥による絶縁破壊が抑制され、移動度等が向上しゲ
ート電極７による制御性に優れた半導体装置を歩留まり
良く製造することが可能となる。
ａ上の当該成長層部分にトレンチを形成してこの中にゲ
ート電極７を形成するとともに、基板部分１ｂ上に形成
される当該成長層部分には通電領域としてｎ+型のソー
ス層４を形成することにより、電界集中及び半導体基板
の欠陥による絶縁破壊が抑制され、移動度等が向上しゲ
ート電極７による制御性に優れた半導体装置を歩留まり
良く製造することが可能となる。
【００３５】（第２の実施形態）次に、ＳＩＴ（静電誘
導型サイリスタ）に対して本発明を適用した実施形態に
ついて説明する。
導型サイリスタ）に対して本発明を適用した実施形態に
ついて説明する。
【００３６】図４は、本発明の第２の実施形態に係るＳ
ＩＴの構成を示す断面図である。この図に示されるよう
に、溝の形成されたｎ+型の半導体基板４１（ドレイン
層に相当。）の表面にｎ-型の半導体層４２（ｎ型ベー
ス層に相当。）が形成されており、このｎ-型の半導体
層４２の表面にはｎ+型のソース層４４が形成されてい
る。ｎ-型の半導体層４２はｎ+型の半導体基板４１の表
面にエピタキシャル成長して形成された層である。な
お、図１において４１ｂはｎ+型の半導体基板４１の凸
部分、４１ａはｎ+型の半導体基板４１の溝に埋め込ま
れたｎ-型の半導体層４２の部分を示す。
ＩＴの構成を示す断面図である。この図に示されるよう
に、溝の形成されたｎ+型の半導体基板４１（ドレイン
層に相当。）の表面にｎ-型の半導体層４２（ｎ型ベー
ス層に相当。）が形成されており、このｎ-型の半導体
層４２の表面にはｎ+型のソース層４４が形成されてい
る。ｎ-型の半導体層４２はｎ+型の半導体基板４１の表
面にエピタキシャル成長して形成された層である。な
お、図１において４１ｂはｎ+型の半導体基板４１の凸
部分、４１ａはｎ+型の半導体基板４１の溝に埋め込ま
れたｎ-型の半導体層４２の部分を示す。
【００３７】ｎ+型のソース層４４の表面からｎ-型の半
導体層４２に至るように溝が形成されており、この溝の
中にはゲート絶縁膜（酸化膜）４６を介してゲート電極
４７が埋め込まれている。溝の平面形状は短冊状となっ
ており（図示せず。）、その長手方向と垂直な方向（図
の左右方向）に複数配列されている。ｎ+型のソース層
４４の表面にはこれらに接してソース電極４８が設けら
れており、また、ｎ+型の半導体基板４１の裏面にはド
レイン電極４９が設けられている。
導体層４２に至るように溝が形成されており、この溝の
中にはゲート絶縁膜（酸化膜）４６を介してゲート電極
４７が埋め込まれている。溝の平面形状は短冊状となっ
ており（図示せず。）、その長手方向と垂直な方向（図
の左右方向）に複数配列されている。ｎ+型のソース層
４４の表面にはこれらに接してソース電極４８が設けら
れており、また、ｎ+型の半導体基板４１の裏面にはド
レイン電極４９が設けられている。
【００３８】溝内に形成されたゲート電極４７がｎ+型
のソース層４４に対して負にバイアスされると、ゲート
電極４７に対向するｎ-型半導体層４２の部分（隣接す
るゲート電極４７に挟まれる部分）にはゲート絶縁膜４
６との界面から空乏層が伸び、同様にして隣接するゲー
ト電極４７側から伸びてくる空乏層とつながることによ
り、ｎ+型ソース層４４からドレイン電極４９への電流
が遮断されてスイッチオフが行われる。一方、ゲート電
極４７がｎ+型のソース層４４に対して正又は０にバイ
アスされると、上記した空乏層の伸びはなく、ｎ+型ソ
ース層４４からドレイン電極４９へ電流が流れて素子は
オン状態となる。
のソース層４４に対して負にバイアスされると、ゲート
電極４７に対向するｎ-型半導体層４２の部分（隣接す
るゲート電極４７に挟まれる部分）にはゲート絶縁膜４
６との界面から空乏層が伸び、同様にして隣接するゲー
ト電極４７側から伸びてくる空乏層とつながることによ
り、ｎ+型ソース層４４からドレイン電極４９への電流
が遮断されてスイッチオフが行われる。一方、ゲート電
極４７がｎ+型のソース層４４に対して正又は０にバイ
アスされると、上記した空乏層の伸びはなく、ｎ+型ソ
ース層４４からドレイン電極４９へ電流が流れて素子は
オン状態となる。
【００３９】前記溝は一方向に複数配列されており、こ
れらの溝によって複数のトランジスタセルが画定され
る。即ち、これらの溝の間それぞれに一つのトランジス
タセルが画定され、これらのトランジスタセルのそれぞ
れはｎ+型のソース層４４を含んでおり、ソース層４４
は前記溝の側面に接し縦型素子を形成する。ｎ-型の半
導体層４２は耐圧向上のために設けられるものである。
れらの溝によって複数のトランジスタセルが画定され
る。即ち、これらの溝の間それぞれに一つのトランジス
タセルが画定され、これらのトランジスタセルのそれぞ
れはｎ+型のソース層４４を含んでおり、ソース層４４
は前記溝の側面に接し縦型素子を形成する。ｎ-型の半
導体層４２は耐圧向上のために設けられるものである。
【００４０】本発明の特徴部分は、凹凸のあるｎ+型の
半導体基板（ドレイン層）４１とこれに対向して設けら
れたゲート電極４７である。即ち、ドレイン層４１のド
レイン電極４９側表面からの深さは、ゲート電極４７に
対向する部分がゲート電極４７以外の表面（ｎ+型のソ
ース層４４の部分）に対向する部分４１ｂより浅くなっ
ている。本実施形態の縦型素子のかかる構成により、ゲ
ート電極４７のコーナー部分の電界集中を緩和すること
が可能であり、これにより素子特性の向上を図ることが
可能である。
半導体基板（ドレイン層）４１とこれに対向して設けら
れたゲート電極４７である。即ち、ドレイン層４１のド
レイン電極４９側表面からの深さは、ゲート電極４７に
対向する部分がゲート電極４７以外の表面（ｎ+型のソ
ース層４４の部分）に対向する部分４１ｂより浅くなっ
ている。本実施形態の縦型素子のかかる構成により、ゲ
ート電極４７のコーナー部分の電界集中を緩和すること
が可能であり、これにより素子特性の向上を図ることが
可能である。
【００４１】また、かかる縦型素子の製造方法は、第１
の実施形態と同様の方法を用いることが可能である。即
ち、エピタキシャル成長層部分４１ａ上の当該成長層部
分にトレンチを形成してこの中にゲート電極４７を形成
するとともに、基板部分４１ｂ上に形成される当該成長
層部分には通電領域としてｎ+型のソース層４４を形成
することにより、電界集中及び半導体基板の欠陥による
絶縁破壊が抑制され、移動度等が向上しゲート電極４７
による制御性に優れた半導体装置を歩留まり良く製造す
ることが可能となる。
の実施形態と同様の方法を用いることが可能である。即
ち、エピタキシャル成長層部分４１ａ上の当該成長層部
分にトレンチを形成してこの中にゲート電極４７を形成
するとともに、基板部分４１ｂ上に形成される当該成長
層部分には通電領域としてｎ+型のソース層４４を形成
することにより、電界集中及び半導体基板の欠陥による
絶縁破壊が抑制され、移動度等が向上しゲート電極４７
による制御性に優れた半導体装置を歩留まり良く製造す
ることが可能となる。
【００４２】（第３の実施形態）次に、ＳＩＴ（静電誘
導型サイリスタ）の他の実施形態について説明する。
導型サイリスタ）の他の実施形態について説明する。
【００４３】図５は、本発明の第３の実施形態に係るＳ
ＩＴの構成を示す断面図である。この図において図４と
同一部分には同一の符号を付して示し、詳細な説明は省
略する。本実施形態の素子が第２の実施形態の素子と異
なる点は、図４の絶縁ゲートの代わりにｐｎ接合による
ゲートが用いられている点である。即ち、図５に示され
るように、ゲート絶縁膜４６及びゲート電極４７の代わ
りにｐ+型の半導体層５７がゲートとしてトレンチに埋
め込まれている。
ＩＴの構成を示す断面図である。この図において図４と
同一部分には同一の符号を付して示し、詳細な説明は省
略する。本実施形態の素子が第２の実施形態の素子と異
なる点は、図４の絶縁ゲートの代わりにｐｎ接合による
ゲートが用いられている点である。即ち、図５に示され
るように、ゲート絶縁膜４６及びゲート電極４７の代わ
りにｐ+型の半導体層５７がゲートとしてトレンチに埋
め込まれている。
【００４４】溝内に形成された半導体層５７がｎ+型の
ソース層４４に対して負にバイアスされると、半導体層
５７に対向するｎ-型半導体層４２の部分（隣接する半
導体層５７に挟まれる部分）には半導体層５７との界面
から空乏層が伸び、同様にして隣接する半導体層５７側
から伸びてくる空乏層とつながることにより、ｎ+型ソ
ース層４４からドレイン電極４９への電流が遮断されて
スイッチオフが行われる。一方、半導体層５７がｎ+型
のソース層４４に対して正又は０にバイアスされると、
上記した空乏層の伸びはなく、ｎ+型ソース層４４から
ドレイン電極４９へ電流が流れて素子はオン状態とな
る。
ソース層４４に対して負にバイアスされると、半導体層
５７に対向するｎ-型半導体層４２の部分（隣接する半
導体層５７に挟まれる部分）には半導体層５７との界面
から空乏層が伸び、同様にして隣接する半導体層５７側
から伸びてくる空乏層とつながることにより、ｎ+型ソ
ース層４４からドレイン電極４９への電流が遮断されて
スイッチオフが行われる。一方、半導体層５７がｎ+型
のソース層４４に対して正又は０にバイアスされると、
上記した空乏層の伸びはなく、ｎ+型ソース層４４から
ドレイン電極４９へ電流が流れて素子はオン状態とな
る。
【００４５】本実施形態のＳＩＴにおいても第２の実施
形態と同様の効果を得ることが可能である。即ち、半導
体層５７のコーナー部分の電界集中を緩和することが可
能であり、これにより素子特性の向上を図ることが可能
である。また、電界集中及び半導体基板の欠陥による絶
縁破壊が抑制され、移動度等が向上し半導体層５７によ
る制御性に優れた半導体装置を歩留まり良く製造するこ
とが可能となる。
形態と同様の効果を得ることが可能である。即ち、半導
体層５７のコーナー部分の電界集中を緩和することが可
能であり、これにより素子特性の向上を図ることが可能
である。また、電界集中及び半導体基板の欠陥による絶
縁破壊が抑制され、移動度等が向上し半導体層５７によ
る制御性に優れた半導体装置を歩留まり良く製造するこ
とが可能となる。
【００４６】なお、本発明は上記実施形態に限定される
ことはない。例えば、本実施形態においてはパワーMOSF
ETやＳＩＴについて説明したが、パワーMOSFETのドレイ
ン側における基板不純物の導電型を逆にすることによ
り、本発明をIGBT（絶縁ゲート型パイポーラトランジス
タ）に対しても同様に適用することが可能である。この
場合も上記実施形態と同様の効果が得られる。
ことはない。例えば、本実施形態においてはパワーMOSF
ETやＳＩＴについて説明したが、パワーMOSFETのドレイ
ン側における基板不純物の導電型を逆にすることによ
り、本発明をIGBT（絶縁ゲート型パイポーラトランジス
タ）に対しても同様に適用することが可能である。この
場合も上記実施形態と同様の効果が得られる。
【００４７】さらに、パワーMOSFET、ＳＩＴ、IGBT等を
単独で用いる以外に、平面型電界効果トランジスタや、
バイポーラ型トランジスタ等の他の能動素子ないしは抵
抗体やインダクタやキャパシタ等の受動素子をも含む半
導体装置の一部として用いる場合にも本実施形態と同様
の効果が得られる。さらに基板としてSOI基板を用いた
場合にも同様の効果を得ることが可能である。
単独で用いる以外に、平面型電界効果トランジスタや、
バイポーラ型トランジスタ等の他の能動素子ないしは抵
抗体やインダクタやキャパシタ等の受動素子をも含む半
導体装置の一部として用いる場合にも本実施形態と同様
の効果が得られる。さらに基板としてSOI基板を用いた
場合にも同様の効果を得ることが可能である。
【００４８】その他、本発明の趣旨を逸脱しない範囲で
種々変形して実施することができる
種々変形して実施することができる
【００４９】
【発明の効果】本発明によれば、トレンチコーナー部の
電界集中が緩和され、素子特性が向上する。また、基板
上のエピタキシャル層の欠陥を低減させることができ、
素子の製造歩留まりが向上する。
電界集中が緩和され、素子特性が向上する。また、基板
上のエピタキシャル層の欠陥を低減させることができ、
素子の製造歩留まりが向上する。
【図１】 本発明の第１の実施形態に係るトレンチ型パ
ワーＭＯＳＦＥＴの構成を示す断面図。
ワーＭＯＳＦＥＴの構成を示す断面図。
【図２】 図１に示されるＭＯＳＦＥＴの製造工程を示
す工程断面図。
す工程断面図。
【図３】 図２に続く工程断面図。
【図４】 本発明の第２の実施形態に係るＳＩＴの構成
を示す断面図。
を示す断面図。
【図５】 本発明の第３の実施形態に係るＳＩＴの構成
を示す断面図。
を示す断面図。
【図６】 従来の技術によるトレンチ型パワーＭＯＳＦ
ＥＴの構成を示す断面図。
ＥＴの構成を示す断面図。
１…ｎ+型の半導体基板（ドレイン層） １ａ…ｎ+型の半導体基板１の溝に埋め込まれたｎ-型の
半導体層２の部分 １ｂ…ｎ+型の半導体基板１の凸部分（溝以外の部分） ２…ｎ-型の半導体層（ｎ型ベース層） ３…ｐ-型の半導体層（ｐ型ベース層若しくはｐ型ボデ
ィ領域） ４…ｎ+型のソース層 ５…ｐ+型のコンタクト層 ６…ゲート絶縁膜 ７…ゲート電極 ８…ソース電極 ９…ドレイン電極
半導体層２の部分 １ｂ…ｎ+型の半導体基板１の凸部分（溝以外の部分） ２…ｎ-型の半導体層（ｎ型ベース層） ３…ｐ-型の半導体層（ｐ型ベース層若しくはｐ型ボデ
ィ領域） ４…ｎ+型のソース層 ５…ｐ+型のコンタクト層 ６…ゲート絶縁膜 ７…ゲート電極 ８…ソース電極 ９…ドレイン電極
Claims (8)
- 【請求項１】 半導体基板と、この半導体基板の第１の
表面に形成された溝の中に形成されたゲート電極と、前
記半導体基板の第１の表面のうち前記溝以外の表面に形
成された第１の導電層と、前記半導体基板の第１の表面
に対して裏面となる第２の表面に形成された第２の導電
層とを具備し、前記第１の導電層と前記第２の導電層と
の間に流れる電流が前記ゲート電極により制御され、か
つ、前記第２の導電層の前記第２の表面からの深さは、
前記溝に対向する部分が前記溝以外の第１の表面に対向
する部分より浅いことを特徴とする半導体装置。 - 【請求項２】 前記溝は複数の溝からなり、前記第２の
導電層の前記第２の表面からの深さは、前記溝に対向す
る部分が前記溝間の第１の表面に対向する部分より浅い
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板の前記溝間の第１の表面
には、第１導電型のボディ領域が形成され、このボディ
領域の表面には前記第１の導電層として第１導電型のソ
ース領域が前記溝に接して形成されており、前記第２の
導電層はドレイン領域であることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 前記ボディ領域と前記ソース領域は、前
記ドレイン領域を備えた半導体基板上に成長されたエピ
タキシャル層中に形成されていることを特徴とする請求
項３記載の半導体装置。 - 【請求項５】 前記半導体基板の第１の表面に形成され
た前記溝の内面にはゲート絶縁膜が形成され、このゲー
ト絶縁膜を介して前記溝の中に前記ゲート電極が形成さ
れていることを特徴とする請求項１乃至４のいずれかに
記載の半導体装置。 - 【請求項６】 前記半導体基板はシリコンカーバイドか
らなることを特徴とする請求項１乃至５のいずれかに記
載の半導体装置。 - 【請求項７】 第１の導電層と第２の導電層ゲート電極
との間に流れる電流がゲート電極により制御される半導
体装置の製造方法であって、半導体基板の第１の表面に
第１の溝を形成する工程と、この溝を含む前記半導体基
板の第１の表面上に半導体層をエピタキシャル成長させ
る工程と、この半導体層のうち前記第１の溝に対向する
部分に第２の溝を形成する工程と、この第２の溝の中に
前記ゲート電極を形成する工程と、前記半導体基板の第
１の表面のうち前記第２の溝以外の表面に前記第１の導
電層を形成する工程と、前記半導体基板の第１の表面に
対して裏面となる第２の表面に前記第２の導電層を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項８】 前記第２の溝の内面にゲート絶縁膜を形
成する工程を備え、前記第２の溝の中に前記ゲート絶縁
膜を介して前記ゲート電極を形成することを特徴とする
請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289791A JP2002100771A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289791A JP2002100771A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100771A true JP2002100771A (ja) | 2002-04-05 |
Family
ID=18773126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000289791A Pending JP2002100771A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130098913A (ko) * | 2012-02-28 | 2013-09-05 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US8546814B2 (en) | 2009-03-25 | 2013-10-01 | Rohm Co., Ltd. | Semiconductor device |
-
2000
- 2000-09-25 JP JP2000289791A patent/JP2002100771A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8546814B2 (en) | 2009-03-25 | 2013-10-01 | Rohm Co., Ltd. | Semiconductor device |
| US8901571B2 (en) | 2009-03-25 | 2014-12-02 | Rohm Co., Ltd. | Semiconductor device |
| KR20130098913A (ko) * | 2012-02-28 | 2013-09-05 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2013179171A (ja) * | 2012-02-28 | 2013-09-09 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| CN103295910A (zh) * | 2012-02-28 | 2013-09-11 | 精工电子有限公司 | 半导体装置及其制造方法 |
| KR101985398B1 (ko) * | 2012-02-28 | 2019-06-03 | 에이블릭 가부시키가이샤 | 반도체 장치 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |