JPH0334468A - 絶縁ゲート型電界効果半導体装置及び製造法 - Google Patents
絶縁ゲート型電界効果半導体装置及び製造法Info
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- JPH0334468A JPH0334468A JP16669989A JP16669989A JPH0334468A JP H0334468 A JPH0334468 A JP H0334468A JP 16669989 A JP16669989 A JP 16669989A JP 16669989 A JP16669989 A JP 16669989A JP H0334468 A JPH0334468 A JP H0334468A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート型電界効果半導体装置とその製造
法に関する。
法に関する。
従来の絶縁ゲート型電界効果半導体装置の例としては５
例えば特開昭５６−７３４７２号公報に記載されている
ような縦型絶縁ゲート型電界効果半導体装置がある。前
記従来例は第２図に示すような構造となっている。第２
図に於いて、１はＮ◆型半導体基板、２はＮ−型導電型
層で両者を合わせてドレイン領域、５はＮ生型導電型層
のソース領域、４はＰ＋型導電型層のウェル領域、６は
Ｐ型導電型層のチャネル領域、８はゲート酸化膜、９は
ゲート電極、１０はソース電極、１１はドレイン電極で
ある。前記装置は、ソース領域５を接地し、ドレイン電
極に正の電圧を印加し、ゲート電極に正の電圧を印加す
ると、ゲート電圧がしきい値電圧以上に印加された時、
ゲート電極９下のチャネル領域６の表面に、反転層が誘
起される。この反転層を通じて、ソース領域５からＮ−
型導電型層２を経て、Ｎ＋型半導体基板の表面のドレイ
ン電極に電子電流が流れる。
例えば特開昭５６−７３４７２号公報に記載されている
ような縦型絶縁ゲート型電界効果半導体装置がある。前
記従来例は第２図に示すような構造となっている。第２
図に於いて、１はＮ◆型半導体基板、２はＮ−型導電型
層で両者を合わせてドレイン領域、５はＮ生型導電型層
のソース領域、４はＰ＋型導電型層のウェル領域、６は
Ｐ型導電型層のチャネル領域、８はゲート酸化膜、９は
ゲート電極、１０はソース電極、１１はドレイン電極で
ある。前記装置は、ソース領域５を接地し、ドレイン電
極に正の電圧を印加し、ゲート電極に正の電圧を印加す
ると、ゲート電圧がしきい値電圧以上に印加された時、
ゲート電極９下のチャネル領域６の表面に、反転層が誘
起される。この反転層を通じて、ソース領域５からＮ−
型導電型層２を経て、Ｎ＋型半導体基板の表面のドレイ
ン電極に電子電流が流れる。
一般に前記のような装置はゲート酸化膜を挾んでゲート
電極と対向する導電型領域の不純物濃度が低くなると、
しきい値電圧も低くなり感度が向上する。しかし、不純
物濃度が低くなり過ぎると、ソース領域５とドレイン領
域の一部であるＮ−型導電型層２の間でパンチスルーが
起こり耐圧が低下する。
電極と対向する導電型領域の不純物濃度が低くなると、
しきい値電圧も低くなり感度が向上する。しかし、不純
物濃度が低くなり過ぎると、ソース領域５とドレイン領
域の一部であるＮ−型導電型層２の間でパンチスルーが
起こり耐圧が低下する。
第２図に示した装置は、導電率の異なる２つの導電型層
Ｐ型導電型６と、Ｐ＋型導電型層４をＮ−型導電型層２
の表面に形成し、導電率の低いＰ型導電型層６をゲート
電極の下に配置している。
Ｐ型導電型６と、Ｐ＋型導電型層４をＮ−型導電型層２
の表面に形成し、導電率の低いＰ型導電型層６をゲート
電極の下に配置している。
上記従来技術は、通常のパターン形成と通常の拡散によ
り、ゲート酸化膜を挾んでゲート電極と対向するチャネ
ル領域を形成するため、チャネル領域内に於いて表面が
最高不純物濃度の位置であす、深さ方向に対して不純物
濃度が低くなる不純物濃度分布である事を容易に推測で
きる。
り、ゲート酸化膜を挾んでゲート電極と対向するチャネ
ル領域を形成するため、チャネル領域内に於いて表面が
最高不純物濃度の位置であす、深さ方向に対して不純物
濃度が低くなる不純物濃度分布である事を容易に推測で
きる。
この為、しきい値電圧を低くする為にゲート酸化膜を挾
んでゲート電極と対向するチャネル領域の不純物濃度を
低くすると、チャネル領域の表面より深く不純物濃度の
低い位置でソース・ドレイン間領域がパンチスルーを起
こし、ソース・ドレイン間耐圧が低下する。その為、ゲ
ート酸化膜を挾んでゲート電極と対向するチャネル領域
の表面より深い位置でバンチスルーを起こさない程度ま
で不純物濃度を高くすると９表面の不純物濃度はさらに
高くなり、その結果しきい値電圧を低くできないという
問題があった。
んでゲート電極と対向するチャネル領域の不純物濃度を
低くすると、チャネル領域の表面より深く不純物濃度の
低い位置でソース・ドレイン間領域がパンチスルーを起
こし、ソース・ドレイン間耐圧が低下する。その為、ゲ
ート酸化膜を挾んでゲート電極と対向するチャネル領域
の表面より深い位置でバンチスルーを起こさない程度ま
で不純物濃度を高くすると９表面の不純物濃度はさらに
高くなり、その結果しきい値電圧を低くできないという
問題があった。
本発明の目的は、しきい値電圧を低くしても、ソース・
ドレイン領域間でのバンチスルーを抑制でき、ソース・
ドレイン間耐圧の低下を抑制できる絶縁ゲート型電界効
果半導体装置とその製造法を提供することにある。
ドレイン領域間でのバンチスルーを抑制でき、ソース・
ドレイン間耐圧の低下を抑制できる絶縁ゲート型電界効
果半導体装置とその製造法を提供することにある。
〔課題を解決するための手段〕
上孔目的を達成するために、絶縁ゲート型電界効果半導
体装置に於いて、ゲート４’ｌ！ｍ膜を挾んでゲート電
極と対向するチャネル領域は、第３図の２に示すように
、従来、最高不純物濃度の位置がチャネル領域の表面に
あったものを、第３図の１に示すように、最高不純物濃
度の位置を、チャネル領域の表面より深く、チャネル領
域の表面不純物濃度を、チャネル領域内の最高不純物濃
度より低い、不純物濃度分布にするようにしたものであ
る。
体装置に於いて、ゲート４’ｌ！ｍ膜を挾んでゲート電
極と対向するチャネル領域は、第３図の２に示すように
、従来、最高不純物濃度の位置がチャネル領域の表面に
あったものを、第３図の１に示すように、最高不純物濃
度の位置を、チャネル領域の表面より深く、チャネル領
域の表面不純物濃度を、チャネル領域内の最高不純物濃
度より低い、不純物濃度分布にするようにしたものであ
る。
また、上記目的を達成するために、第１の導電型半導体
基板と同一導電型であり、かつ第１の導電型半導体基板
より低不純物濃度である第１の領域の表面に、第１の領
域を形成する第１の工程と。
基板と同一導電型であり、かつ第１の導電型半導体基板
より低不純物濃度である第１の領域の表面に、第１の領
域を形成する第１の工程と。
前記第１の絶縁膜の所定の位置に、制′Ｓ電極を形成す
る第２の工程と、 前記制御電極をマスクにして前記第１の領域の表面に第
１の領域と反対導電型の不純物を導入し。
る第２の工程と、 前記制御電極をマスクにして前記第１の領域の表面に第
１の領域と反対導電型の不純物を導入し。
熱拡散して第２の領域を形成する第３の工程と、前記制
御電極をマスクにして前記第１の領域の表面の一部に、
第１の領域と同一導電型の不純物を導入し、第３の領域
を形成する第４の工程と、前記第２．第３の領域及び制
御電極の表面に、第２の絶縁膜を堆積形成する第５の工
程と、前記第２．第３の領域の表面の第１の絶縁膜と第
２の絶縁膜の一部、及び制御電極の表面に形成した第２
の絶縁膜の一部を、それぞれ選択的に除去して、所定の
位置に電極を形成する第６の工程を含む、絶縁ゲート型
電界効果半導体装置の製造方法において、 前記第３の工程は、イオン打込み法を用いて、第１の領
域と反対導電型の不純物を導入し、少なくとも、前記第
１の領域と反対導電型の不純物は、最高不純物濃度の位
置である投影飛程の位置が前記第１の領域の表面より深
く、かつ熱拡散後の不純物の再分布でも、前記第１の領
域と反対導電型の不純物の最高不純物濃度の位置は、前
記第１の領域の表面より深くなり、また前記制御電極に
よってマスクされている、第１の領域の表面の導電率を
変えない範囲の加速電圧で不純物を導入する工程である
、絶縁ゲート型電界効果半導体装置の製造法により製造
したものである。
御電極をマスクにして前記第１の領域の表面の一部に、
第１の領域と同一導電型の不純物を導入し、第３の領域
を形成する第４の工程と、前記第２．第３の領域及び制
御電極の表面に、第２の絶縁膜を堆積形成する第５の工
程と、前記第２．第３の領域の表面の第１の絶縁膜と第
２の絶縁膜の一部、及び制御電極の表面に形成した第２
の絶縁膜の一部を、それぞれ選択的に除去して、所定の
位置に電極を形成する第６の工程を含む、絶縁ゲート型
電界効果半導体装置の製造方法において、 前記第３の工程は、イオン打込み法を用いて、第１の領
域と反対導電型の不純物を導入し、少なくとも、前記第
１の領域と反対導電型の不純物は、最高不純物濃度の位
置である投影飛程の位置が前記第１の領域の表面より深
く、かつ熱拡散後の不純物の再分布でも、前記第１の領
域と反対導電型の不純物の最高不純物濃度の位置は、前
記第１の領域の表面より深くなり、また前記制御電極に
よってマスクされている、第１の領域の表面の導電率を
変えない範囲の加速電圧で不純物を導入する工程である
、絶縁ゲート型電界効果半導体装置の製造法により製造
したものである。
上記手段による絶縁ゲート型電界効果半導体装置では、
ゲート絶縁膜を挾んでゲート電極と対向するチャネル領
域の不純物濃度分布に於いて最高不純物濃度の位置が表
面より内部に深くあり１表面の不純物濃度は最高不純物
濃度より低くなっている。このためチャネル領域表面の
不純物濃度を低くして、しきい値電圧を低くしても、不
純物濃度は、チャネル領域表面より内部に深い位置の一
方が高いからソース・ドレイン領域間のバンチスルーは
抑制される。
ゲート絶縁膜を挾んでゲート電極と対向するチャネル領
域の不純物濃度分布に於いて最高不純物濃度の位置が表
面より内部に深くあり１表面の不純物濃度は最高不純物
濃度より低くなっている。このためチャネル領域表面の
不純物濃度を低くして、しきい値電圧を低くしても、不
純物濃度は、チャネル領域表面より内部に深い位置の一
方が高いからソース・ドレイン領域間のバンチスルーは
抑制される。
従って絶縁ゲート型電界効果半導体装置のしきい値電圧
を低くしてもソース・ドレイン間耐圧の低下を抑制でき
る。
を低くしてもソース・ドレイン間耐圧の低下を抑制でき
る。
以下、本発明の実施例を第４図によって説明する。
第４図の（ａ）ないしくｄ）は本発明の製造方法をＮチ
ャンネル縦型パワーＭＯ８に適用した場合の主要段階の
状態で示した断面図である。以下に各工程を示す。
ャンネル縦型パワーＭＯ８に適用した場合の主要段階の
状態で示した断面図である。以下に各工程を示す。
（ａ） 導電型半導体基板であるＮ生型Ｓｉ基板ｌａ
上にエピタキシャル成長により前記Ｎ十型Ｓｉ基板１ａ
と同−同電型であり、がっ低不純物濃度であるＮ−型Ｓ
ｉ Ｊｊｊ ２ ａを堆積して１ａ及び２ａから成る
ドレイン領域を形成する。次にＮ−型Ｓｉ層２ａの表面
に熱酸化をしてゲート酸化Ｓｉ膜８ａを例えば５６０入
程度形成する。その後、多結晶Ｓｉ膜を例えば３５００
Å程度ＣＶＤ法により堆積する。この後、ホトレジスト
加工技術により、制御電極であるゲート電極９ａを形成
する位置にレジスト膜のパターン３を形成し、前記レジ
スト膜パターン３をマスクにして、プラズマエツチング
法により、前記多結晶Ｓｉ膜を選択的に除去してゲート
電極９ａを形成する。
上にエピタキシャル成長により前記Ｎ十型Ｓｉ基板１ａ
と同−同電型であり、がっ低不純物濃度であるＮ−型Ｓ
ｉ Ｊｊｊ ２ ａを堆積して１ａ及び２ａから成る
ドレイン領域を形成する。次にＮ−型Ｓｉ層２ａの表面
に熱酸化をしてゲート酸化Ｓｉ膜８ａを例えば５６０入
程度形成する。その後、多結晶Ｓｉ膜を例えば３５００
Å程度ＣＶＤ法により堆積する。この後、ホトレジスト
加工技術により、制御電極であるゲート電極９ａを形成
する位置にレジスト膜のパターン３を形成し、前記レジ
スト膜パターン３をマスクにして、プラズマエツチング
法により、前記多結晶Ｓｉ膜を選択的に除去してゲート
電極９ａを形成する。
（ｂ） 前記ゲート電極９ａとレジスト膜３をマスク
にして選択的にＮ−型Ｓｉ層２ａの表面から、ドレイン
領域の不純物とは反対導電型の不純物である例えばボロ
ン（Ｂ）イオンを加速電圧が２００ＫｅＶでドーズ量が
２ Ｘ １０１８ｅｘａ’″２程度イオン打込みする。
にして選択的にＮ−型Ｓｉ層２ａの表面から、ドレイン
領域の不純物とは反対導電型の不純物である例えばボロ
ン（Ｂ）イオンを加速電圧が２００ＫｅＶでドーズ量が
２ Ｘ １０１８ｅｘａ’″２程度イオン打込みする。
イオン打込み直後のボロン（Ｂ）の最高不純物濃度の位
置である投影飛程の位置は表面から約０．５μｍの深さ
になる。
置である投影飛程の位置は表面から約０．５μｍの深さ
になる。
次に例えば１１００℃で１００分程産熱拡散して、前記
イオン打込みしたボロン（Ｂ）が前記ゲート電極９ａの
下まで十分波がるようにしてＰ型チャネル領域６ａを形
成する。ここで、Ｐ型チャネル領域６ａに於いてゲート
酸化５ｉｌＩＩ８ａ挾んでゲート電極と対向する領域は
、イオン打込み直後の状態のボロンを拡散源として横方
向拡散によって形成されるので、ゲート酸化Ｓｉ膜８ａ
を挾んでゲート電極９ａと対向する領域でも最高不純物
濃度の位置は、Ｐ型チャネル領域６ａ表面より深く、表
面の不純物濃度は最高不純物濃度より低くなる。
イオン打込みしたボロン（Ｂ）が前記ゲート電極９ａの
下まで十分波がるようにしてＰ型チャネル領域６ａを形
成する。ここで、Ｐ型チャネル領域６ａに於いてゲート
酸化５ｉｌＩＩ８ａ挾んでゲート電極と対向する領域は
、イオン打込み直後の状態のボロンを拡散源として横方
向拡散によって形成されるので、ゲート酸化Ｓｉ膜８ａ
を挾んでゲート電極９ａと対向する領域でも最高不純物
濃度の位置は、Ｐ型チャネル領域６ａ表面より深く、表
面の不純物濃度は最高不純物濃度より低くなる。
（Ｃ） ホトレジスト加工技術により、前記Ｐ型チャ
ネル領域６の表面の一部にレジスト膜のパターンを形成
し、前記レジスト膜と前記ゲート電ｗＡ９ａをマスクに
して例えばリン（Ｐ）イオンを加速電圧が４０ＫｅＶで
ドーズ量が５Ｘ１０１１！１１１３−”程度、Ｎ−型Ｓ
ｉ層２ａの表面からイオン打込みし、Ｎ◆型ソース領域
５ａを形成する。
ネル領域６の表面の一部にレジスト膜のパターンを形成
し、前記レジスト膜と前記ゲート電ｗＡ９ａをマスクに
して例えばリン（Ｐ）イオンを加速電圧が４０ＫｅＶで
ドーズ量が５Ｘ１０１１！１１１３−”程度、Ｎ−型Ｓ
ｉ層２ａの表面からイオン打込みし、Ｎ◆型ソース領域
５ａを形成する。
続いて再びホトレジスト加工技術により、前記Ｎ＋型ソ
ース領域５ａの表面にレジスト膜のパターンを形威し、
レジスト膜と前記ゲート電極９ａをマスクにして例えば
ボロン（Ｂ）イオンを加速電圧が２０ＫｅＶでドーズ量
が２ＸｌＯ”Ｃｓ−”程度イオン打込みし、Ｐ型チャネ
ル領域６ａの電位引き出し用のＰ生型Ｓ ｉ ｌｆｉ
４ ａを形成する。
ース領域５ａの表面にレジスト膜のパターンを形威し、
レジスト膜と前記ゲート電極９ａをマスクにして例えば
ボロン（Ｂ）イオンを加速電圧が２０ＫｅＶでドーズ量
が２ＸｌＯ”Ｃｓ−”程度イオン打込みし、Ｐ型チャネ
ル領域６ａの電位引き出し用のＰ生型Ｓ ｉ ｌｆｉ
４ ａを形成する。
（ｄ） 前記Ｐ生型Ｓｉ層４ａ、Ｎ十型ソース領域５
ａ及びゲート電極９ａの表面に、ＣＶＤ法により絶縁膜
である例えば酸化Ｓｉ膜７ａを８０００人程度堆積して
形成する。その後、ホトレジスト加工技術で形成したレ
ジスト膜をマスクにして、プラズマエツチング法により
、前記Ｎ◆型ソース領域５ａと前記Ｐ生型ＳｉＭ！Ｉ４
ａの表面の一部の酸化Ｓｉ膜７ａ及び８ａと、ゲート電
極の表面の一部の酸化Ｓｉ膜７ａをそれぞれ選択的に除
去して表面を露出させる０次に例えば、Ａｎ−８ｉ膜を
蒸着させ、ホトレジスト加工技術で形威したレジスト膜
をマスクにして、例えば反応性イオンエツチング法でＡ
Ｑ−３ｉ膜の一部を除去し、ソース電ＷＡ１０ ａとゲ
ート電極９ａの引き出し電極を分離する。さらに、Ｎ＋
型Ｓｉ基板１ａの表面に、例えばＡｕ１ｌ！Ｉ等を蒸着
させて、ドレイン電極１１ａを形威し、Ｎチャンネル縦
型パワーＭＯ５ＦＥＴを得る。
ａ及びゲート電極９ａの表面に、ＣＶＤ法により絶縁膜
である例えば酸化Ｓｉ膜７ａを８０００人程度堆積して
形成する。その後、ホトレジスト加工技術で形成したレ
ジスト膜をマスクにして、プラズマエツチング法により
、前記Ｎ◆型ソース領域５ａと前記Ｐ生型ＳｉＭ！Ｉ４
ａの表面の一部の酸化Ｓｉ膜７ａ及び８ａと、ゲート電
極の表面の一部の酸化Ｓｉ膜７ａをそれぞれ選択的に除
去して表面を露出させる０次に例えば、Ａｎ−８ｉ膜を
蒸着させ、ホトレジスト加工技術で形威したレジスト膜
をマスクにして、例えば反応性イオンエツチング法でＡ
Ｑ−３ｉ膜の一部を除去し、ソース電ＷＡ１０ ａとゲ
ート電極９ａの引き出し電極を分離する。さらに、Ｎ＋
型Ｓｉ基板１ａの表面に、例えばＡｕ１ｌ！Ｉ等を蒸着
させて、ドレイン電極１１ａを形威し、Ｎチャンネル縦
型パワーＭＯ５ＦＥＴを得る。
上記の製造方法により得られたＮチャンネル縦型パワー
ＭＯ５ＦＥＴを第１図に示す、ソース電極ＩＱａを接地
し、ドレイン電極１１ａに正の電圧を印加し、ゲート電
？！！９ａに正の電圧を印加すると、ゲート電圧がしき
い値電圧以上に印加された時、ゲート電極９ａの下のチ
ャネル領域の表面に、反転層が誘起される。この反転層
を通じて、Ｎ◆ソース領域５ａからＮ−型Ｓｉ層２ａを
経て、Ｎ◆型Ｓｉ層１ａ表面のドレイン電極１１ａに電
子電流が流れる。上記Ｎチャンネル縦型パワーＭＯ５Ｆ
ＥＴでは、チャネル領域の表面不純物濃度が低く１表面
より深い位置に最高不純物濃度が存在する。従って、し
きい値電圧は低くなり、かつソース・ドレイン領域間の
バンチスルーを抑えソース・ドレイン間耐圧の低下を抑
えることができる。
ＭＯ５ＦＥＴを第１図に示す、ソース電極ＩＱａを接地
し、ドレイン電極１１ａに正の電圧を印加し、ゲート電
？！！９ａに正の電圧を印加すると、ゲート電圧がしき
い値電圧以上に印加された時、ゲート電極９ａの下のチ
ャネル領域の表面に、反転層が誘起される。この反転層
を通じて、Ｎ◆ソース領域５ａからＮ−型Ｓｉ層２ａを
経て、Ｎ◆型Ｓｉ層１ａ表面のドレイン電極１１ａに電
子電流が流れる。上記Ｎチャンネル縦型パワーＭＯ５Ｆ
ＥＴでは、チャネル領域の表面不純物濃度が低く１表面
より深い位置に最高不純物濃度が存在する。従って、し
きい値電圧は低くなり、かつソース・ドレイン領域間の
バンチスルーを抑えソース・ドレイン間耐圧の低下を抑
えることができる。
チャネル領域の表面不純物濃度を低く形成できるので、
不純物散乱を抑えられるから、チャネル領域表面での移
動度の低下を抑える効果がある。
不純物散乱を抑えられるから、チャネル領域表面での移
動度の低下を抑える効果がある。
また、チャネル領域表面での移動度の低下を抑えられる
ので、ドレイン電流が増大する効果もある。
ので、ドレイン電流が増大する効果もある。
さらに、ドレイン電流が増大するから、結果として単位
面積あたりのオン抵抗が低くなる効果もある。
面積あたりのオン抵抗が低くなる効果もある。
なお５本発明は不純物の導電型を反対導電型にして（即
ちＰをＮに、ＮをＰに）ＰチャンネルパワーＭＯ５ＦＥ
Ｔに適用しても同様の効果が得られる。
ちＰをＮに、ＮをＰに）ＰチャンネルパワーＭＯ５ＦＥ
Ｔに適用しても同様の効果が得られる。
本発明によれば、縦型絶縁ゲート型電界効果半導体装置
のチャネル領域表面不純物濃度が低くな９１表面より深
い位置に最高不純物濃度が存在するので、しきい値電圧
を低くしても、ソース・ドレイン領域間でのパンチスル
ーを抑制でき、ソース・ドレイン間耐圧の低下を抑制で
きる効果がある。
のチャネル領域表面不純物濃度が低くな９１表面より深
い位置に最高不純物濃度が存在するので、しきい値電圧
を低くしても、ソース・ドレイン領域間でのパンチスル
ーを抑制でき、ソース・ドレイン間耐圧の低下を抑制で
きる効果がある。
また、チャネル領域での不純物濃度を低く形成できるの
で、不純物散乱を抑えられるから、チャネル領域表面で
の移動度の低下も抑えられるので、ドレイン電流を増大
させる効果もある。
で、不純物散乱を抑えられるから、チャネル領域表面で
の移動度の低下も抑えられるので、ドレイン電流を増大
させる効果もある。
さらに、ドレイン電流が増大するから、結果として単位
面積あたりのオン抵抗が低くなる効果もある。
面積あたりのオン抵抗が低くなる効果もある。
第１図は本発明の一実施例を示す図、第２図は従来装置
の縦断面図、第３図はチャネル領域における従来及び本
発明の不純物濃度分布の概念図、第４図は本発明の一実
施例の製造工程図である。 １ ａ −Ｎ十型Ｓｉ基板、２ ａ −Ｎ−型Ｓｉ層、
４ａ・・・Ｐ中型Ｓｉ層、５ａ・・・Ｎ◆型ソース領域
、６ａ・・・Ｐ型チャネル領域、７ａ・・・酸化Ｓｉ膜
。 ８ａ・・・ゲート酸化Ｓｉ膜、 ９ａ・・・ゲート電極。 第 図 弔 図 第 ３ 凹
の縦断面図、第３図はチャネル領域における従来及び本
発明の不純物濃度分布の概念図、第４図は本発明の一実
施例の製造工程図である。 １ ａ −Ｎ十型Ｓｉ基板、２ ａ −Ｎ−型Ｓｉ層、
４ａ・・・Ｐ中型Ｓｉ層、５ａ・・・Ｎ◆型ソース領域
、６ａ・・・Ｐ型チャネル領域、７ａ・・・酸化Ｓｉ膜
。 ８ａ・・・ゲート酸化Ｓｉ膜、 ９ａ・・・ゲート電極。 第 図 弔 図 第 ３ 凹
Claims (1)
- 【特許請求の範囲】 １、第１の導電型半導体基板上に形成した前記第１の導
電型半導体基板と同一導電型であり、かつ前記第１の導
電型半導体基板より低不純物濃度である第１の領域、 第１の領域の表面に接する内部に形成された、前記第１
の領域とは反対導電型である第２の領域、 前記第２の領域の表面に接する内部に形成された、前記
第１の領域と同一導電型である第３の領域、 前記第１の領域の表面及び、前記第２の領域の表面に第
１の絶縁膜を介して設けた制御電極、前記第２の領域及
び前記第３の領域及び前記制御電極の表面に形成した第
２の絶縁膜、 前記第２の絶縁膜の開口部を通して、前記第２の領域及
び前記第３の領域の表面の一部に接する電極から成る絶
縁ゲート型電界効果半導体装置において、 前記第２の領域の最高不純物濃度の位置は、第２の領域
の表面より深く、表面の不純物濃度は、最高不純物濃度
より低い第２の領域を有する事を特徴とする絶縁ゲート
型電界効果半導体装置。 ２、第１の導電型半導体基板の上部表面に、前記第１の
導電型半導体基板と同一導電型であり、かつ第１の導電
型半導体基板より低不純物濃度である第１の領域の表面
に、第１の絶縁膜を形成する第１の工程と、 前記制御電極をマスクにして前記第１の領域の表面に、
第１の領域と反対導電型の不純物を導入し、熱拡散して
第２の領域を形成する第３の工程と、 前記制御電極をマスクにして前記第１の領域の表面の一
部に、第１の領域と同一導電型の不純物を導入し、第３
の領域を形成する第４の工程と、 前記第２、第３の領域及び制御電極の表面に第２の絶縁
膜を堆積形成する第５と工程と、前記第２、第３の領域
の表面の第１の絶縁膜と第２の絶縁膜の一部及び、制御
電極の表面の、第２の絶縁膜の一部を、それぞれ選択的
に除去して、所定の位置に電極を形成する第６の工程を
含む、絶縁ゲート型電界効果半導体装置の製造方法にお
いて、 前記第３の工程は、イオン打込み法を用いて、第１の領
域と反対導電型の不純物を導入し、少なくとも、前記第
１の領域と反対導電型の不純物は、最高不純物濃度の位
置である投影飛程の位置が前記第１の領域の表面より深
く、かつ熱拡散後の不純物の再分布でも、前記第１の領
域と反対導電型の不純物の最高不純物濃度の位置は、前
記第１の領域の表面より深くなり、また前記制御電極に
よつてマスクされている、第１の領域に打込まれる事が
無く、前記第１の領域の表面の導電率を変えない範囲の
加速電圧で不純物を導入する工程であることを特徴とす
る、絶縁ゲート型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16669989A JPH0334468A (ja) | 1989-06-30 | 1989-06-30 | 絶縁ゲート型電界効果半導体装置及び製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16669989A JPH0334468A (ja) | 1989-06-30 | 1989-06-30 | 絶縁ゲート型電界効果半導体装置及び製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334468A true JPH0334468A (ja) | 1991-02-14 |
Family
ID=15836110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16669989A Pending JPH0334468A (ja) | 1989-06-30 | 1989-06-30 | 絶縁ゲート型電界効果半導体装置及び製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817848A (ja) * | 1994-06-23 | 1996-01-19 | Sgs Thomson Microelettronica Spa | Ｍｏｓ型電力装置の製造方法 |
| WO2010110246A1 (ja) * | 2009-03-25 | 2010-09-30 | ローム株式会社 | 半導体装置 |
-
1989
- 1989-06-30 JP JP16669989A patent/JPH0334468A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817848A (ja) * | 1994-06-23 | 1996-01-19 | Sgs Thomson Microelettronica Spa | Ｍｏｓ型電力装置の製造方法 |
| WO2010110246A1 (ja) * | 2009-03-25 | 2010-09-30 | ローム株式会社 | 半導体装置 |
| US8901571B2 (en) | 2009-03-25 | 2014-12-02 | Rohm Co., Ltd. | Semiconductor device |
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