JPS61237469A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
- Publication number
- JPS61237469A JPS61237469A JP7834585A JP7834585A JPS61237469A JP S61237469 A JPS61237469 A JP S61237469A JP 7834585 A JP7834585 A JP 7834585A JP 7834585 A JP7834585 A JP 7834585A JP S61237469 A JPS61237469 A JP S61237469A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- substrate
- region
- semiconductor device
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＩＳ型半導体装置に係り、特にタングステン
やモリブデン等の高融点金属をゲートに用いた場合に低
しきい電圧、かつ短チヤネル効果を減らすことのできる
基板内不純物構造及びその製造方法に関する。
やモリブデン等の高融点金属をゲートに用いた場合に低
しきい電圧、かつ短チヤネル効果を減らすことのできる
基板内不純物構造及びその製造方法に関する。
一般に高融点金属は、従来のゲート材料、ｎ０多結晶シ
リコンに比べ仕事関数が大きい、このため、これをｎチ
ャネルＭＩＳトランジスタに用いると。
リコンに比べ仕事関数が大きい、このため、これをｎチ
ャネルＭＩＳトランジスタに用いると。
■しきい電圧（以下Ｖ、Ｔｈ）が高くなりすぎる。■Ｖ
ｔ ｂ適正化のため基板不純物濃度を調整（低減）す
ると、整置として短チヤネル効果が顕著になる、等の問
題点があった。実際に久米他ｒＶＬｓの為のタングステ
ンゲートに０３ＦＥＴの特性」エクステンデイットアブ
ストラクツオブザ１ｓｔｈコンフアレンスオンソリツド
ステートデバイシーズアンドマテリアルズ、東京１９８
３年第２２１頁（“Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ
ｏｆ Ｔｕｎｇｓｔｅｎ ＧａｔｅＮＯ５ＦＨＴｓ ｆ
ｏｒ ＶＬＳＩｓ”、 Ｈ，Ｋｕｓ＋ｅ ｅｔ ａｌ、
ＥｘｔｅｎｄａｄＡｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ
１５ｔｈ Ｃｏｎｔｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄＳ
ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌ
ｓ、Ｔｏｋｙｏ、１９８３．ｐｐ２２１）では、タング
ステンを使用したため■の問題が起ると記載されている
。
ｔ ｂ適正化のため基板不純物濃度を調整（低減）す
ると、整置として短チヤネル効果が顕著になる、等の問
題点があった。実際に久米他ｒＶＬｓの為のタングステ
ンゲートに０３ＦＥＴの特性」エクステンデイットアブ
ストラクツオブザ１ｓｔｈコンフアレンスオンソリツド
ステートデバイシーズアンドマテリアルズ、東京１９８
３年第２２１頁（“Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ
ｏｆ Ｔｕｎｇｓｔｅｎ ＧａｔｅＮＯ５ＦＨＴｓ ｆ
ｏｒ ＶＬＳＩｓ”、 Ｈ，Ｋｕｓ＋ｅ ｅｔ ａｌ、
ＥｘｔｅｎｄａｄＡｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ
１５ｔｈ Ｃｏｎｔｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄＳ
ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌ
ｓ、Ｔｏｋｙｏ、１９８３．ｐｐ２２１）では、タング
ステンを使用したため■の問題が起ると記載されている
。
本発明の目的は、タングステンあるいはモリブデン等の
高融点金属をゲート電極に用いた場合に低ｖｔｂでかつ
短チヤネル効果の少ないＭＩＳ型半導体装置及びその製
造方法を提供することにある。
高融点金属をゲート電極に用いた場合に低ｖｔｂでかつ
短チヤネル効果の少ないＭＩＳ型半導体装置及びその製
造方法を提供することにある。
上記目的を達成するため、本発明では高融点金属をゲー
ト電極とするＭＩＳ）−ランジスタにおいて、基板表面
のごく浅い領域のみに基板と反対導電型の不純物を導入
し、かつ上記不純物層の下の領域に基板と同じ導電型で
基板より高不純物濃度の不純物領域を形成することを特
徴としている。
ト電極とするＭＩＳ）−ランジスタにおいて、基板表面
のごく浅い領域のみに基板と反対導電型の不純物を導入
し、かつ上記不純物層の下の領域に基板と同じ導電型で
基板より高不純物濃度の不純物領域を形成することを特
徴としている。
以下１本発明の一実施例を第１〜３図により説明する。
第１図はタングステン（以下Ｗと略す、）をゲート材料
とするｎチャネルＭ Ｉ Ｓ （ＭｅｔａｌＩｎｓｎｌ
ａｔｏｒ Ｓｅ＋ｍ１ｃｏｎｄｕｃｔｏｒ） トランジ
スタの形成工程のうち、本発明に関係する工程を抽出し
たものである。すなわちｐ型Ｓｉ基板１工上に厚いフィ
ールド酸化膜を形成後、トランジスタとなる領域上に例
えば５〜５０ｎ＋＋＋の薄い酸化シリコン膜１２を形成
した図が第１図（１）である、以下第１図（２）では、
リン（Ｐ）１３をイオン打ち込み法（例えばその条件は
５０ＫｅＶ、０．５Ｘ１０”個Ｃ■−Ｓ）で打ち込み領
域１４を形成、次に第１図（３）でボロン（Ｂ）１５を
同じくイオン打ち込み法（例えばその条件は５０ＫｅＶ
、１．５Ｘ１０”個ｃ１１）で打ち込み領域１６を形成
し、Ｓｉ基板内部に所望の不純物を導入する。その後第
１図（４）でＷ１７を堆積及び加工し、第１図（５）で
ソース及びドレーンとなるｎ０拡散層１８を形成する。
とするｎチャネルＭ Ｉ Ｓ （ＭｅｔａｌＩｎｓｎｌ
ａｔｏｒ Ｓｅ＋ｍ１ｃｏｎｄｕｃｔｏｒ） トランジ
スタの形成工程のうち、本発明に関係する工程を抽出し
たものである。すなわちｐ型Ｓｉ基板１工上に厚いフィ
ールド酸化膜を形成後、トランジスタとなる領域上に例
えば５〜５０ｎ＋＋＋の薄い酸化シリコン膜１２を形成
した図が第１図（１）である、以下第１図（２）では、
リン（Ｐ）１３をイオン打ち込み法（例えばその条件は
５０ＫｅＶ、０．５Ｘ１０”個Ｃ■−Ｓ）で打ち込み領
域１４を形成、次に第１図（３）でボロン（Ｂ）１５を
同じくイオン打ち込み法（例えばその条件は５０ＫｅＶ
、１．５Ｘ１０”個ｃ１１）で打ち込み領域１６を形成
し、Ｓｉ基板内部に所望の不純物を導入する。その後第
１図（４）でＷ１７を堆積及び加工し、第１図（５）で
ソース及びドレーンとなるｎ０拡散層１８を形成する。
以上の工程によって形成されたＭＩＳトランジスタのゲ
ート直下のＳｉ基板内不純物分布を第２図（ａ）及び第
２図（ｂ）に示す、第２図（ａ）はＰ（リン）打ち込み
及びＢ（ボロン）打ち込みを行わない場合（従来）の不
純物分布を示す、破線２１はＢの不純物分布を示す、一
方、第２図（ｂ）は上記工程で形成した場合の不純物分
布を示す。実線２２はＰ、破線２３はＢの不純物分布を
示す。本構造の特徴は（１）Ｐ濃度ピーク位置に比べて
Ｂ濃度ピーク位置が深いこと、及び（２）Ｐドーズ量（
０，５Ｘ １０”個ｃｍ−”）に比べてＢドーズ量（１
、５Ｘ １０”ｃ＋ａ−”）が多いことである。
ート直下のＳｉ基板内不純物分布を第２図（ａ）及び第
２図（ｂ）に示す、第２図（ａ）はＰ（リン）打ち込み
及びＢ（ボロン）打ち込みを行わない場合（従来）の不
純物分布を示す、破線２１はＢの不純物分布を示す、一
方、第２図（ｂ）は上記工程で形成した場合の不純物分
布を示す。実線２２はＰ、破線２３はＢの不純物分布を
示す。本構造の特徴は（１）Ｐ濃度ピーク位置に比べて
Ｂ濃度ピーク位置が深いこと、及び（２）Ｐドーズ量（
０，５Ｘ １０”個ｃｍ−”）に比べてＢドーズ量（１
、５Ｘ １０”ｃ＋ａ−”）が多いことである。
第１図の工程で形成され、第２図（ａ）及び第２図（ｂ
）の不純物分布を持つ、ｎチャネル型のＷゲートＭＩＳ
トランジスタのしきい電圧−実効チャンネル長（■。−
Ｌｅｆｆ）特性を第３図に示す。
）の不純物分布を持つ、ｎチャネル型のＷゲートＭＩＳ
トランジスタのしきい電圧−実効チャンネル長（■。−
Ｌｅｆｆ）特性を第３図に示す。
本特性はドレーン電圧（ｖｏ） ＝ ５ Ｖ 、基板電
圧（Ｖａｔ＋ａ） ＝ＯＶ、ドレーン電流（Ｉｄｓ）＝
１０ｎＡの条件で得られたものである。破線３１は第２
図（ａ）の不純物分布、一点鎖線３２は第２図（ａ）の
不純物分布のＢ（２１）に第２図（ｂ）のＰ（２２）を
合わせた分布（すなわち、ｐ型Ｓｉ基板にＰをイオン打
ち込みしたもの）実線３３は第２図（ｂ）の不純物分布
を有するＭＩＳトランジスタのＶｔ、−Ｌａｆｆ特性で
ある。特性３３は従来構造のＷグー８ＭＯ５）−ランジ
スタのＶｔｈ Ｌａｆｆ特性３１に比べ、長チャネル
領域のＶ ｔ ｂを変えることなく、短チヤネル効果（
短チヤネル領域でＶｔｋが低下する現象）が改善できて
いる。また第３図より、特性３２に示されているように
基板表面を単にｎ型にした構造の場合、ｖｏが低下する
だけでなく、短チヤネル効果もまた劣化していることが
わかる。従つ℃、Ｗゲートの場合良好なりｔＴｈ−Ｌａ
ｆｆ特性を得るには、第２図（ｂ）に示す型の不純物構
造、つまり、表面にｎ型不純物ピーク、Ｓｉ基板内部に
ｐ型不純物ピークを持つこと、さらには、ｎ型不純物の
ドーズ量よりｐ型不純物ドーズ量が多いことが必要であ
る。
圧（Ｖａｔ＋ａ） ＝ＯＶ、ドレーン電流（Ｉｄｓ）＝
１０ｎＡの条件で得られたものである。破線３１は第２
図（ａ）の不純物分布、一点鎖線３２は第２図（ａ）の
不純物分布のＢ（２１）に第２図（ｂ）のＰ（２２）を
合わせた分布（すなわち、ｐ型Ｓｉ基板にＰをイオン打
ち込みしたもの）実線３３は第２図（ｂ）の不純物分布
を有するＭＩＳトランジスタのＶｔ、−Ｌａｆｆ特性で
ある。特性３３は従来構造のＷグー８ＭＯ５）−ランジ
スタのＶｔｈ Ｌａｆｆ特性３１に比べ、長チャネル
領域のＶ ｔ ｂを変えることなく、短チヤネル効果（
短チヤネル領域でＶｔｋが低下する現象）が改善できて
いる。また第３図より、特性３２に示されているように
基板表面を単にｎ型にした構造の場合、ｖｏが低下する
だけでなく、短チヤネル効果もまた劣化していることが
わかる。従つ℃、Ｗゲートの場合良好なりｔＴｈ−Ｌａ
ｆｆ特性を得るには、第２図（ｂ）に示す型の不純物構
造、つまり、表面にｎ型不純物ピーク、Ｓｉ基板内部に
ｐ型不純物ピークを持つこと、さらには、ｎ型不純物の
ドーズ量よりｐ型不純物ドーズ量が多いことが必要であ
る。
次に、より低Ｖ。かつ長幼なＶ 、 Ｔｈ−Ｌａｆｆ特
性を示す不純物構造例を示す。
性を示す不純物構造例を示す。
第４図（ａ）及び第４図（ｂ）は第１図と同様の製造工
程で形成したＷゲートｎチャネルＭＩＳトランジスタの
ゲート直下の不純物分布を示す。
程で形成したＷゲートｎチャネルＭＩＳトランジスタの
ゲート直下の不純物分布を示す。
第４図（ａ）は基板表面にＰをイオン打ち込み（例えば
その条件は５０ Ｋ ｅ Ｖ 、 １ 、 ＯＸ １０
″３個ｃｍ−”） Ｌｌ、 Ｐ濃度ピーク位置より深部
にＢをイオン打ち込み（例えばその条件は５０ Ｋ ｅ
Ｖ 。
その条件は５０ Ｋ ｅ Ｖ 、 １ 、 ＯＸ １０
″３個ｃｍ−”） Ｌｌ、 Ｐ濃度ピーク位置より深部
にＢをイオン打ち込み（例えばその条件は５０ Ｋ ｅ
Ｖ 。
２．５ Ｘ １０″″個ａｍ−”）し、アニールした後
の不純物分布を示している。第４図（ｂ）は基板表面に
Ａｓをイオン打ち込み（例えばその条件は５０Ｋ ｅ
Ｖ ＊ １− ＯＸ Ｉ Ｏ”個ｅｌｌ−”）Ｌｌ、
Ａｓ濃度ピーク位置より深部にＢをイオン打ち込み（
例えばその条件は５０ Ｋ ｅ Ｖ ｅ ３−５ Ｘ
１０ ”個ｃｍ−” ）し、アニールした後の不純物分
布を示している。これら第４図（ａ）、第４図（ｂ）の
不純物分布を持つＷゲートｎチャネルＭＯＳトランジス
タのＶ。
の不純物分布を示している。第４図（ｂ）は基板表面に
Ａｓをイオン打ち込み（例えばその条件は５０Ｋ ｅ
Ｖ ＊ １− ＯＸ Ｉ Ｏ”個ｅｌｌ−”）Ｌｌ、
Ａｓ濃度ピーク位置より深部にＢをイオン打ち込み（
例えばその条件は５０ Ｋ ｅ Ｖ ｅ ３−５ Ｘ
１０ ”個ｃｍ−” ）し、アニールした後の不純物分
布を示している。これら第４図（ａ）、第４図（ｂ）の
不純物分布を持つＷゲートｎチャネルＭＯＳトランジス
タのＶ。
−Ｌａｆｆ特性を第５図に示す９図中、５１は第４図（
ａ）の、５２は第４図（ｂ）の不純物分布を持つトラン
ジスタの特性を示す０本特性はＶ、＝５Ｖ。
ａ）の、５２は第４図（ｂ）の不純物分布を持つトラン
ジスタの特性を示す０本特性はＶ、＝５Ｖ。
Ｖ、、＝ＯＶ、 Ｉ ｄ ｓ ＝ １０ ｎ Ａの条件
で得られたものである。基板表面にＡｓをイオン打ち込
みした５２の特性の方が、（１）低ｖ１１．かつ（２）
良好なＶｔｈ Ｌａｆｆ特性（短チヤネル領域のＶｔ
ｈ低下が少ない）を示すことがわかる。
で得られたものである。基板表面にＡｓをイオン打ち込
みした５２の特性の方が、（１）低ｖ１１．かつ（２）
良好なＶｔｈ Ｌａｆｆ特性（短チヤネル領域のＶｔ
ｈ低下が少ない）を示すことがわかる。
以上のことより、Ｗをゲート材料に用いたｎチャネルＭ
ＩＳトランジスタの場合、基板内部の不純物構造を第２
図（ｂ）、第４図（ａ）あるいは第４図（ｂ）に示すよ
うに表面にｎ型不純物ピーク、基板内部にｐ型不純物ピ
ークを持つ構造とすることによって、従来の不純物構造
（例えば第２図（ａ））より良好なＶｔｂ Ｌａｆｆ
特性（低Ｖ ｔ ｂかつ短チヤネル効果の少ない特性）
を得られることがわかった。
ＩＳトランジスタの場合、基板内部の不純物構造を第２
図（ｂ）、第４図（ａ）あるいは第４図（ｂ）に示すよ
うに表面にｎ型不純物ピーク、基板内部にｐ型不純物ピ
ークを持つ構造とすることによって、従来の不純物構造
（例えば第２図（ａ））より良好なＶｔｂ Ｌａｆｆ
特性（低Ｖ ｔ ｂかつ短チヤネル効果の少ない特性）
を得られることがわかった。
良好なＶ 、 ｂ−Ｌａｆｆ特性を得られる不純物構造
例を第６図に示す、第６図（１）、（２）、（３）はｐ
型Ｓｉ基板６１上にＷゲート６２、絶縁膜６３、ｎ”拡
散層６４を持つｎチャネルＭＩＳ型トランジスタを示し
、ゲート直下の半導体表面にｎ型不純物層６５、基板内
部に基板半導体より高濃度のｐ型不純物層６６を持って
いる。第６図（１）、（２）、（３）のいずれも従来構
造よりも長幼なＶｔｂ−Ｌａｆｆ特性を示す。
例を第６図に示す、第６図（１）、（２）、（３）はｐ
型Ｓｉ基板６１上にＷゲート６２、絶縁膜６３、ｎ”拡
散層６４を持つｎチャネルＭＩＳ型トランジスタを示し
、ゲート直下の半導体表面にｎ型不純物層６５、基板内
部に基板半導体より高濃度のｐ型不純物層６６を持って
いる。第６図（１）、（２）、（３）のいずれも従来構
造よりも長幼なＶｔｂ−Ｌａｆｆ特性を示す。
これら第６図（１）、（２）、（３）は、第７図（１）
、（２）、（３）あるいは第８図（１）。
、（２）、（３）あるいは第８図（１）。
（２）、（３）の様なソース、ドレーン拡散層を持つＭ
ＩＳ型トランジスタに適用しても、良好なＶｔｂ−Ｌａ
ｆｆ特性が得られることは言うまでもない。
ＩＳ型トランジスタに適用しても、良好なＶｔｂ−Ｌａ
ｆｆ特性が得られることは言うまでもない。
第７図及び第８図において７１は低濃度のｎ型不純物層
である。
である。
以上述べてきた実施例はＷゲートｎチャネルＭＩＳトラ
ンジスタに関するものであるが、他のゲート材料を用い
た場合及びｐチャネルＭＩＳトランジスタにも応用が可
能である。以下応用例の説明を行う。
ンジスタに関するものであるが、他のゲート材料を用い
た場合及びｐチャネルＭＩＳトランジスタにも応用が可
能である。以下応用例の説明を行う。
本発明の特徴はゲート材料を変え、その仕事関数、φｍ
が変った場合にも、不純物分布を調整することでｙ ｔ
ｂを適正に保ち、かつ短チヤネル効果を減らせることに
ある。特に本発明は第９図（２）及び第１０図（２）の
様なバンド構造を持つＭＩＳ系に対して効果が大きい。
が変った場合にも、不純物分布を調整することでｙ ｔ
ｂを適正に保ち、かつ短チヤネル効果を減らせることに
ある。特に本発明は第９図（２）及び第１０図（２）の
様なバンド構造を持つＭＩＳ系に対して効果が大きい。
第９図は、ｐ型半導体基板（コンダクションバンドエツ
ジ９１．バレンスパントエツジ９２及びフェルミレベル
９３を持つ）上に形成されたＭＩＳのバンド構造を示し
ている。（１）は従来のｎ０多結晶シリコンをゲートに
用いている場合（９４は真空レベル、９５はｎゝ多結晶
シリコンのφｍ）、（２）はＷのようにｎ０多結晶シリ
コンより大きなφｍを持つ材料をゲートに用いている場
合を示している。（２）の場合、（１）に比べ良好なＶ
、 ｂ−Ｌａｆｆ特性が得にくい。
ジ９１．バレンスパントエツジ９２及びフェルミレベル
９３を持つ）上に形成されたＭＩＳのバンド構造を示し
ている。（１）は従来のｎ０多結晶シリコンをゲートに
用いている場合（９４は真空レベル、９５はｎゝ多結晶
シリコンのφｍ）、（２）はＷのようにｎ０多結晶シリ
コンより大きなφｍを持つ材料をゲートに用いている場
合を示している。（２）の場合、（１）に比べ良好なＶ
、 ｂ−Ｌａｆｆ特性が得にくい。
ここでＶｔｋは次の様に表わすことができる。
Ｖ ｔ ｂ ＝φｍ−Ｚｓ＋２’Ｐｍ＋ ４ｔ＠９Ｎ
ａ’ｆ’ｍ／Ｃτ・・・（１） （例えば、「半導体装置の物性」第２版ニス・エム・Ｓ
８．ジョンウイレイアンドソンズ（ｒＰｈ３ｎ＋１ｃｓ
ｏｆ Ｓｅ＋ｍ１ｃｏｎｄｕｃｔｏｒ Ｄｅｒｉｃ
ｓｓＪ ５ｅｃｏｎｄ ｅｄｉｔｉｏｎ Ｓ
。
ａ’ｆ’ｍ／Ｃτ・・・（１） （例えば、「半導体装置の物性」第２版ニス・エム・Ｓ
８．ジョンウイレイアンドソンズ（ｒＰｈ３ｎ＋１ｃｓ
ｏｆ Ｓｅ＋ｍ１ｃｏｎｄｕｃｔｏｒ Ｄｅｒｉｃ
ｓｓＪ ５ｅｃｏｎｄ ｅｄｉｔｉｏｎ Ｓ
。
Ｍ、 Ｓｚ＋＋ Ｊｏｈｎ Ｗｉｌｅｙ＆５ｏｎｓ）参
照、）ここで、χ。
照、）ここで、χ。
は基板半導体の電子親和力、Ｔ、は基板半導体のフェル
ミレベルと真性フェルミレベルの差、Ｃ８は基板半導体
の誘電率、９は素電荷、Ｎ１は基板半導体中の不純物濃
度、Ｃτはゲート絶縁膜容量である。
ミレベルと真性フェルミレベルの差、Ｃ８は基板半導体
の誘電率、９は素電荷、Ｎ１は基板半導体中の不純物濃
度、Ｃτはゲート絶縁膜容量である。
第９図（２）の場合良好なＶ。−Ｌａｆｆ特性が得にく
い理由は（１）式で説明できる。すなわち、この場合従
来構造（１）とＶｔｋをそろえる場合φｍ増加分をＮ、
の減少で補償しなけりばならず。
い理由は（１）式で説明できる。すなわち、この場合従
来構造（１）とＶｔｋをそろえる場合φｍ増加分をＮ、
の減少で補償しなけりばならず。
このためドレーン近傍の空乏層が広がり短チヤネル効果
（短チャネルＭ工Ｓトランジスタのｖ０低下）が発生し
やすくなるからである６ｎチャネルＭ工Ｓトランジスタ
においてｎ０多結晶シリコンよりφｍの大きな材料をゲ
ートに用いる場合（例えばＷ、Ｍｏ、Ａｕ＋ Ｐｔ、Ｐ
ｂ、Ｈｇ、Ｓｎ。
（短チャネルＭ工Ｓトランジスタのｖ０低下）が発生し
やすくなるからである６ｎチャネルＭ工Ｓトランジスタ
においてｎ０多結晶シリコンよりφｍの大きな材料をゲ
ートに用いる場合（例えばＷ、Ｍｏ、Ａｕ＋ Ｐｔ、Ｐ
ｂ、Ｈｇ、Ｓｎ。
Ａｇ等）、良好なりｔ＆−Ｌａｆｆ特性を得るためには
。
。
本発明が極めて有効である。もちろん、ｎ４多結晶シリ
コンあるいはそれよりφｍの小さな材料をゲートに用い
る場合１本発明を適用することによって一層良いＶ。−
Ｌａｆｆ特性が得られることは言うまでもない。
コンあるいはそれよりφｍの小さな材料をゲートに用い
る場合１本発明を適用することによって一層良いＶ。−
Ｌａｆｆ特性が得られることは言うまでもない。
第１０図はｎ型基板上に形成したＭＩＳ構造バンド構造
を示している。これはＰチャネルＭＩＳトランジスタに
対応する構造である。９７は基板半導体のフェルミレベ
ル、９８はｐ０多結晶シリコンのφｍ、９９は比較的小
さなφｍを持つ材料（例えばＷ等）をゲートに用いた場
合のφｍの例である。第１０図の場合（１）は比較的良
好なＶ、、−Ｌａｆｆ特性が得やすいが、（２）の場合
にはｎチャネル間工Ｓトランジスタと同様の理由により
Ｖ。−Ｌａｆｆ特性が劣化する。しかしながら、後者の
場合には、基板表面にｐ型不純物ピークを、さらに、こ
れにより基板内部側にｎ型不純物ピークを持つ様に不純
物分布を改良することによってるん 、＋多結晶シリコ
ン、あるいはこれよりもφｍの大きな材料をゲートに用
いたＭＩＳトランジスタの場合にも、本発明を適用する
ことによって一層良好なＶ。−Ｌａｆｆ特性が得られる
ことは言うまでもない。
を示している。これはＰチャネルＭＩＳトランジスタに
対応する構造である。９７は基板半導体のフェルミレベ
ル、９８はｐ０多結晶シリコンのφｍ、９９は比較的小
さなφｍを持つ材料（例えばＷ等）をゲートに用いた場
合のφｍの例である。第１０図の場合（１）は比較的良
好なＶ、、−Ｌａｆｆ特性が得やすいが、（２）の場合
にはｎチャネル間工Ｓトランジスタと同様の理由により
Ｖ。−Ｌａｆｆ特性が劣化する。しかしながら、後者の
場合には、基板表面にｐ型不純物ピークを、さらに、こ
れにより基板内部側にｎ型不純物ピークを持つ様に不純
物分布を改良することによってるん 、＋多結晶シリコ
ン、あるいはこれよりもφｍの大きな材料をゲートに用
いたＭＩＳトランジスタの場合にも、本発明を適用する
ことによって一層良好なＶ。−Ｌａｆｆ特性が得られる
ことは言うまでもない。
本発明を用いると、低ｖ、ｈかつ短チヤネル効果の少な
いＭ工Ｓトランジスタを提供できる。しかも、ゲートに
用いる材料の仕事関数、φｍによらず、ＭＩＳトランジ
スタの’Ｊ 、 、 −Ｌａｆｆ特性を自由に調整でき
る。従って、本発明により抵抗が非常に小さな高融点金
属をゲート電極に用いた高速高集積ＭＩＳトランジスタ
が実現できる。
いＭ工Ｓトランジスタを提供できる。しかも、ゲートに
用いる材料の仕事関数、φｍによらず、ＭＩＳトランジ
スタの’Ｊ 、 、 −Ｌａｆｆ特性を自由に調整でき
る。従って、本発明により抵抗が非常に小さな高融点金
属をゲート電極に用いた高速高集積ＭＩＳトランジスタ
が実現できる。
なお、本発明は実施例で述べた内容に限定されることな
く、高融点金属をゲート電極とする相補形ＭＯ５（０Ｍ
Ｏ５）にも適用できる。さらに、高融点金属のシリサイ
ドをゲート電極に用いることも可能である。
く、高融点金属をゲート電極とする相補形ＭＯ５（０Ｍ
Ｏ５）にも適用できる。さらに、高融点金属のシリサイ
ドをゲート電極に用いることも可能である。
第１図はＷグー８Ｍ工Ｓトランジスタの製造プロセス、
第２図（ａ）及び第２図（ｂ）は半導体基板表面の不純
物分布、第３図はＷグー８Ｍ工ＳトランジスタのＶ、＆
−Ｌｅｆｆ特性、第４図（ａ）及び第４図（ｂ）は半導
体基板表面の不純物分布、実施したＭ工Ｓトランジスン
ー面図、第９図及び第１０図はＭＩＳ構造のバンド構造
を示す図である。 １１・・・ｐ型シリコン基板、１２・・・酸化シリコン
膜、１３・・・リン（Ｐ）打ち込み、１４・・・打ち込
まれたＰ、１５・・・ボロン（Ｂ）打ち込み、１６・・
・打ち込まれたＢ、１７・・・タングステン（Ｗ）ゲー
ト、１８・・・ｎ９拡散層、２１・・・ｐ型ウェルの８
分布。 ２２−・・Ｐの分布、２３・・・８分布、３１・・・従
来構造ＭＩＳトランジスタのＶ ｔ ｈ −Ｌａｆｆ特
性、３２−・・従来構造の基板表面にＰを打ち込んだＭ
工ＳトランジスタのＶｔｂ−Ｌａｆｆ特性、３３・・・
本発明を適用したＭ工ＳトランジスタのＶｔｂ Ｌａ
ｆｆ特性、４１・・・２分布、４２・・・８分布、４３
・・−ヒ素（Ａｓ＋）分布、４４・・・８分布、５１・
・・第４．１図の不純物分布を持つＭＩＳトランジスタ
のＶ。−Ｌａｆｆ特性、５２・・・第４゜２図の不純物
分布を持つＭ工ＳトランジスタのＶｔＴｈ−Ｌａｆｆ特
性、６１・・・Ｐ型半導体基板、６２・・・ゲート、６
３・・・絶縁膜、６４・・・ｎ０拡散層、６５・・・ｎ
型不純物層、６６・・・ｐ型不純物層、７１・・・ｎ−
拡散層、９１・・・基板半導体のコンダクションバンド
エツジ、９２・・・バレンスパントエツジ。 ９３・・・ｐ型基板半導体のフェルミレベル、９４・・
・真空レベル、９５・・・ｎ９多結晶シリコンの仕事関
数φｍ、９６・・・Ｗのφｍ、９７・・・ｎ型基板半導
体のフェルミレベル、９８・・・ｐ０多結晶シリコンの
φ□、９９・・・Ｗのφ’Ｔｒｉｍ 葛 １ 口 Ｊｍ↓↓↓目ロＩヒ″ ＹＪｚ 口 （幻 ＋７７．２ Ｊ、４ 濯１ （〕χ袢ｔノ （ｂ） ５采１ （７区代） ′ｆＪ３ 国 ￥：Ｊ ４ 日 （Ｌ） （ｂ） 冨 ５ 凹 Ｌｅｄ（（ガ″２ 第 ｔ 図 第 ７ 口 第 ６ 口
第２図（ａ）及び第２図（ｂ）は半導体基板表面の不純
物分布、第３図はＷグー８Ｍ工ＳトランジスタのＶ、＆
−Ｌｅｆｆ特性、第４図（ａ）及び第４図（ｂ）は半導
体基板表面の不純物分布、実施したＭ工Ｓトランジスン
ー面図、第９図及び第１０図はＭＩＳ構造のバンド構造
を示す図である。 １１・・・ｐ型シリコン基板、１２・・・酸化シリコン
膜、１３・・・リン（Ｐ）打ち込み、１４・・・打ち込
まれたＰ、１５・・・ボロン（Ｂ）打ち込み、１６・・
・打ち込まれたＢ、１７・・・タングステン（Ｗ）ゲー
ト、１８・・・ｎ９拡散層、２１・・・ｐ型ウェルの８
分布。 ２２−・・Ｐの分布、２３・・・８分布、３１・・・従
来構造ＭＩＳトランジスタのＶ ｔ ｈ −Ｌａｆｆ特
性、３２−・・従来構造の基板表面にＰを打ち込んだＭ
工ＳトランジスタのＶｔｂ−Ｌａｆｆ特性、３３・・・
本発明を適用したＭ工ＳトランジスタのＶｔｂ Ｌａ
ｆｆ特性、４１・・・２分布、４２・・・８分布、４３
・・−ヒ素（Ａｓ＋）分布、４４・・・８分布、５１・
・・第４．１図の不純物分布を持つＭＩＳトランジスタ
のＶ。−Ｌａｆｆ特性、５２・・・第４゜２図の不純物
分布を持つＭ工ＳトランジスタのＶｔＴｈ−Ｌａｆｆ特
性、６１・・・Ｐ型半導体基板、６２・・・ゲート、６
３・・・絶縁膜、６４・・・ｎ０拡散層、６５・・・ｎ
型不純物層、６６・・・ｐ型不純物層、７１・・・ｎ−
拡散層、９１・・・基板半導体のコンダクションバンド
エツジ、９２・・・バレンスパントエツジ。 ９３・・・ｐ型基板半導体のフェルミレベル、９４・・
・真空レベル、９５・・・ｎ９多結晶シリコンの仕事関
数φｍ、９６・・・Ｗのφｍ、９７・・・ｎ型基板半導
体のフェルミレベル、９８・・・ｐ０多結晶シリコンの
φ□、９９・・・Ｗのφ’Ｔｒｉｍ 葛 １ 口 Ｊｍ↓↓↓目ロＩヒ″ ＹＪｚ 口 （幻 ＋７７．２ Ｊ、４ 濯１ （〕χ袢ｔノ （ｂ） ５采１ （７区代） ′ｆＪ３ 国 ￥：Ｊ ４ 日 （Ｌ） （ｂ） 冨 ５ 凹 Ｌｅｄ（（ガ″２ 第 ｔ 図 第 ７ 口 第 ６ 口
Claims (1)
- 【特許請求の範囲】 １、第１導電型不純物を含む半導体基板上に、絶縁膜、
ゲート電極を有するＭＩＳ型トランジスタにおいて、上
記絶縁膜下に半導体基板不純物と反対導電型の不純物の
第１の領域を有し、該第１の領域の下に第１導電型の不
純物からなる第２の領域を有し、かつ該第２の領域の不
純物濃度が第１の領域の不純物の濃度より高いことを特
徴とするＭＩＳ型半導体装置。 ２、上記ゲート電極は、高融点金属又はそのシリサイド
からなることを特徴とする特許請求の範囲第１項記載の
ＭＩＳ型半導体装置。 ３、上記ゲート電極は少なくともモリブデン（Ｍｏ）又
はタングステン（Ｗ）を含むことを特徴とする特許請求
の範囲第１項記載のＭＩＳ型半導体装置。 ４、上記ゲート電極は、モリブデン（Ｍｏ）又はタング
ステン（Ｗ）のシリサイド合金からなることを特徴とす
る特許請求の範囲第１項記載のＭＩＳ型半導体装置。 ５、ＭＩＳ型半導体装置の製造方法において、基板表面
に酸化膜を設ける工程、 該酸化膜を介して上記基板と反対導電型の第１の不純物
をイオン打ち込み法により打込む工程、 上記酸化膜を介して、上記基板と同導電型の第２の不純
物をイオン打ち込み法により上記第１の不純物より深く
打ち込む工程、 少なくともタングステン（Ｗ）又はモリブデン（Ｍｏ）
を含むゲート電極を形成する工程、ソース及びドレイン
領域を形成する工程を含むことを特徴とするＭＩＳ型半
導体装置の製造方法。 ６、上記第１の不純物はリン（Ｐ）で、打ち込み条件は
５０ＫｅＶ、０．５×１０＾１＾２個／ｃｍ＾２であり
、上記第２の不純物はボロン（Ｂ）で、打込条件は５０
ＫｅＶ、１．５×１０＾１＾２個／ｃｍ＾２であること
を特徴とする特許請求の範囲第５項記載のＭＩＳ型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078345A JPH0824181B2 (ja) | 1985-04-15 | 1985-04-15 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078345A JPH0824181B2 (ja) | 1985-04-15 | 1985-04-15 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237469A true JPS61237469A (ja) | 1986-10-22 |
| JPH0824181B2 JPH0824181B2 (ja) | 1996-03-06 |
Family
ID=13659399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078345A Expired - Fee Related JPH0824181B2 (ja) | 1985-04-15 | 1985-04-15 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824181B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
| JPS58157169A (ja) * | 1982-03-15 | 1983-09-19 | Sharp Corp | 半導体装置 |
| JPS5961070A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 絶縁ゲ−ト型電界効果半導体装置 |
-
1985
- 1985-04-15 JP JP60078345A patent/JPH0824181B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
| JPS58157169A (ja) * | 1982-03-15 | 1983-09-19 | Sharp Corp | 半導体装置 |
| JPS5961070A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 絶縁ゲ−ト型電界効果半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824181B2 (ja) | 1996-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7804110B2 (en) | Field effect transistor with a heterostructure | |
| KR900004179B1 (ko) | 절연 게이트형 전계효과 트랜지스터 | |
| KR950002276B1 (ko) | 고도로 집적된 회로의 제조공정 | |
| KR20050032536A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2000077541A (ja) | 半導体装置の製造方法 | |
| JPS61295671A (ja) | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 | |
| US7098516B2 (en) | Refractory metal-based electrodes for work function setting in semiconductor devices | |
| US8748991B2 (en) | Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices | |
| JPS6124833B2 (ja) | ||
| JPH10303315A (ja) | 半導体装置の製造方法 | |
| US6617214B2 (en) | Integrated circuit structure and method therefore | |
| JPS61237469A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPS60247974A (ja) | 半導体装置 | |
| JPH05235335A (ja) | 半導体装置 | |
| JPS6097663A (ja) | 集積回路 | |
| US6740912B1 (en) | Semiconductor device free of LLD regions | |
| JP2845899B2 (ja) | 半導体集積回路装置の製造方法 | |
| US7566604B2 (en) | Method of fabricating a dual-gate structure that prevents cut-through and lowered mobility | |
| JPH0612826B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH02305443A (ja) | 半導体装置の製造方法 | |
| JP2880712B2 (ja) | 半導体装置 | |
| JP3472283B2 (ja) | 電界効果トランジスタ | |
| JPS6161465A (ja) | Ｍｏｓ形電界効果トランジスタおよびその製造方法 | |
| JPS5868979A (ja) | 半導体装置 | |
| US6274915B1 (en) | Method of improving MOS device performance by controlling degree of depletion in the gate electrode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |