JPH0824181B2 - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPH0824181B2 JPH0824181B2 JP60078345A JP7834585A JPH0824181B2 JP H0824181 B2 JPH0824181 B2 JP H0824181B2 JP 60078345 A JP60078345 A JP 60078345A JP 7834585 A JP7834585 A JP 7834585A JP H0824181 B2 JPH0824181 B2 JP H0824181B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はMIS型半導体装置に係り、特にタングステン
やモリブデン等の高融点金属をゲートに用いた場合に低
しきい電圧、かつ短チャネル効果を減らすことのできる
基板内不純物構造及びその製造方法に関する。
やモリブデン等の高融点金属をゲートに用いた場合に低
しきい電圧、かつ短チャネル効果を減らすことのできる
基板内不純物構造及びその製造方法に関する。
一般に高融点金属は、従来のゲート材料、n+多結晶シ
リコンに比べ仕事関数が大きい。このため、これをｎチ
ヤネルMISトランジスタに用いると、 しきい電圧（以下Vth）が高くなりすぎる、Vth適
正化のため基板不純物濃度を調整（低減）すると、弊害
として短チヤネル効果が顕著になる、等の問題点があつ
た。実際に久米他「VLSの為のタングステンゲートMOSFE
Tの特性」エクステンデイツト アブストラクツ オブ
ザ 15th コンフアレンス オン ソリツド ステート
デバイシーズアンド マテリアルズ，東京1983年第22
1頁（“Characteristics of Tungsten Gate MOSFETs fo
r VLSIs",H.Kume et al.Extended Abstracts of the 15
th Conterence on Solid State Devices and Material
s,Tokyo,1983,pp221）では、タングステンを使用したた
めの問題が起ると記載されている。
リコンに比べ仕事関数が大きい。このため、これをｎチ
ヤネルMISトランジスタに用いると、 しきい電圧（以下Vth）が高くなりすぎる、Vth適
正化のため基板不純物濃度を調整（低減）すると、弊害
として短チヤネル効果が顕著になる、等の問題点があつ
た。実際に久米他「VLSの為のタングステンゲートMOSFE
Tの特性」エクステンデイツト アブストラクツ オブ
ザ 15th コンフアレンス オン ソリツド ステート
デバイシーズアンド マテリアルズ，東京1983年第22
1頁（“Characteristics of Tungsten Gate MOSFETs fo
r VLSIs",H.Kume et al.Extended Abstracts of the 15
th Conterence on Solid State Devices and Material
s,Tokyo,1983,pp221）では、タングステンを使用したた
めの問題が起ると記載されている。
本発明の目的は、ゲートに用いる材料の仕事関数φｍ
によらず、MISトランジスタのVth−Leff特性を自由に調
整できる半導体装置及びその製造方法を提供することに
ある。
によらず、MISトランジスタのVth−Leff特性を自由に調
整できる半導体装置及びその製造方法を提供することに
ある。
上記目的を達成するため、本発明では、第１導電型の
半導体領域表面上のゲート絶縁膜直下に、第１導電型と
反対導電型の第２導電型の第１の領域と、該第１の領域
下の第１導電型の第２の領域とを有するMIS型トランジ
スタにおいて、上記第２の領域の不純物ピーク濃度を上
記第１の領域の不純物ピーク濃度より高くした。
半導体領域表面上のゲート絶縁膜直下に、第１導電型と
反対導電型の第２導電型の第１の領域と、該第１の領域
下の第１導電型の第２の領域とを有するMIS型トランジ
スタにおいて、上記第２の領域の不純物ピーク濃度を上
記第１の領域の不純物ピーク濃度より高くした。
以下、本発明の一実施例を第１〜３図により説明す
る。
る。
第１図はタングステン（以下Ｗと略す。）をゲート材
料とするｎチヤネルMIS（Metal Insnlator Semiconduct
or）トランジスタの形成工程のうち、本発明に関係する
工程を抽出したものである。すなわちｐ型Si基板11上に
厚いフイールド酸化膜を形成後、トランジスタとなる領
域上に例えば５〜50nmの薄い酸化シリコン膜12を形成し
た図が第１図（１）である。以下第１図（２）では、リ
ン（Ｐ）13をイオン打ち込み法（例えばその条件は50Ke
V,0.5×1012個cm-2）で打ち込み領域14を形成、次に第
１図（３）でボロン（Ｂ）15を同じくイオン打ち込み法
（例えばその条件は50KeV,1.5×1012個cm-2）で打ち込
み領域16を形成し、Si基板内部に所望の不純物を導入す
る。その後第１図（４）でW17を堆積及び加工し、第１
図（５）でソース及びドレーンとなるn+拡散層18を形成
する。
料とするｎチヤネルMIS（Metal Insnlator Semiconduct
or）トランジスタの形成工程のうち、本発明に関係する
工程を抽出したものである。すなわちｐ型Si基板11上に
厚いフイールド酸化膜を形成後、トランジスタとなる領
域上に例えば５〜50nmの薄い酸化シリコン膜12を形成し
た図が第１図（１）である。以下第１図（２）では、リ
ン（Ｐ）13をイオン打ち込み法（例えばその条件は50Ke
V,0.5×1012個cm-2）で打ち込み領域14を形成、次に第
１図（３）でボロン（Ｂ）15を同じくイオン打ち込み法
（例えばその条件は50KeV,1.5×1012個cm-2）で打ち込
み領域16を形成し、Si基板内部に所望の不純物を導入す
る。その後第１図（４）でW17を堆積及び加工し、第１
図（５）でソース及びドレーンとなるn+拡散層18を形成
する。
以上の工程によつて形成されたMISトランジスタのゲ
ート直下のSi基板内不純物分布を第２図（ａ）及び第２
図（ｂ）に示す。第２図（ａ）はＰ（リン）打ち込み及
びＢ（ボロン）打ち込みを行わない場合（従来）の不純
物分布を示す。破線21はＢの不純物分布を示す。一方、
第２図（ｂ）は上記工程で形成した場合の不純物分布を
示す。実線22はP,破線23はＢの不純物分布を示す。本構
造の特徴は（１）Ｐ濃度ピーク位置に比べてＢ濃度ピー
ク位置が深いこと、及び（２）Ｐドーズ量（0.5×1012
個cm-2）に比べてＢドーズ量（1.5×1012cm-2）が多い
ことである。
ート直下のSi基板内不純物分布を第２図（ａ）及び第２
図（ｂ）に示す。第２図（ａ）はＰ（リン）打ち込み及
びＢ（ボロン）打ち込みを行わない場合（従来）の不純
物分布を示す。破線21はＢの不純物分布を示す。一方、
第２図（ｂ）は上記工程で形成した場合の不純物分布を
示す。実線22はP,破線23はＢの不純物分布を示す。本構
造の特徴は（１）Ｐ濃度ピーク位置に比べてＢ濃度ピー
ク位置が深いこと、及び（２）Ｐドーズ量（0.5×1012
個cm-2）に比べてＢドーズ量（1.5×1012cm-2）が多い
ことである。
第１図の工程で形成され、第２図（ａ）及び第２図
（ｂ）の不純物分布を持つ、ｎチヤネル型のＷゲートMI
Sトランジスタのしきい電圧一実効チヤンネル長（Vth−
Leff）特性を第３図に示す。本特性はドレーン電圧
（VD）＝5V,基板電圧（VSUB）＝OV,ドレーン電流（Id
s）＝10nAの条件で得られたものである。破線31は第２
図（ａ）の不純物分布、一点鎖線32は第２図（ａ）の不
純物分布のＢ（21）に第２図（ｂ）のＰ（22）を合わせ
た分布（すなわち、ｐ型Si基板にＰをイオン打ち込みし
たもの）実線33は第２図（ｂ）の不純物分布を有するMI
SトランジスタのVth−Leff特性である。特性33は従来構
造のＷゲートMOSトランジスタのVth−Leff特性31に比
べ、長チヤネル領域のVthを変えることなく、短チヤネ
ル効果（短チヤネル領域でVthが低下する現象）が改善
できている。また第３図より、特性32に示されているよ
うに基板表面を単にｎ型にした構造の場合、Vthが低下
するだけでなく、短チヤネル効果もまた劣化しているこ
とがわかる。従つて、Ｗゲートの場合良好なVth−Leff
特性を得るには、第２図（ｂ）に示す型の不純物構造、
つまり、表面にｎ型不純物ピーク、Si基板内部にｐ型不
純物ピークを持つこと、さらには、ｎ型不純物のドーズ
量よりｐ型不純物ドーズ量が多いことが必要である。
（ｂ）の不純物分布を持つ、ｎチヤネル型のＷゲートMI
Sトランジスタのしきい電圧一実効チヤンネル長（Vth−
Leff）特性を第３図に示す。本特性はドレーン電圧
（VD）＝5V,基板電圧（VSUB）＝OV,ドレーン電流（Id
s）＝10nAの条件で得られたものである。破線31は第２
図（ａ）の不純物分布、一点鎖線32は第２図（ａ）の不
純物分布のＢ（21）に第２図（ｂ）のＰ（22）を合わせ
た分布（すなわち、ｐ型Si基板にＰをイオン打ち込みし
たもの）実線33は第２図（ｂ）の不純物分布を有するMI
SトランジスタのVth−Leff特性である。特性33は従来構
造のＷゲートMOSトランジスタのVth−Leff特性31に比
べ、長チヤネル領域のVthを変えることなく、短チヤネ
ル効果（短チヤネル領域でVthが低下する現象）が改善
できている。また第３図より、特性32に示されているよ
うに基板表面を単にｎ型にした構造の場合、Vthが低下
するだけでなく、短チヤネル効果もまた劣化しているこ
とがわかる。従つて、Ｗゲートの場合良好なVth−Leff
特性を得るには、第２図（ｂ）に示す型の不純物構造、
つまり、表面にｎ型不純物ピーク、Si基板内部にｐ型不
純物ピークを持つこと、さらには、ｎ型不純物のドーズ
量よりｐ型不純物ドーズ量が多いことが必要である。
次に、より低いVthかつ良好なVth−Leff特性を示す不
純物構造例を示す。
純物構造例を示す。
第４図（ａ）及び第４図（ｂ）は第１図と同様の製造
工程で形成したＷゲートｎチヤネルMISトランジスタの
ゲート直下の不純物分布を示す。第４図（ａ）は基板表
面にＰをイオン打ち込み（例えばその条件は50KeV,1.0
×1012個cm-2）し、Ｐ濃度ピーク位置より深部にＢをイ
オン打ち込み（例えばその条件は50KeV,2.5×1012個cm
-2）し、アニールした後の不純物分布を示している。第
４図（ｂ）は基板表面に砒素（As）をイオン打ち込み
（例えばその条件は50KeV,1.0×1012個cm-2）し、As濃
度ピーク位置より深部にＢをイオン打ち込み（例えばそ
の条件は50KeV,3.5×1012個cm-2）し、アニールした後
の不純物分布を示している。これら第４図（ａ），第４
図（ｂ）の不純物分布を持つＷゲートｎチヤネルMOSト
ランジスタのVth−Leff特性を第５図に示す。図中、51
は第４図（ａ）の、52は第４図（ｂ）の不純物分布を持
つトランジスタの特性を示す。本特性はVD＝5V,VSUB＝O
V,Ids＝10nAの条件で得られたものである。基板表面にA
sをイオン打ち込みした52の特性の方が、（１）低Vth、
かつ（２）良好なVth−Leff特性（短チヤネル領域のVth
低下が少ない）を示すことがわかる。
工程で形成したＷゲートｎチヤネルMISトランジスタの
ゲート直下の不純物分布を示す。第４図（ａ）は基板表
面にＰをイオン打ち込み（例えばその条件は50KeV,1.0
×1012個cm-2）し、Ｐ濃度ピーク位置より深部にＢをイ
オン打ち込み（例えばその条件は50KeV,2.5×1012個cm
-2）し、アニールした後の不純物分布を示している。第
４図（ｂ）は基板表面に砒素（As）をイオン打ち込み
（例えばその条件は50KeV,1.0×1012個cm-2）し、As濃
度ピーク位置より深部にＢをイオン打ち込み（例えばそ
の条件は50KeV,3.5×1012個cm-2）し、アニールした後
の不純物分布を示している。これら第４図（ａ），第４
図（ｂ）の不純物分布を持つＷゲートｎチヤネルMOSト
ランジスタのVth−Leff特性を第５図に示す。図中、51
は第４図（ａ）の、52は第４図（ｂ）の不純物分布を持
つトランジスタの特性を示す。本特性はVD＝5V,VSUB＝O
V,Ids＝10nAの条件で得られたものである。基板表面にA
sをイオン打ち込みした52の特性の方が、（１）低Vth、
かつ（２）良好なVth−Leff特性（短チヤネル領域のVth
低下が少ない）を示すことがわかる。
以上のことより、Ｗをゲート材料に用いたｎチヤネル
MISトランジスタの場合、基板内部の不純物構造を第２
図（ｂ）、第４図（ａ）あるいは第４図（ｂ）に示すよ
うに表面にｎ型不純物ピーク、基板内部にｐ型不純物ピ
ークを持つ構造とすることによつて、従来の不純物構造
（例えば第２図（ａ））より良好なVth−Leff特性（低V
thかつ短チヤネル効果の少ない特性）を得られることが
わかつた。
MISトランジスタの場合、基板内部の不純物構造を第２
図（ｂ）、第４図（ａ）あるいは第４図（ｂ）に示すよ
うに表面にｎ型不純物ピーク、基板内部にｐ型不純物ピ
ークを持つ構造とすることによつて、従来の不純物構造
（例えば第２図（ａ））より良好なVth−Leff特性（低V
thかつ短チヤネル効果の少ない特性）を得られることが
わかつた。
良好なVth−Leff特性を得られる不純物構造例を第６
図に示す。第６図（１），（２），（３）はｐ型Si基板
61上にＷゲート62、絶縁膜63、n+拡散層64を持つｎチヤ
ネルMIS型トランジスタを示し、ゲート直下の半導体表
面にｎ型不純物層65、基板内部に基板半導体より高濃度
のｐ型不純物層66を持つている。第６図（１），
（２），（３）のいずれも従来構造よりも良好なVth−L
eff特性を示す。
図に示す。第６図（１），（２），（３）はｐ型Si基板
61上にＷゲート62、絶縁膜63、n+拡散層64を持つｎチヤ
ネルMIS型トランジスタを示し、ゲート直下の半導体表
面にｎ型不純物層65、基板内部に基板半導体より高濃度
のｐ型不純物層66を持つている。第６図（１），
（２），（３）のいずれも従来構造よりも良好なVth−L
eff特性を示す。
これら第６図（１），（２），（３）は、第７図
（１），（２），（３）あるいは第８図（１），
（２），（３）の様なソース，ドレーン拡散層を持つMI
S型トランジスタに適用しても、良好なVth−Leff特性が
得られることは言うまでもない。第７図及び第８図にお
いて71は低濃度のｎ型不純物層である。
（１），（２），（３）あるいは第８図（１），
（２），（３）の様なソース，ドレーン拡散層を持つMI
S型トランジスタに適用しても、良好なVth−Leff特性が
得られることは言うまでもない。第７図及び第８図にお
いて71は低濃度のｎ型不純物層である。
以上述べてきた実施例はＷゲートｎチヤネルMISトラ
ンジスタに関するものであるが、他のゲート材料を用い
た場合及びｐチヤネルMISトランジスタにも応用が可能
である。以下応用例の説明を行う。
ンジスタに関するものであるが、他のゲート材料を用い
た場合及びｐチヤネルMISトランジスタにも応用が可能
である。以下応用例の説明を行う。
本発明の各実施例の特徴はゲート材料を変え、その仕
事関数、φｍが変つた場合にも、不純物分布を調整する
ことでVthを適正に保ち、かつ短チヤネル効果を減らせ
ることにある。特に本発明は第９図（２）及び第10図
（２）の様なバンド構造を持つMIS系に対して効果が大
きい。
事関数、φｍが変つた場合にも、不純物分布を調整する
ことでVthを適正に保ち、かつ短チヤネル効果を減らせ
ることにある。特に本発明は第９図（２）及び第10図
（２）の様なバンド構造を持つMIS系に対して効果が大
きい。
第９図は、ｐ型半導体基板（コンダクシヨンバンドエ
ツジ91,バレンスバンドエツジ92及びフエルミレベル93
を持つ）上に形成されたMISのバンド構造を示してい
る。（１）は従来のn+多結晶シリコンをゲートに用いて
いる場合（94は真空レベル,95はn+多結晶シリコンのφ
ｍ），（２）はＷのようにn+多結晶シリコンより大きな
φｍを持つ材料をゲートに用いている場合を示してい
る。（２）の場合、（１）に比べ良好なVth−Leff特性
が得にくい。
ツジ91,バレンスバンドエツジ92及びフエルミレベル93
を持つ）上に形成されたMISのバンド構造を示してい
る。（１）は従来のn+多結晶シリコンをゲートに用いて
いる場合（94は真空レベル,95はn+多結晶シリコンのφ
ｍ），（２）はＷのようにn+多結晶シリコンより大きな
φｍを持つ材料をゲートに用いている場合を示してい
る。（２）の場合、（１）に比べ良好なVth−Leff特性
が得にくい。
ここでVthは次の様に表わすことができる。
（例えば、「半導体装置の物性」第２版エス・エム・
SZe ジヨン ウイレイ アンド ソンズ（「Physics of
Semiconductor Derices」second edition S.M.SZe Joh
n Wiley＆Sons）参照。）ここで、χＳは基板半導体の
電子親和力、ψＢは基板半導体のフエルミレベルと真性
フエルミレベルの差、εＳは基板半導体の誘電率、ｑは
素電荷、NAは基板半導体中の不純物濃度、Ｃτはゲート
絶縁膜容量である。
SZe ジヨン ウイレイ アンド ソンズ（「Physics of
Semiconductor Derices」second edition S.M.SZe Joh
n Wiley＆Sons）参照。）ここで、χＳは基板半導体の
電子親和力、ψＢは基板半導体のフエルミレベルと真性
フエルミレベルの差、εＳは基板半導体の誘電率、ｑは
素電荷、NAは基板半導体中の不純物濃度、Ｃτはゲート
絶縁膜容量である。
第９図（２）の場合良好なVth−Leff特性が得にくい
理由は（１）式で説明できる。すなわち、この場合従来
構造（１）とVthをそろえる場合φｍ増加分をNAの減少
で補償しなけりばならず、このためドレーン近傍の空乏
層が広がり短チヤネル効果（短チヤネルMISトランジス
タのVth低下）が発生しやすくなるからである。ｎチヤ
ネルMISトランジスタにおいてn+多結晶シリコンよりφ
ｍの大きな材料をゲートに用いる場合（例えばW,Mo,Au,
Pt,Pb,Hg,Sn,Ag等）、良好なVth−Leff特性を得るため
には、本発明が極めて有効である。もちろん、n+多結晶
シリコンあるいはそれよりφｍの小さな材料をゲートに
用いる場合、本発明を適用することによつて一層良いV
th−Leff特性が得られることは言うまでもない。
理由は（１）式で説明できる。すなわち、この場合従来
構造（１）とVthをそろえる場合φｍ増加分をNAの減少
で補償しなけりばならず、このためドレーン近傍の空乏
層が広がり短チヤネル効果（短チヤネルMISトランジス
タのVth低下）が発生しやすくなるからである。ｎチヤ
ネルMISトランジスタにおいてn+多結晶シリコンよりφ
ｍの大きな材料をゲートに用いる場合（例えばW,Mo,Au,
Pt,Pb,Hg,Sn,Ag等）、良好なVth−Leff特性を得るため
には、本発明が極めて有効である。もちろん、n+多結晶
シリコンあるいはそれよりφｍの小さな材料をゲートに
用いる場合、本発明を適用することによつて一層良いV
th−Leff特性が得られることは言うまでもない。
第10図はｎ型基板上に形成したMIS構造バンド構造を
示している。これはｐチヤネルMISトランジスタに対応
する構造である。97は基板半導体のフエルミレベル、98
はp+多結晶シリコンのφｍ、99は比較的小さなφｍを持
つ材料（例えばＷ等）をゲートに用いた場合のφｍの例
である。第10図の場合（１）は比較的良好なVth−Leff
特性が得やすいが、（２）の場合にはｎチヤネルMISト
ランジスタと同様の理由によりVth−Leff特性が劣化す
る。しかしながら、後者の場合には、基板表面にｐ型不
純物ピークを、さらに、これにより基板内部側にｎ型不
純物ピークを持つ様に不純物分布を改良することによつ
てVth−Leff特性を改善することが可能である。もちろ
ん、p+多結晶シリコン、あるいはこれよりもφｍの大き
な材料をゲートに用いたMISトランジスタの場合にも、
本発明を適用することによつて一層良好なVth−Leff特
性が得られることは言うまでもない。
示している。これはｐチヤネルMISトランジスタに対応
する構造である。97は基板半導体のフエルミレベル、98
はp+多結晶シリコンのφｍ、99は比較的小さなφｍを持
つ材料（例えばＷ等）をゲートに用いた場合のφｍの例
である。第10図の場合（１）は比較的良好なVth−Leff
特性が得やすいが、（２）の場合にはｎチヤネルMISト
ランジスタと同様の理由によりVth−Leff特性が劣化す
る。しかしながら、後者の場合には、基板表面にｐ型不
純物ピークを、さらに、これにより基板内部側にｎ型不
純物ピークを持つ様に不純物分布を改良することによつ
てVth−Leff特性を改善することが可能である。もちろ
ん、p+多結晶シリコン、あるいはこれよりもφｍの大き
な材料をゲートに用いたMISトランジスタの場合にも、
本発明を適用することによつて一層良好なVth−Leff特
性が得られることは言うまでもない。
本発明を用いると、低Vthかつ短チヤネル効果の少な
いMISトランジスタを提供できる。しかも、ゲートに用
いる材料の仕事関数、φｍによらず、MISトランジスタ
のVth−Leff特性を自由に調整できる。従つて、本発明
により抵抗が非常に小さな高融点金属をゲート電極に用
いた高速高集積MISトランジスタが実現できる。
いMISトランジスタを提供できる。しかも、ゲートに用
いる材料の仕事関数、φｍによらず、MISトランジスタ
のVth−Leff特性を自由に調整できる。従つて、本発明
により抵抗が非常に小さな高融点金属をゲート電極に用
いた高速高集積MISトランジスタが実現できる。
なお、本発明は実施例で述べた内容に限定されること
なく、高融点金属をゲート電極とする相補形MOS（CMO
S）にも適用できる。さらに、高融点金属のシリサイド
をゲート電極に用いることも可能である。
なく、高融点金属をゲート電極とする相補形MOS（CMO
S）にも適用できる。さらに、高融点金属のシリサイド
をゲート電極に用いることも可能である。
第１図はＷゲートMISトランジスタの製造プロセス、第
２図（ａ）及び第２図（ｂ）は半導体基板表面の不純物
分布、第３図はＷゲートMISトランジスタのVth−Leff特
性、第４図（ａ）及び第４図（ｂ）は半導体基板表面の
不純物分布、第５図はＷゲートMISトランジスタのVth−
Leff特性図、第６図，第７図及び第８図は本発明を実施
したMISトランジスタの断面図、第９図及び第10図はMIS
構造のバンド構造を示す図である。 11……ｐ型シリコン基板、12……酸化シリコン膜、13…
…リン（Ｐ）打ち込み、14……打ち込まれたＰ、15……
ボロン（Ｂ）打ち込み、16……打ち込まれたＢ、17……
タングステン（Ｗ）ゲート、18……n+拡散層、21……ｐ
型ウエルのＢ分布、22……Ｐの分布、23……Ｂ分布、31
……従来構造MISトランジスタのVth−Leff特性、32……
従来構造の基板表面にＰを打ち込んだMISトランジスタ
のVth−Leff特性、33……本発明を適用したMISトランジ
スタのVth−Leff特性、41……Ｐ分布、42……Ｂ分布、4
3……ヒ素（As）分布、44……Ｂ分布、51……第4.1図の
不純物分布を持つMISトランジスタのVth−Leff特性、52
……第4.2図の不純物分布を持つMISトランジスタのVth
−Leff特性、61……ｐ型半導体基板、62……ゲート、63
……絶縁膜、64……n+拡散層、65……ｎ型不純物層、66
……ｐ型不純物層、71……n-拡散層、91……基板半導体
のコンダクシヨンバンドエツジ、92……バレンスバンド
エツジ、93……ｐ型基板半導体のフエルミレベル、94…
…真空レベル、95……n+多結晶シリコンの仕事関数φ
ｍ、96……Ｗのφｍ、97……ｎ型基板半導体のフエルミ
レベル、98……p+多結晶シリコンのφｍ、99……Ｗのφ
ｍ。
２図（ａ）及び第２図（ｂ）は半導体基板表面の不純物
分布、第３図はＷゲートMISトランジスタのVth−Leff特
性、第４図（ａ）及び第４図（ｂ）は半導体基板表面の
不純物分布、第５図はＷゲートMISトランジスタのVth−
Leff特性図、第６図，第７図及び第８図は本発明を実施
したMISトランジスタの断面図、第９図及び第10図はMIS
構造のバンド構造を示す図である。 11……ｐ型シリコン基板、12……酸化シリコン膜、13…
…リン（Ｐ）打ち込み、14……打ち込まれたＰ、15……
ボロン（Ｂ）打ち込み、16……打ち込まれたＢ、17……
タングステン（Ｗ）ゲート、18……n+拡散層、21……ｐ
型ウエルのＢ分布、22……Ｐの分布、23……Ｂ分布、31
……従来構造MISトランジスタのVth−Leff特性、32……
従来構造の基板表面にＰを打ち込んだMISトランジスタ
のVth−Leff特性、33……本発明を適用したMISトランジ
スタのVth−Leff特性、41……Ｐ分布、42……Ｂ分布、4
3……ヒ素（As）分布、44……Ｂ分布、51……第4.1図の
不純物分布を持つMISトランジスタのVth−Leff特性、52
……第4.2図の不純物分布を持つMISトランジスタのVth
−Leff特性、61……ｐ型半導体基板、62……ゲート、63
……絶縁膜、64……n+拡散層、65……ｎ型不純物層、66
……ｐ型不純物層、71……n-拡散層、91……基板半導体
のコンダクシヨンバンドエツジ、92……バレンスバンド
エツジ、93……ｐ型基板半導体のフエルミレベル、94…
…真空レベル、95……n+多結晶シリコンの仕事関数φ
ｍ、96……Ｗのφｍ、97……ｎ型基板半導体のフエルミ
レベル、98……p+多結晶シリコンのφｍ、99……Ｗのφ
ｍ。
Claims (12)
- 【請求項１】半導体基板内で第１導電型の不純物を含む
半導体領域の表面上に絶縁膜とゲート電極を有するMIS
型トランジスタにおいて、 上記半導体領域の内部の上記絶縁膜直下に上記第１導電
型と反対導電型の第２導電型の第１の領域と、 上記半導体領域の内部の該第１の領域の下に上記第１導
電型の第２の領域とを有し、 上記第２の領域の上記第１導電型の不純物ピーク濃度は
上記第１の領域の上記第２導電型の不純物ピーク濃度よ
り高いことを特徴とするMIS型半導体装置。 - 【請求項２】上記ゲート電極は、高融点金属又はそのシ
リサイドからなることを特徴とする特許請求の範囲第１
項記載のMIS型半導体装置。 - 【請求項３】上記ゲート電極は少なくともモリブデン又
はタングステンを含むことを特徴とする特許請求の範囲
第１項記載のMIS型半導体装置。 - 【請求項４】上記ゲート電極はモリブデン又はタングス
テンのシリサイド合金を含むことを特徴とする特許請求
の範囲第１項記載のMIS型半導体装置。 - 【請求項５】上記第１導電型の不純物を含む半導体領域
を挟むように上記第２導電型のソース領域とドレイン領
域とが形成されてなることを特徴とする特許請求の範囲
第１項から第４項のいずれかに記載のMIS型半導体装
置。 - 【請求項６】上記MIS型トランジスタの実行チャネル長
は１μｍ以下であることを特徴とする特許請求の範囲第
１項から第５項のいずれかに記載のMIS型半導体装置。 - 【請求項７】上記第２導電型の上記第１の領域と上記第
１導電型の上記第２の領域とは１μｍ以下の実行チャネ
ル長の上記MIS型トランジスタの短チャネル効果を軽減
してなることを特徴とする特許請求の範囲第６項記載の
MIS型半導体装置。 - 【請求項８】MIS型半導体装置の製造方法において、 半導体基板内で第１導電型の不純物を含む半導体領域の
表面上に酸化膜を形成する工程、 該酸化膜を介して上記第１導電型と反対導電型の第２導
電型の第１の不純物をイオン打込み法により上記半導体
領域の内部に打ち込む工程、 上記酸化膜を介して上記第１導電型の第２の不純物をイ
オン打込み法により上記第１の不純物よりも多く、か
つ、上記第１の不純物の打込み深さより深く、かつ、上
記第１の不純物のピーク濃度よりも高いピーク濃度を形
成する如く上記半導体領域の内部に打ち込む工程、 ゲート電極を上記酸化膜の上に形成する工程、 ソース領域及びドレイン領域を形成する工程を含むこと
を特徴とするMIS型半導体装置の製造方法。 - 【請求項９】上記ゲート電極はモリブデン又はタングス
テンを含むことを特徴とする特許請求の範囲第８項記載
のMIS型半導体装置。 - 【請求項１０】上記第１の不純物はリン又は砒素であ
り、上記第２の不純物はボロンであることを特徴とする
特許請求の範囲第８項又は第９項のいずれかに記載のMI
S型半導体装置の製造方法。 - 【請求項１１】上記MIS型半導体装置のトランジスタの
実行チャネル長は１μｍ以下であることを特徴とする特
許請求の範囲第８項から第10項のいずれかに記載のMIS
型半導体装置の製造方法。 - 【請求項１２】上記イオン打込みによる上記第２導電型
の上記第１の不純物と上記イオン打込みによる上記第１
導電型の上記第２の不純物は１μｍ以下の実行チャネル
長の上記トランジスタの短チャネル効果を軽減してなる
ことを特徴とする特許請求の範囲第11項記載のMIS型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078345A JPH0824181B2 (ja) | 1985-04-15 | 1985-04-15 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078345A JPH0824181B2 (ja) | 1985-04-15 | 1985-04-15 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237469A JPS61237469A (ja) | 1986-10-22 |
| JPH0824181B2 true JPH0824181B2 (ja) | 1996-03-06 |
Family
ID=13659399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078345A Expired - Fee Related JPH0824181B2 (ja) | 1985-04-15 | 1985-04-15 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824181B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
| JPS58157169A (ja) * | 1982-03-15 | 1983-09-19 | Sharp Corp | 半導体装置 |
| JPS5961070A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 絶縁ゲ−ト型電界効果半導体装置 |
-
1985
- 1985-04-15 JP JP60078345A patent/JPH0824181B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61237469A (ja) | 1986-10-22 |
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|---|---|---|---|
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