JPH0397261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0397261A JPH0397261A JP1232904A JP23290489A JPH0397261A JP H0397261 A JPH0397261 A JP H0397261A JP 1232904 A JP1232904 A JP 1232904A JP 23290489 A JP23290489 A JP 23290489A JP H0397261 A JPH0397261 A JP H0397261A
- Authority
- JP
- Japan
- Prior art keywords
- well
- depth
- thermal diffusion
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims 1
- 239000011347 resin Substances 0.000 abstract description 14
- 229920005989 resin Polymers 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 238000001259 photo etching Methods 0.000 abstract description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 abstract description 7
- 239000001301 oxygen Substances 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 abstract 1
- 230000003213 activating effect Effects 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 5
- -1 boron ions Chemical class 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 150000003017 phosphorus Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置及びその製造方法に係り，とくに
相補型ＭＯＳ集積回路に適用されるウェル及びその形成
方法に関するものである．（従来の技術） 集積回路の微細化が進むにつれて、たとえば、ＤＲＡＭ
のようなメモリは従来の平面構造からたて構造を多く採
用するようになって来ている。したがって，このＤＲＡ
Ｍのようなメモリなどにはトレンチ構造のキャパシタが
良く使われるようになった．しかし、トレンチキャパシ
タをメモリに組み込むには，製造上の色々の問題がある
．たとえば、ウェルが浅いとトレンチ間リークが生ずる
ために，それを抑えるためにウェル領域を深くしなけれ
ばならないなどの問題である。
相補型ＭＯＳ集積回路に適用されるウェル及びその形成
方法に関するものである．（従来の技術） 集積回路の微細化が進むにつれて、たとえば、ＤＲＡＭ
のようなメモリは従来の平面構造からたて構造を多く採
用するようになって来ている。したがって，このＤＲＡ
Ｍのようなメモリなどにはトレンチ構造のキャパシタが
良く使われるようになった．しかし、トレンチキャパシ
タをメモリに組み込むには，製造上の色々の問題がある
．たとえば、ウェルが浅いとトレンチ間リークが生ずる
ために，それを抑えるためにウェル領域を深くしなけれ
ばならないなどの問題である。
従来の相補型ＭＯＳ集積回路（以下、ＣＭＯ ＳＩＣと
略記する）の一般的なツィンウェル（ Ｔ ｗｉｎＷ
ｅ １１ ）形成方法は第３図（ａ）〜（ｆ）に示すと
おりである． ｐ型シリコン基板ｌ（不純物濃度ＩＸＩＯ”〜５×１０
１″ａｍ−”）を酸素雰囲気中で熱酸化することにより
１０００人の第１の酸化膜２を形成する（第３図（ａ）
）。
略記する）の一般的なツィンウェル（ Ｔ ｗｉｎＷ
ｅ １１ ）形成方法は第３図（ａ）〜（ｆ）に示すと
おりである． ｐ型シリコン基板ｌ（不純物濃度ＩＸＩＯ”〜５×１０
１″ａｍ−”）を酸素雰囲気中で熱酸化することにより
１０００人の第１の酸化膜２を形成する（第３図（ａ）
）。
ｐ型ウェルを形成するため、フォトエッチングにより、
ｎ型ウェル形成領域上に感光性樹脂３を．形成する。こ
の感光性樹脂３をマスクにしてホウ素をイオン注入する
。このとき、活性化していないホウ素により、第工のダ
メージ層４ができる（第３図（ｂ））。
ｎ型ウェル形成領域上に感光性樹脂３を．形成する。こ
の感光性樹脂３をマスクにしてホウ素をイオン注入する
。このとき、活性化していないホウ素により、第工のダ
メージ層４ができる（第３図（ｂ））。
つぎに、後のフォトエッチング工程の合せマークを形成
するため感光性樹脂３をマスクにして、フッ化アンモン
液（ＮＨ，Ｆ）にて、 ｐウェル形成領域上の酸化膜２
を除去する。その後感光性樹脂３を除去する（第３図（
Ｃ））。
するため感光性樹脂３をマスクにして、フッ化アンモン
液（ＮＨ，Ｆ）にて、 ｐウェル形成領域上の酸化膜２
を除去する。その後感光性樹脂３を除去する（第３図（
Ｃ））。
フォトエッチング工程の合せマークを形成するため、酸
素雰囲気中で熱拡散することによりｐ型ウェル６を形成
する。このとき、同時に，ｐウェル上に酸化膜５が形成
され、シリコン基板１表面に合せマークとなる酸化膜の
段差が形成される（第３図（ｄ））。
素雰囲気中で熱拡散することによりｐ型ウェル６を形成
する。このとき、同時に，ｐウェル上に酸化膜５が形成
され、シリコン基板１表面に合せマークとなる酸化膜の
段差が形成される（第３図（ｄ））。
次にフォトエッチング工程によりｐ型ウェル領域上に感
光性樹脂７を形戊する．この感光性樹脂７をマスクにし
てリンをイオン注入する。このとき、活性化していない
リンにより第２のダメージ層８ができる（第３図（ｅ）
）． 次に感光性樹脂７を除去した後、不純物の活性化及び希
望とする拡散深さにするため熱拡散を行なってｎウェル
９を形成し，ツィンウェル構或をつくることができる（
第３図（ｆ））。このあと適宜に従来の手法で、この半
導体基板に１−レンチキャパシタなどを形成する． （発明が解決しようとする課題） 以上の従来技術において、第３図ＣＱ”）のようにｐウ
ェル形成領域上のシリコン基板ｌがあらわれている状態
で，酸素雰囲気中で熱拡散すると，酸化誘起積層欠陥（
ＯＳＦ）が発生する。ＯＳＦはリンイオン注入領域より
ホウ素イオン注入領域により発生しやすく、イオン注入
ドーズ量に比例して増加する。また、前述のようにＤＲ
ＡＭでトレンチキャパシタを形成する場合、トレンチー
トレンチ間リークをおさえるため、深いｐウェル領域を
形成する必要がある。深いｐウェルを形成するためには
ホウ素のイオン注入ドーズ量を増やし、さらに、はじめ
にｐウェルを形戊する必要があるため、Ｏ Ｓ Ｆ’は
発生しやすくなる。
光性樹脂７を形戊する．この感光性樹脂７をマスクにし
てリンをイオン注入する。このとき、活性化していない
リンにより第２のダメージ層８ができる（第３図（ｅ）
）． 次に感光性樹脂７を除去した後、不純物の活性化及び希
望とする拡散深さにするため熱拡散を行なってｎウェル
９を形成し，ツィンウェル構或をつくることができる（
第３図（ｆ））。このあと適宜に従来の手法で、この半
導体基板に１−レンチキャパシタなどを形成する． （発明が解決しようとする課題） 以上の従来技術において、第３図ＣＱ”）のようにｐウ
ェル形成領域上のシリコン基板ｌがあらわれている状態
で，酸素雰囲気中で熱拡散すると，酸化誘起積層欠陥（
ＯＳＦ）が発生する。ＯＳＦはリンイオン注入領域より
ホウ素イオン注入領域により発生しやすく、イオン注入
ドーズ量に比例して増加する。また、前述のようにＤＲ
ＡＭでトレンチキャパシタを形成する場合、トレンチー
トレンチ間リークをおさえるため、深いｐウェル領域を
形成する必要がある。深いｐウェルを形成するためには
ホウ素のイオン注入ドーズ量を増やし、さらに、はじめ
にｐウェルを形戊する必要があるため、Ｏ Ｓ Ｆ’は
発生しやすくなる。
また、ツィンウェルを形成するために、二度のフォトエ
ッチング工程が必要なため、工程数が増えるなどの製造
上の問題もある。
ッチング工程が必要なため、工程数が増えるなどの製造
上の問題もある。
本発明は、前記事情に鑑みて発明されたものであり、新
規な構造のツィンウェルと，このツィンウェルの形成に
おいて結晶欠陥の発生をおさえ、かつ製造工程数を減ら
すことによって高信頼性の半導体装置を容易に製造する
方法を提供することを目的とするものである。
規な構造のツィンウェルと，このツィンウェルの形成に
おいて結晶欠陥の発生をおさえ、かつ製造工程数を減ら
すことによって高信頼性の半導体装置を容易に製造する
方法を提供することを目的とするものである。
（課題を解決するための手段）
本発明は、半導体基板全面に形成したこの基板より不純
物濃度の高い第↓のウェルの深さをこの第１のウェル内
の所望の領域に形成した第２のウェルの深さの２倍以上
にすることを特徴とした半導体装置及び半導体基板に酸
化膜を形成してからイオン注入と熱拡散を行なって第１
のウェルを形成する工程と、第２のウェル形成領域にこ
の酸化膜を通してイオン注入を行なう工程と、この第２
のウェル形成領域に形成された酸化膜を除去してから熱
拡散を行なって第２のウェルを形成する工程とを具備し
てなることを特徴とする前記半導体装置の製造方法を提
供するものである。
物濃度の高い第↓のウェルの深さをこの第１のウェル内
の所望の領域に形成した第２のウェルの深さの２倍以上
にすることを特徴とした半導体装置及び半導体基板に酸
化膜を形成してからイオン注入と熱拡散を行なって第１
のウェルを形成する工程と、第２のウェル形成領域にこ
の酸化膜を通してイオン注入を行なう工程と、この第２
のウェル形成領域に形成された酸化膜を除去してから熱
拡散を行なって第２のウェルを形成する工程とを具備し
てなることを特徴とする前記半導体装置の製造方法を提
供するものである。
（作用）
本発明のような構或によって、半導体装置にトレンチキ
ャパシタを適用した際のトレンチ間リークが著しく減少
することができ、また、この半導体装置の製造方法によ
って、ツィンウェル形成時の結晶欠陥の発生を効果的に
抑えることができる， （実施例） この発咀の一実施例の半導体装置は第１図（ｅ）に示さ
れている。
ャパシタを適用した際のトレンチ間リークが著しく減少
することができ、また、この半導体装置の製造方法によ
って、ツィンウェル形成時の結晶欠陥の発生を効果的に
抑えることができる， （実施例） この発咀の一実施例の半導体装置は第１図（ｅ）に示さ
れている。
ｐ型シリコン基板（不純物濃度１〜５Ｘ］．０”ａ１’
″３）には、第１のウェル６ （ｐ型領域、不純物濃度
３ｘｌＯ”ｃｍ−’）と第２のウェル９ （ｎ型領域、
不純物濃度６ Ｘ １０” ｃｓ−３）とが形成されて
おり，表面は酸化膜（ＳｉＯ，）５が形成されている。
″３）には、第１のウェル６ （ｐ型領域、不純物濃度
３ｘｌＯ”ｃｍ−’）と第２のウェル９ （ｎ型領域、
不純物濃度６ Ｘ １０” ｃｓ−３）とが形成されて
おり，表面は酸化膜（ＳｉＯ，）５が形成されている。
第１ウェルの深さは約１０ｐであり、第２ウェルの深さ
は約５μｓである。第１ウェルの深さは，第２ウェルの
２倍になっている。この半導体装置（たとえばＤＲＡＭ
）にトレンチキャパシタが組み込まれるが、その深さは
３〜５４であり、トレンチ間リークの非常に少ないもの
が形成される． この一実施例の半導体装置は、以下のように、ｊｊＳ１
図（ａ）〜（ｅ）を参照して説明する。
は約５μｓである。第１ウェルの深さは，第２ウェルの
２倍になっている。この半導体装置（たとえばＤＲＡＭ
）にトレンチキャパシタが組み込まれるが、その深さは
３〜５４であり、トレンチ間リークの非常に少ないもの
が形成される． この一実施例の半導体装置は、以下のように、ｊｊＳ１
図（ａ）〜（ｅ）を参照して説明する。
ｐ型シリコン基板↓を酸素雰囲気中熱酸化することによ
り１０００大の酸化膜２を形成する。その後、ｐ型シリ
コン基板１の全面に酸化膜２をとおして，ホウ素をイオ
ン注入（１５０ ｋ ｅＶ ， １．５ Ｘ １０”
ａｍ’″ｔ）する．このとき、ホウ素のイオン注入によ
り、ダメージ層４が形成される（第工図（ａ））．第１
のウェル（ｐウェル領域）６を形成するため、酸素雰囲
気中、熱拡散（１１９０℃２００分）を行なう。ただし
この熱拡散時、シリコン基板１は、第１のダメージ層４
があるがダメージ層４の表面には、酸化膜２がおおわれ
ている．このため酸素雰囲気中で熱拡散を行なっても○
ＳＦは発生しない（第１図（ｂ））． 次にフォトエッチング工程により、ウェル領域以外を感
光性樹脂３でおおう６この感光性樹脂３をマスクにして
、リンをイオン注入（１５０ｋｅＶ，２．５Ｘ１０１３
ｃｓ−”）する．このとき活性化していないリンにより
ダメージ層８ができる（第１図（Ｑ））．次に、後のフ
ォトエッチング工程の合せマークを形成するため感光性
樹脂３をマスクにして、フッ化アンモン液（ＮＨ．Ｆ）
にて、 ｎウェル領域上の酸化膜２を除去する。その後
、感光性樹脂を除去する（第１図（ｄ））。
り１０００大の酸化膜２を形成する。その後、ｐ型シリ
コン基板１の全面に酸化膜２をとおして，ホウ素をイオ
ン注入（１５０ ｋ ｅＶ ， １．５ Ｘ １０”
ａｍ’″ｔ）する．このとき、ホウ素のイオン注入によ
り、ダメージ層４が形成される（第工図（ａ））．第１
のウェル（ｐウェル領域）６を形成するため、酸素雰囲
気中、熱拡散（１１９０℃２００分）を行なう。ただし
この熱拡散時、シリコン基板１は、第１のダメージ層４
があるがダメージ層４の表面には、酸化膜２がおおわれ
ている．このため酸素雰囲気中で熱拡散を行なっても○
ＳＦは発生しない（第１図（ｂ））． 次にフォトエッチング工程により、ウェル領域以外を感
光性樹脂３でおおう６この感光性樹脂３をマスクにして
、リンをイオン注入（１５０ｋｅＶ，２．５Ｘ１０１３
ｃｓ−”）する．このとき活性化していないリンにより
ダメージ層８ができる（第１図（Ｑ））．次に、後のフ
ォトエッチング工程の合せマークを形成するため感光性
樹脂３をマスクにして、フッ化アンモン液（ＮＨ．Ｆ）
にて、 ｎウェル領域上の酸化膜２を除去する。その後
、感光性樹脂を除去する（第１図（ｄ））。
次に不純物の活性化及び希望とする拡散深さにするため
、熱拡散（１１９０℃４８０分）することにより第２の
ウェル（ｎ領域）９が形成され、ツィンウェル構成を形
成することができる． このような、ツィンウェル形成方式にすることにより、
ＯＳＦの発生をおさえることが可能となる． なお，本発明は上記実施例において、トレンチキャパシ
タを有するＤＲＡＭを考慮に入れたため，深いｐウェル
を形成するため、第１の熱拡散を行なったが、トレンチ
キャパシタを有しないＤＲＡＭ（スタックトキャバシタ
や平面キャパシタを用いるもの）では、この熱拡散を省
略し、Ｐウェル，ｎウェル拡散を第２の熱拡散で兼ねる
こともできる。
、熱拡散（１１９０℃４８０分）することにより第２の
ウェル（ｎ領域）９が形成され、ツィンウェル構成を形
成することができる． このような、ツィンウェル形成方式にすることにより、
ＯＳＦの発生をおさえることが可能となる． なお，本発明は上記実施例において、トレンチキャパシ
タを有するＤＲＡＭを考慮に入れたため，深いｐウェル
を形成するため、第１の熱拡散を行なったが、トレンチ
キャパシタを有しないＤＲＡＭ（スタックトキャバシタ
や平面キャパシタを用いるもの）では、この熱拡散を省
略し、Ｐウェル，ｎウェル拡散を第２の熱拡散で兼ねる
こともできる。
さらに、本発明はツィンウェル形成について述べたが、
第２のウェル９を形成した後、同様の方法により、第３
のウェルを形成し，三重ウェルを形成することもできる
．以上のことをくり返し、四重ウェル，五重ウェル，・
・・と多層のウェルを形成することができる。
第２のウェル９を形成した後、同様の方法により、第３
のウェルを形成し，三重ウェルを形成することもできる
．以上のことをくり返し、四重ウェル，五重ウェル，・
・・と多層のウェルを形成することができる。
また、本発明は、Ｐ型シリコン基板について述べたが、
Ｎ型シリコン基板を用いてもよい。
Ｎ型シリコン基板を用いてもよい。
また、本発明は第ｌのウェルをＰウェル，第２のウェル
をＮウェルとしたが、逆にしてもよい。
をＮウェルとしたが、逆にしてもよい。
以上詳述したように、この発明によれば、第ｌの熱拡散
時間，Ｎウェル領域形成のためのリンのイオン注入条件
（加速エネルギー ドーズ量），および第２の熱拡散時
間を変えることにより、従来のＮウェルプロファイルに
近づけることができる。第４図に従来方式で形成したＮ
ウェル濃度プロファイルを示し、第２図に本発明のＮウ
ェル濃度プロファイルを示す。
時間，Ｎウェル領域形成のためのリンのイオン注入条件
（加速エネルギー ドーズ量），および第２の熱拡散時
間を変えることにより、従来のＮウェルプロファイルに
近づけることができる。第４図に従来方式で形成したＮ
ウェル濃度プロファイルを示し、第２図に本発明のＮウ
ェル濃度プロファイルを示す。
また，本発明ではＰウェル領域を形成するため、酸化Ｗ
１２でシリコン基板１の表面をおおい、熱拡散を行なう
ため、ＯＳＦの発生を０．２ケ／一程度におさえること
ができ、さらにｐｎ接合リークをおさえることができ、
高品質，高信頼性の半導体装置を形成することが可能に
なる． また、ツィンウェル形成において、フォトエッチング工
程方式では２回必要であったが、本発明では１回だけで
十分であり、工程短縮に役立つ．〔発明の効果〕 本発明により、トレンチ間リークのない高信頼性の半導
体装置を提供することができるようになり、また熱拡散
時の酸化誘起積層欠陥（○ＳＦ）の発生を効果的に抑え
ることができる．
１２でシリコン基板１の表面をおおい、熱拡散を行なう
ため、ＯＳＦの発生を０．２ケ／一程度におさえること
ができ、さらにｐｎ接合リークをおさえることができ、
高品質，高信頼性の半導体装置を形成することが可能に
なる． また、ツィンウェル形成において、フォトエッチング工
程方式では２回必要であったが、本発明では１回だけで
十分であり、工程短縮に役立つ．〔発明の効果〕 本発明により、トレンチ間リークのない高信頼性の半導
体装置を提供することができるようになり、また熱拡散
時の酸化誘起積層欠陥（○ＳＦ）の発生を効果的に抑え
ることができる．
第１図（ａ）〜（６）は本発明の半導体装置及びその製
造工程断面図，第２図は本発明のＮウェル不純物プロフ
ァイルを示す図、第３図は従来例の半導体装置及びその
製造工程断面図、第４図は従来例のＮウェル不純物プロ
ファイルを示す図である． ｌ・・・ｐ型シリコン基板、 ２，５・・・酸化膜、３
，７・・・感光性樹脂， ４，８・・・ダメージ層、６
・・・第１のウェル（ｐ型領域）、 ９・・・第２のウェル（ｎ型領域）．
造工程断面図，第２図は本発明のＮウェル不純物プロフ
ァイルを示す図、第３図は従来例の半導体装置及びその
製造工程断面図、第４図は従来例のＮウェル不純物プロ
ファイルを示す図である． ｌ・・・ｐ型シリコン基板、 ２，５・・・酸化膜、３
，７・・・感光性樹脂， ４，８・・・ダメージ層、６
・・・第１のウェル（ｐ型領域）、 ９・・・第２のウェル（ｎ型領域）．
Claims (2)
- （１）半導体基板全面に形成した前記基板より不純物濃
度の高い第１のウェルと前記第１のウェル内の所望の領
域に第２のウェルを具備してなる半導体装置において、
第１のウェルの深さは、第２のウェル深さの２倍以上で
あることを特徴とする半導体装置。 - （２）半導体基板に酸化膜を形成してからイオン注入を
前記基板全面に行なう工程と、熱拡散を行なうことによ
り第１のウェルを形成する工程と、第２のウェル形成領
域に前記酸化膜を通してイオン注入を行なう工程と前記
第２のウェル形成領域に形成された酸化膜を除去してか
ら熱拡散を行なって第２のウェルを形成する工程とを具
備してなる特許請求の範囲第１項の半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232904A JPH081930B2 (ja) | 1989-09-11 | 1989-09-11 | 半導体装置の製造方法 |
| US07/580,319 US5460984A (en) | 1989-09-11 | 1990-09-10 | Method of manufacturing a semi conductor device having a second well formed within a first well |
| DE69031702T DE69031702T2 (de) | 1989-09-11 | 1990-09-11 | Verfahren zur Herstellung einer Halbleiteranordnung |
| KR1019900014302A KR940004454B1 (ko) | 1989-09-11 | 1990-09-11 | 반도체장치의 제조방법 |
| EP90117452A EP0417715B1 (en) | 1989-09-11 | 1990-09-11 | Method of manufacturing a semicondcutor device |
| US08/858,879 US6011292A (en) | 1989-09-11 | 1997-05-19 | Semiconductor device having an alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232904A JPH081930B2 (ja) | 1989-09-11 | 1989-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397261A true JPH0397261A (ja) | 1991-04-23 |
| JPH081930B2 JPH081930B2 (ja) | 1996-01-10 |
Family
ID=16946660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232904A Expired - Lifetime JPH081930B2 (ja) | 1989-09-11 | 1989-09-11 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5460984A (ja) |
| EP (1) | EP0417715B1 (ja) |
| JP (1) | JPH081930B2 (ja) |
| KR (1) | KR940004454B1 (ja) |
| DE (1) | DE69031702T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007385A (ja) * | 2012-05-28 | 2014-01-16 | Canon Inc | 半導体装置の製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0878776A (ja) * | 1994-09-06 | 1996-03-22 | Fuji Xerox Co Ltd | 半導体レーザ装置 |
| US5573963A (en) * | 1995-05-03 | 1996-11-12 | Vanguard International Semiconductor Corporation | Method of forming self-aligned twin tub CMOS devices |
| KR0146080B1 (ko) * | 1995-07-26 | 1998-08-01 | 문정환 | 반도체 소자의 트윈 웰 형성방법 |
| DE19534784C1 (de) * | 1995-09-19 | 1997-04-24 | Siemens Ag | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
| US5573962A (en) * | 1995-12-15 | 1996-11-12 | Vanguard International Semiconductor Corporation | Low cycle time CMOS process |
| KR100189739B1 (ko) * | 1996-05-02 | 1999-06-01 | 구본준 | 반도체 기판에 삼중웰을 형성하는 방법 |
| US5776816A (en) * | 1996-10-28 | 1998-07-07 | Holtek Microelectronics, Inc. | Nitride double etching for twin well align |
| CN1067800C (zh) * | 1996-11-14 | 2001-06-27 | 联华电子股份有限公司 | 集成电路的制造方法 |
| US6017787A (en) * | 1996-12-31 | 2000-01-25 | Lucent Technologies Inc. | Integrated circuit with twin tub |
| DE19752848C2 (de) * | 1997-11-28 | 2003-12-24 | Infineon Technologies Ag | Elektrisch entkoppelter Feldeffekt-Transistor in Dreifach-Wanne und Verwendung desselben |
| KR100263909B1 (ko) * | 1998-06-15 | 2000-09-01 | 윤종용 | 반도체 집적회로의 다중 웰 형성방법 |
| FR2826507B1 (fr) * | 2001-06-21 | 2004-07-02 | St Microelectronics Sa | Procede de traitement de zones complementaires de la surface d'un substrat et produit semi-conducteur obtenu par ce procede |
| CN106653599B (zh) * | 2015-11-02 | 2021-03-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107663A (ja) * | 1981-12-11 | 1983-06-27 | シ−メンス・アクチエンゲゼルシヤフト | 近接して設けられるド−パントイオン注入盆状区域の製造方法 |
| JPS60138955A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3212162A (en) * | 1962-01-05 | 1965-10-19 | Fairchild Camera Instr Co | Fabricating semiconductor devices |
| JPS5737877A (en) * | 1980-08-20 | 1982-03-02 | Seiko Epson Corp | Semiconductor device |
| US4567644A (en) * | 1982-12-20 | 1986-02-04 | Signetics Corporation | Method of making triple diffused ISL structure |
| JPS60105267A (ja) * | 1983-11-14 | 1985-06-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60194558A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0793282B2 (ja) * | 1985-04-15 | 1995-10-09 | 株式会社日立製作所 | 半導体装置の製造方法 |
| EP0260271A1 (en) * | 1986-03-04 | 1988-03-23 | Motorola, Inc. | High/low doping profile for twin well process |
| JPS63207169A (ja) * | 1987-02-24 | 1988-08-26 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US4795716A (en) * | 1987-06-19 | 1989-01-03 | General Electric Company | Method of making a power IC structure with enhancement and/or CMOS logic |
| US5260226A (en) * | 1987-07-10 | 1993-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| US4983534A (en) * | 1988-01-05 | 1991-01-08 | Nec Corporation | Semiconductor device and method of manufacturing the same |
-
1989
- 1989-09-11 JP JP1232904A patent/JPH081930B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-10 US US07/580,319 patent/US5460984A/en not_active Expired - Lifetime
- 1990-09-11 KR KR1019900014302A patent/KR940004454B1/ko not_active IP Right Cessation
- 1990-09-11 DE DE69031702T patent/DE69031702T2/de not_active Expired - Fee Related
- 1990-09-11 EP EP90117452A patent/EP0417715B1/en not_active Expired - Lifetime
-
1997
- 1997-05-19 US US08/858,879 patent/US6011292A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107663A (ja) * | 1981-12-11 | 1983-06-27 | シ−メンス・アクチエンゲゼルシヤフト | 近接して設けられるド−パントイオン注入盆状区域の製造方法 |
| JPS60138955A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007385A (ja) * | 2012-05-28 | 2014-01-16 | Canon Inc | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0417715B1 (en) | 1997-11-12 |
| KR910007132A (ko) | 1991-04-30 |
| DE69031702T2 (de) | 1998-04-02 |
| JPH081930B2 (ja) | 1996-01-10 |
| DE69031702D1 (de) | 1997-12-18 |
| KR940004454B1 (ko) | 1994-05-25 |
| US5460984A (en) | 1995-10-24 |
| US6011292A (en) | 2000-01-04 |
| EP0417715A1 (en) | 1991-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2795565B2 (ja) | 半導体記憶素子の製造方法 | |
| JPH0397261A (ja) | 半導体装置の製造方法 | |
| JP2003273010A (ja) | 活性領域限定用アラインキーを有する半導体素子及びその製造方法 | |
| KR100345681B1 (ko) | 반도체소자의 삼중웰 형성방법 | |
| US7504313B2 (en) | Method for forming plural kinds of wells on a single semiconductor substrate | |
| US5766970A (en) | Method of manufacturing a twin well semiconductor device with improved planarity | |
| JP3279000B2 (ja) | 半導体装置の製法 | |
| KR0179805B1 (ko) | 반도체 소자 제조방법 | |
| KR100261965B1 (ko) | 반도체 소자의 3중웰 형성방법 | |
| GB2320802A (en) | Method of fabricating a semiconductor device having triple wells | |
| JP2741807B2 (ja) | 半導体装置の製造方法 | |
| JPH06252354A (ja) | 半導体装置の製造方法 | |
| JPH03227055A (ja) | 半導体装置の製造方法 | |
| JPH11168145A (ja) | 半導体装置の製造方法 | |
| JPH036844A (ja) | 半導体収積回路の製造方法 | |
| JPH03257846A (ja) | 半導体装置の製造方法 | |
| JPH0992789A (ja) | 半導体装置及びその製造方法 | |
| KR19980048209A (ko) | 반도체소자 및 그 제조방법 | |
| JPS62238659A (ja) | 半導体装置の製造方法 | |
| JPS62291166A (ja) | 半導体装置の製造方法 | |
| JPH01265554A (ja) | 半導体装置の製造方法 | |
| JPH01307216A (ja) | 半導体装置の製造方法 | |
| JPH05136123A (ja) | 素子分離方法 | |
| JPS63278328A (ja) | 半導体容量素子の製造方法 | |
| JPH022680A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 14 |