DE19752848C2

DE19752848C2 - Elektrisch entkoppelter Feldeffekt-Transistor in Dreifach-Wanne und Verwendung desselben

Info

Publication number: DE19752848C2
Application number: DE19752848A
Authority: DE
Inventors: Robert Strenz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 2003-12-24
Anticipated expiration: 2017-11-29
Also published as: US6372568B1; DE19752848A1; US6111294A

Description

Die vorliegende Erfindung betrifft einen elektrisch entkop pelten Feldeffekt-Transistor in einer Dreifach-Wanne.

Aus der EP 0 709 890 A1 ist eine Halbleitervorrichtung mit
einem Halbleitersubstrat von einem ersten Leitungstyp,
einer im Halbleitersubstrat befindlichen ersten Wanne von einem zweiten Leitungstyp,
einer in der ersten Wanne befindlichen zweiten Wanne von dem ersten Leitungstyp,
einer in der zweiten Wanne befindlichen dritten Wanne von dem zweiten Leitungstyp und
einem in der dritten Wanne gebildeten Feldeffekt-Transistor mit einem Sourcegebiet und
einem Draingebiet vom ersten Leitungstyp
bekannt, wobei sich die Dreifach-Wanne in einer auf einem Substrat des n-Leitungstyps aufgebrachten Doppel-Epitaxie schicht des n-Leitungstyps befindet.

Aus der EP 0 822 596 A2 ist ein Bipolar-Transistor in einer Dreifach-Wanne bekannt.

Obwohl auf beliebige Halbleitervorrichtungen, und zwar Halb leitervorrichtungen für Leistungsschaltungen und für Logik schaltungen, anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf einen PMOS-Transistor für eine Ladungspumpenschaltung in einem p- Halbleitersubstrat aus Silizium erläutert.

Fig. 2 zeigt einen üblichen PMOS-Transistor in Zwillingswan nen (twin well)-CMOS-Prozeßtechnologie. In Fig. 2 bezeichnet 10 ein p-dotiertes Halbleitersubstrat, 20 eine n-Wanne, 30 einen p⁺-Sourcebereich und 40 einen p⁺-Drainbereich. Zwischen dem p⁺-Sourcebereich 30 und dem p⁺-Drainbereich 40 ist mit 35 ein Kanalbereich 35 angedeutet, dessen Dotierung von dem gewünschten Transistortyp, d. h. normalerweise leitend oder normalerweise nicht-leitend, abhängt. 50 bezeichnet eine übliche Gateoxid/Polysiliziumstruktur.

Bei solchen üblichen PMOS-Transistoren in Zwillingswannen (twin-well)-CMOS-Prozeßtechnologie unter Verwendung eines p- Halbleitersubstrats kann die n-Wanne 20, in der der Transis tor liegt, nicht negativ gegen das p-Substrat 10 vorgespannt werden, da sonst ein störender Substratstrom über den betreffenden in Vorwärtsrichtung gepolten pn-Übergang fließen würde.

Entsprechendes gilt bei NMOS-Transistoren in Dreifachwannen (triple-well)-CMOS-Prozesstechnologie sowohl unter Verwendung eines p-Halbleitersubstrats, wobei zusätzlich in der n-Wanne 20 eine weitere p-Wanne vorgesehen ist (wie in der US-A- 4,138,782 beschrieben), als auch für die jeweiligen Leitungs typen unter Verwendung eines n-Halbleitersubstrats.

Daher bewirkt die üblicherweise verwendete negative Source spannung bei solchen PMOS-Transistoren eine Erhöhung der Ein satzspannung durch den sogenannten Substratsteuereffekt.

Dieser Effekt wirkt sich beispielsweise störend beim Schal tungsdesign von einer üblichen Ladungspumpenschaltung aus, wie sie in Fig. 5 illustriert ist und zur on-Chip-Erzeugung von einer erhöhten Spannung von typischerweise 10 bis 15 V aus einer Versorgungsspannung von typischerweise 5 V verwen det wird.

In Fig. 5a bezeichnet T1 einen ersten NMOS-Transistor in Diodenschaltung, T2 einen zweiten NMOS-Transistor in Dioden schaltung., C_p1 einen ersten Pumpkondensator, C_p2 einen zwei ten Pumpkondensator, Φ ein Ansteuersignal, Φ<quer< das kom plementäre Ansteuersignal, U₁ ein Potential am Knoten 1, U₂ ein Potential am Knoten 2 und U_cc eine Versorgungsspannung.

Fig. 5b zeigt die Zeitabhängigkeit des komplementären Ansteu ersignals Φ<quer<, und Fig. 5c zeigt die Zeitabhängigkeit des Potentials U₂, am zweiten Knoten 2. U_Tn bezeichnet die Einsatzspannung der NMOS-Transistoren T1 und T2.

Die Funktionsweise dieser Schaltung ist folgende. Die Kanal kapazität des NMOS-Transistors T1 wird auf ein Potential U₁ = U_cc - U_Tn aufgeladen, wobei das Ansteuersignal Φ = 0 V ist. Ändert sich die Taktspannung auf U_cc, so ergibt sich eine Spannungserhöhung am Knoten 1 zu U₁ = 2U_cc - U_Tn. Über den NMOS-Transistor T1 kann dabei kein Strom fließen, da er als Diode wirkt. Die weitere Stufe mit dem NMOS-Transistor T2, die mit dem komplementären Ansteuersignal Φ<quer< angesteuert wird, ergibt eine weitere Spannungserhöhung am Knoten 2 zu U₂ = 3U_cc - 2U_Tn. Eine gewünschte Spannungserhöhung lässt sich also durch eine entsprechende Anzahl von Stufen erreichen.

Aufgrund der oben geschilderten Probleme erniedrigt sich die Effektivität der Ladungspumpenschaltung mit zunehmender Einsatzspannung U_Tn der in Diodenschaltung vorgesehenen NMOS- Transistoren T1 und T2.

Bei heutzutage üblichen Ladungspumpen wird die erhöhte Einsatzspannung an sich in Kauf genommen und es werden be stimmte Gegenmaßnahmen zur Bewältigung der Probleme ergrif fen. Im Fall einer PMOS-Ladungspumpenschaltung für -12 V wird beispielsweise eine Boostschaltung zur Überhöhung der Ga tespannung sowie eine entsprechend angepasste Anzahl von Pumpstufen verwendet, um die verminderte Effektivität durch die Substratsteuerung der PMOS-Transistoren zu kompensieren. Derartige Lösungen sind jedoch schaltungstechnisch aufwendig.

Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht also darin, eine einfache Möglichkeit zur Vermeidung der Substratsteuerung zu schaffen.

Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleitervorrichtung gelöst.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass eine Dreifach-Wannenkonstruktion angewendet wird, um die Wanne der Halbleitervorrichtung, in der der MOS- Transistor liegt, von darunter liegenden Wannen und einem Substrat entkoppelbar zu gestalten, wobei die erste (äußers te) Wanne und das Halbleitersubstrat an Masse angeschlossen sind.

In den Unteransprüchen finden sich vorteilhafte Weiterbildun gen und Verbesserungen der in Anspruch 1 angegebenen Halblei tervorrichtung.

Gemäß einer bevorzugten Weiterbildung sind entweder das Sourcegebiet oder das Draingebiet sowie die dritte Wanne und die zweite Wanne an ein erstes vorbestimmtes Potential ange schlossen, welches vom Massepotential verschieden ist.

Gemäß einer weiteren bevorzugten Weiterbildung ist der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ.

Gemäß einer weiteren bevorzugten Weiterbildung ist das erste vorbestimmte Potential ein negatives Potential.

Gemäß einer weiteren bevorzugten Weiterbildung ist der erste Leitungstyp der n-Typ und der zweite Leitungstyp der p-Typ.

Gemäß einer weiteren bevorzugten Weiterbildung ist das erste vorbestimmte Potential ein positives Potential.

Gemäß einer weiteren bevorzugten Weiterbildung ist der Feld effekt-Transistor ein MOS-Transistor.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

Es zeigen:

Fig. 1 ein Ausführungsbeispiel der erfindungsgemäßen Halblei tervorrichtung;

Fig. 2 einen üblichen PMOS-Transistor in Zwillingswannen (twin-well)-CMOS-Prozesstechnologie;

Fig. 3 ein beispielhaftes Dotierungsprofil für das Ausfüh rungsbeispiel der erfindungsgemäßen Halbleitervorrich tung gemäß Fig. 1;

Fig. 4 eine Ausschnittsvergrößerung des beispielhaften Dotie rungsprofils gemäß Fig. 3; und

Fig. 5 eine übliche Ladungspumpenschaltung.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.

Fig. 1 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung.

In Fig. 1 bezeichnet 22 eine p-Wanne und 24 eine weitere n- Wanne. Im Unterschied zum üblichen PMOS-Transistor in Zwil lingswannen (twin-well)-CMOS-Prozesstechnologie gemäß Fig. 2 ist der PMOS-Transistor hier in der weiteren n-Wanne 24 vorgesehen.

60 bezeichnet eine Anschlussleitung, mittels der das Source gebiet 30 sowie die n-Wanne 24 und die p-Wanne 22 an ein erstes vorbestimmtes Potential -V angeschlossen sind.

70 bezeichnet eine Anschlussleitung, mittels der die n-Wanne und das Halbleitersubstrat 10 an das Massepotential, ange schlossen sind.

Durch diesen Aufbau lässt sich der Substratsteuereffekt ver meiden, denn das Sourcegebiet 30 sowie die n-Wanne 24 und die p-Wanne 22 liegen auf demselben negativen Potential -V. Dabei ist der pn-Übergang zwischen der weiteren n-Wanne 24 und der p-Wanne 22 nicht vorgespannt. Weiterhin ist der pn-Übergang zwischen der p-Wanne 22 und der n-Wanne 20 in Sperrrichtung vorgespannt. Schließlich ist der pn-Übergang zwischen der n- Wanne 20 und dem Halbleitersubstrat 10 nicht vorgespannt.

Ein bevorzugtes Verfahren zur Herstellung des in Fig. 1 illustrierten Ausführungsbeispiels der erfindungsgemäßen Halbleitervorrichtung wird nachstehend erläutert.

Zunächst wird das Halbleitersubstrat 10 bereitgestellt. Dann erfolgt ein Implantieren und Diffundieren der n-Wanne 20. Als nächstes erfolgt ein Implantieren und Diffundieren der p- Wanne 22. Hierauf erfolgt lediglich ein Implantieren der weiteren n-Wanne 24, denn diese weitere n-Wanne liegt nicht tief, und zwar typischerweise im Bereich unterhalb 1 µm. Schließlich wird der MOS-Transistor in der weiteren n-Wanne 24 gebildet.

Als Ausgangspunkt für das Verfahren zur Herstellung des in Fig. 1 illustrierten Ausführungsbeispiels der erfindungsgemä ßen Halbleitervorrichtung eignet sich ein üblicher Triple- Wannenprozess, bei dem die tiefe n-Wanne 20 und die tiefe p- Wanne 22 bereits realisiert sind. Als flache weitere n-Wanne bietet sich eine prinzipiell in solch einem Prozess reali sierbare Niedervolt-Logikwanne an.

Fig. 3 zeigt ein beispielhaftes Dotierungsprofil für das Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrich tung gemäß Fig. 1. Fig. 4 zeigt eine Ausschnittsvergrößerung des beispielhaften Dotierungsprofils gemäß Fig. 3.

In Fig. 3 und 4 ist die Nettokonzentration als durchgezogene Linie dargestellt, wobei die Kanalimplantationen nicht ge zeigt sind.

Als flache weitere n-Wanne 24 wurde dabei eine retrograd nach dem Feldoxidkomplex implantierte Niedervolt-Logikwanne ver wendet, so dass keine zusätzlichen Prozessschritte notwendig waren.

Die Langkanal-Einsatzspannung der PMOS-Transistoren in der erfindungsgemäßen Halbleitervorrichtung gemäß diesem bei spielhaften Dotierungsprofil ergibt sich zu V_T = -1,3 V (ohne Kanalimplantation). Mit einer im Prozess vorgesehenen Kanal implantation lässt sich V_T = +0,8 V erreichen.

Bei der Verwendung dieses PMOS-Transistors in Diodenschaltung in einer Ladungspumpenschaltung lassen sich folgende bemer kenswerten Effekte erzielen. Es lässt sich die Erhöhung der Einsatzspannung durch den Substratsteuereffekt vermeiden und damit die Effektivität der Pumpe erhöhen und es lässt sich eine Boosterschaltung einsparen, da in Vorwärtspolung kein Spannungsabfall von Source zu Drain auftritt.

Die angegebenen Dotierungsprofile sind nicht einschränkend zu werten, sondern je nach Anwendungsfall modifizierbar. Auch gilt das entsprechende für die jeweiligen Leitungstypen und externen Potentiale unter Verwendung eines Halbleitersub strats.

Falls erforderlich, kann die weitere n-Wanne 24 auch entspre chend diffundiert werden.

Schließlich können die p-Wanne 22, die weitere n-Wanne 24 und das Sourcegebiet auch auf verschiedenen Potentialen liegen.

Claims

1. Halbleitervorrichtung mit:
einem Halbleitersubstrat (10) von einem ersten Leitungstyp;
einer im Halbleitersubstrat (10) befindlichen ersten Wanne (20) von einem zweiten Leitungstyp;
einer in der ersten Wanne (20) befindlichen zweiten Wanne (22) von dem ersten Leitungstyp;
einer in der zweiten Wanne (22) befindlichen dritten Wanne (24) von dem zweiten Leitungstyp; und
einem in der dritten Wanne (24) gebildeten Feldeffekt- Transistor mit einem Sourcegebiet (30) und einem Drainge biet (40) vom ersten Leitungstyp; wobei
die erste Wanne (20) und das Halbleitersubstrat (10) an Massepotential (MASSE) angeschlossen sind.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass entweder das Sourcegebiet (30) oder das Draingebiet (40) sowie die dritte Wanne (24) und die zweite Wanne (22) an ein vom Masse potential verschiedenes vorbestimmtes Potential (-V) ange schlossen sind.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ ist.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass das vorbestimmte Potential (-V) ein negatives Potential ist.

5. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Leitungstyp der n-Typ und der zweite Leitungstyp der p-Typ ist.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass das vorbestimmte Potential ein positives Potential ist.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Feldeffekt-Transistor ein MOS-Transistor ist.

8. Verwendung einer Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7 in einer Ladungspumpenschaltung.