JP2002270826A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 42
- 239000010703 silicon Substances 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 23
- 229910052799 carbon Inorganic materials 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000037230 mobility Effects 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 229910013627 M-Si Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 229910008065 Si-SiO Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910006405 Si—SiO Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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Abstract
(57)【要約】
【課題】 製造コストの大幅な低減を図りながら、引っ
張り歪みをより大きくして、ｎＭＯＳトランジスタの移
動度を向上し、現在高速化が達成困難で、バイポーラト
ランジスタでしか達成できていなかった高周波用ＬＳＩ
を実現可能とすることを目的とする。 【解決手段】 シリコンゲルマニウム膜、炭素添加シリ
コン膜及びシリコン膜がこの順に形成された半導体基板
上に、ゲート酸化膜を介してゲート電極が形成された半
導体装置であって、前記炭素添加シリコン膜がチャネル
領域として機能するｎチャネル型半導体装置。
張り歪みをより大きくして、ｎＭＯＳトランジスタの移
動度を向上し、現在高速化が達成困難で、バイポーラト
ランジスタでしか達成できていなかった高周波用ＬＳＩ
を実現可能とすることを目的とする。 【解決手段】 シリコンゲルマニウム膜、炭素添加シリ
コン膜及びシリコン膜がこの順に形成された半導体基板
上に、ゲート酸化膜を介してゲート電極が形成された半
導体装置であって、前記炭素添加シリコン膜がチャネル
領域として機能するｎチャネル型半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
より詳細には、半導体基板上にシリコンゲルマニウム
膜、炭素添加シリコン膜及びシリコン膜が形成されてな
る半導体装置に関する。
より詳細には、半導体基板上にシリコンゲルマニウム
膜、炭素添加シリコン膜及びシリコン膜が形成されてな
る半導体装置に関する。
【０００２】
【従来の技術】近年、シリコンＭＯＳトランジスタの高
速化を図るため、これまでのＳｉ−ＳｉＯ2からなるＭ
ＯＳ界面をチャネルとする従来型のトランジスタに代え
て、Ｓｉ基板と格子定数の異なる材料膜をＳｉ基板上に
エピタキシャル成長させることによってヘテロ界面を作
製し、その形成した膜における水平方向の圧縮又は引っ
張り歪みやバンド構造の不連続性を利用して、高移動度
トランジスタを作成する技術研究が最近活発に行われて
いる。
速化を図るため、これまでのＳｉ−ＳｉＯ2からなるＭ
ＯＳ界面をチャネルとする従来型のトランジスタに代え
て、Ｓｉ基板と格子定数の異なる材料膜をＳｉ基板上に
エピタキシャル成長させることによってヘテロ界面を作
製し、その形成した膜における水平方向の圧縮又は引っ
張り歪みやバンド構造の不連続性を利用して、高移動度
トランジスタを作成する技術研究が最近活発に行われて
いる。
【０００３】例えば、１９９４年ＩＥＤＭ（Internatio
nal Electron Device Meeting）、ｐ．３７３には、図
２に示すように、ｐ型Ｓｉ基板上２１に厚さ２．１μｍ
の０％から２０％のＧｅの濃度勾配をもつＳｉＧｅ膜２
２が形成され、その上に厚さ０．６μｍのＧｅ濃度２０
％のＳｉＧｅ膜２３が形成され、さらにその上に厚さ１
３ｎｍのＳｉ膜２４がエピタキシャル成長により形成さ
れ、その上には通常のＭＯＳと同様にゲート酸化膜とな
るＳｉＯ2膜２５、ゲート電極となる多結晶Ｓｉ膜２６
が形成されたトランジスタが提案されている。このよう
な構造のトランジスタにおいては、厚膜の濃度勾配を有
するＳｉＧｅ膜２２及びＧｅ濃度２０％のＳｉＧｅ膜２
３は、歪み緩和のために形成されている。よって、Ｓｉ
Ｇｅ膜２３の上面では完全に歪み緩和された状態になっ
ており、このＳｉＧｅ膜２３の上に薄いＳｉ膜２４を形
成することにより引っ張り歪みを内在するＳｉ膜２３が
実現される。これにより、ｎチャネルＭＯＳにおける電
子の有効移動度を、ひずみのないＳｉに対して約５０％
向上させることができる。
nal Electron Device Meeting）、ｐ．３７３には、図
２に示すように、ｐ型Ｓｉ基板上２１に厚さ２．１μｍ
の０％から２０％のＧｅの濃度勾配をもつＳｉＧｅ膜２
２が形成され、その上に厚さ０．６μｍのＧｅ濃度２０
％のＳｉＧｅ膜２３が形成され、さらにその上に厚さ１
３ｎｍのＳｉ膜２４がエピタキシャル成長により形成さ
れ、その上には通常のＭＯＳと同様にゲート酸化膜とな
るＳｉＯ2膜２５、ゲート電極となる多結晶Ｓｉ膜２６
が形成されたトランジスタが提案されている。このよう
な構造のトランジスタにおいては、厚膜の濃度勾配を有
するＳｉＧｅ膜２２及びＧｅ濃度２０％のＳｉＧｅ膜２
３は、歪み緩和のために形成されている。よって、Ｓｉ
Ｇｅ膜２３の上面では完全に歪み緩和された状態になっ
ており、このＳｉＧｅ膜２３の上に薄いＳｉ膜２４を形
成することにより引っ張り歪みを内在するＳｉ膜２３が
実現される。これにより、ｎチャネルＭＯＳにおける電
子の有効移動度を、ひずみのないＳｉに対して約５０％
向上させることができる。
【０００４】また、ｐＭＯＳの移動度の向上について
は、１９９４年ＩＥＤＭ、ｐ．７３５において、図３に
示すように、ｎ型Ｓｉ基板３１上に厚さ１０ｎｍのＧｅ
濃度３０％のＳｉＧｅ膜３２、厚さ７ｎｍのＳｉ膜３３
が順次エピタキシャル成長により形成され、さらにその
上には通常のＭＯＳと同様にゲート酸化膜となるＳｉＯ
2膜３４、ゲート電極となる多結晶Ｓｉ膜３５が形成さ
れたトランジスタが提案されている。この構造のトラン
ジスタにおいては、圧縮歪みを内在するＳｉＧｅ膜３２
が薄いＳｉ膜３３の下に形成されており、その中にチャ
ネルを形成することにより、無歪みのＳｉに対し、約
１．２倍の正孔の移動度向上が得られている。
は、１９９４年ＩＥＤＭ、ｐ．７３５において、図３に
示すように、ｎ型Ｓｉ基板３１上に厚さ１０ｎｍのＧｅ
濃度３０％のＳｉＧｅ膜３２、厚さ７ｎｍのＳｉ膜３３
が順次エピタキシャル成長により形成され、さらにその
上には通常のＭＯＳと同様にゲート酸化膜となるＳｉＯ
2膜３４、ゲート電極となる多結晶Ｓｉ膜３５が形成さ
れたトランジスタが提案されている。この構造のトラン
ジスタにおいては、圧縮歪みを内在するＳｉＧｅ膜３２
が薄いＳｉ膜３３の下に形成されており、その中にチャ
ネルを形成することにより、無歪みのＳｉに対し、約
１．２倍の正孔の移動度向上が得られている。
【０００５】さらに、ｎＭＯＳとｐＭＯＳとの両方を同
時に作製する技術として、特開平１０−３２１７３３号
公報に、図４に示すように、ｐＭＯＳ及びｎＭＯＳを、
ｎウェル及びｐウェルが形成されたＳｉ基板４１上に、
それぞれＳｉＧｅ膜４２及びＳｉ膜４３が順次形成され
ており、さらにその上に、ゲート絶縁膜４４及びゲート
電極４５が形成されたトランジスタが提案されている。
ここでは、ｎＭＯＳのチャネルは引っ張り歪みのあるＳ
ｉ膜４３に、ｐＭＯＳのチャネルは圧縮歪みのあるＳｉ
Ｇｅ膜４２にチャネルを形成するようにしている。
時に作製する技術として、特開平１０−３２１７３３号
公報に、図４に示すように、ｐＭＯＳ及びｎＭＯＳを、
ｎウェル及びｐウェルが形成されたＳｉ基板４１上に、
それぞれＳｉＧｅ膜４２及びＳｉ膜４３が順次形成され
ており、さらにその上に、ゲート絶縁膜４４及びゲート
電極４５が形成されたトランジスタが提案されている。
ここでは、ｎＭＯＳのチャネルは引っ張り歪みのあるＳ
ｉ膜４３に、ｐＭＯＳのチャネルは圧縮歪みのあるＳｉ
Ｇｅ膜４２にチャネルを形成するようにしている。
【０００６】また、特開平９−２１９５２４号公報に
は、図５に示すように、Ｓｉ基板５１上に、埋め込み酸
化膜５２及びＳＯＩ膜５３が形成されたＳＯＩ（Silico
n On Insulator）基板を用いたトランジスタが提案され
ている。このトランジスタは、ＳＯＩ基板におけるｐＭ
ＯＳ領域のＳＯＩ膜５３及び埋め込み酸化膜５２を除去
した後、ＳＯＩ基板上全面にＧｅ濃度３０％の厚さ３０
ｎｍのＳｉＧｅ膜５４をエピタキシャル成長させ、高温
アニールすることにより、ｎＭＯＳ領域におけるＳＯＩ
膜５３上のＳｉＧｅ膜５４を歪み緩和した状態にし、そ
の後、厚さ３０ｎｍ程度のＳｉ膜５５をエピタキシャル
成長させ、さらに、その上にゲート絶縁膜５６及びゲー
ト電極５７を形成する。これにより、ｎＭＯＳは、チャ
ネルとしてＳＯＩ膜５３上の引っ張り歪みを内在するＳ
ｉ膜５５を、ｐＭＯＳは、チャネルとしてＳｉ基板５１
上に圧縮歪みを内在するＳｉＧｅ膜５４を利用してい
る。
は、図５に示すように、Ｓｉ基板５１上に、埋め込み酸
化膜５２及びＳＯＩ膜５３が形成されたＳＯＩ（Silico
n On Insulator）基板を用いたトランジスタが提案され
ている。このトランジスタは、ＳＯＩ基板におけるｐＭ
ＯＳ領域のＳＯＩ膜５３及び埋め込み酸化膜５２を除去
した後、ＳＯＩ基板上全面にＧｅ濃度３０％の厚さ３０
ｎｍのＳｉＧｅ膜５４をエピタキシャル成長させ、高温
アニールすることにより、ｎＭＯＳ領域におけるＳＯＩ
膜５３上のＳｉＧｅ膜５４を歪み緩和した状態にし、そ
の後、厚さ３０ｎｍ程度のＳｉ膜５５をエピタキシャル
成長させ、さらに、その上にゲート絶縁膜５６及びゲー
ト電極５７を形成する。これにより、ｎＭＯＳは、チャ
ネルとしてＳＯＩ膜５３上の引っ張り歪みを内在するＳ
ｉ膜５５を、ｐＭＯＳは、チャネルとしてＳｉ基板５１
上に圧縮歪みを内在するＳｉＧｅ膜５４を利用してい
る。
【０００７】
【発明が解決しようとする課題】上記のトランジスタの
うち、図２に示すトランジスタでは、順次Ｇｅ濃度高く
したＳｉＧｅ膜２２、２３を形成し、ＳｉＧｅ膜２３上
面では、圧縮歪みが緩和された状態にするとともに、格
子定数を大きくすることにより、その上に形成されるＳ
ｉ膜２４に強い引っ張り歪みをもたせて移動度を向上さ
せているが、このトランジスタでは、厚いＳｉＧｅ膜２
２、２３を形成することが必要となり、製造コストが増
大するという課題がある。
うち、図２に示すトランジスタでは、順次Ｇｅ濃度高く
したＳｉＧｅ膜２２、２３を形成し、ＳｉＧｅ膜２３上
面では、圧縮歪みが緩和された状態にするとともに、格
子定数を大きくすることにより、その上に形成されるＳ
ｉ膜２４に強い引っ張り歪みをもたせて移動度を向上さ
せているが、このトランジスタでは、厚いＳｉＧｅ膜２
２、２３を形成することが必要となり、製造コストが増
大するという課題がある。
【０００８】また、図４に示すＣＭＯＳトランジスタで
は、ＳｉＧｅ膜４２として、Ｇｅ濃度２５〜５０％で厚
さ５〜１０ｎｍのＳｉＧｅ膜を形成し、その上にＳｉ膜
４３を形成することにより、ｎＭＯＳとｐＭＯＳとを同
一の構成にしている。よって、Ｓｉ膜４３下のＳｉＧｅ
膜４２は、圧縮歪みを内在した状態なので、特にｎＭＯ
Ｓにおいて電子の移動度の向上が十分でない。
は、ＳｉＧｅ膜４２として、Ｇｅ濃度２５〜５０％で厚
さ５〜１０ｎｍのＳｉＧｅ膜を形成し、その上にＳｉ膜
４３を形成することにより、ｎＭＯＳとｐＭＯＳとを同
一の構成にしている。よって、Ｓｉ膜４３下のＳｉＧｅ
膜４２は、圧縮歪みを内在した状態なので、特にｎＭＯ
Ｓにおいて電子の移動度の向上が十分でない。
【０００９】つまり、ＣＭＯＳにおいて、ｎＭＯＳでの
電子の移動度を上げるために、歪み緩和させたＳｉＧｅ
膜４２上に引っ張り歪みを内在するＳｉ膜４３を形成し
ているが、そのためには厚いＳｉＧｅ膜４２を形成し、
歪み緩和を行う必要があり、ｐＭＯＳのチャネル構造と
ｎＭＯＳのチャネルの構造とはその構造が大きく異なる
ため、有効な電子及び正孔の移動度の高いＣＭＯＳを同
時に作りこむことが困難であった。
電子の移動度を上げるために、歪み緩和させたＳｉＧｅ
膜４２上に引っ張り歪みを内在するＳｉ膜４３を形成し
ているが、そのためには厚いＳｉＧｅ膜４２を形成し、
歪み緩和を行う必要があり、ｐＭＯＳのチャネル構造と
ｎＭＯＳのチャネルの構造とはその構造が大きく異なる
ため、有効な電子及び正孔の移動度の高いＣＭＯＳを同
時に作りこむことが困難であった。
【００１０】そこで、図５に示したトランジスタのよう
に、ＳＯＩ基板を用い、ｎＭＯＳは埋め込み酸化膜５２
の上方に薄い膜厚で、歪み緩和したＳｉＧｅ膜５４を形
成している。しかし、基板としてＳＯＩ基板が必要であ
り、ｐＭＯＳのチャネル部分の埋め込み酸化膜５２及び
ＳＯＩ層５３を除去するために、ｎＭＯＳとｐＭＯＳと
の間に段差ができて、製造上好ましくない。また、段差
上にエピタキシャル成長する場合には、そこでの結晶性
が悪くなり、やはり、有効な電子及び正孔の移動度の高
いＣＭＯＳを同時に作りこむことが困難であった。
に、ＳＯＩ基板を用い、ｎＭＯＳは埋め込み酸化膜５２
の上方に薄い膜厚で、歪み緩和したＳｉＧｅ膜５４を形
成している。しかし、基板としてＳＯＩ基板が必要であ
り、ｐＭＯＳのチャネル部分の埋め込み酸化膜５２及び
ＳＯＩ層５３を除去するために、ｎＭＯＳとｐＭＯＳと
の間に段差ができて、製造上好ましくない。また、段差
上にエピタキシャル成長する場合には、そこでの結晶性
が悪くなり、やはり、有効な電子及び正孔の移動度の高
いＣＭＯＳを同時に作りこむことが困難であった。
【００１１】
【課題を解決するための手段】本発明によれば、シリコ
ンゲルマニウム膜、炭素添加シリコン膜及びシリコン膜
がこの順に形成された半導体基板上に、ゲート酸化膜を
介してゲート電極が形成された半導体装置であって、前
記炭素添加シリコン膜がチャネル領域として機能するｎ
チャネル型半導体装置が提供される。また、本発明によ
れば、シリコンゲルマニウム膜、炭素添加シリコン膜及
びシリコン膜がこの順に形成された半導体基板上に、ゲ
ート酸化膜を介してゲート電極が形成された半導体装置
であって、前記シリコンゲルマニウム膜がチャネル領域
として機能するｐチャネル型半導体装置が提供される。
ンゲルマニウム膜、炭素添加シリコン膜及びシリコン膜
がこの順に形成された半導体基板上に、ゲート酸化膜を
介してゲート電極が形成された半導体装置であって、前
記炭素添加シリコン膜がチャネル領域として機能するｎ
チャネル型半導体装置が提供される。また、本発明によ
れば、シリコンゲルマニウム膜、炭素添加シリコン膜及
びシリコン膜がこの順に形成された半導体基板上に、ゲ
ート酸化膜を介してゲート電極が形成された半導体装置
であって、前記シリコンゲルマニウム膜がチャネル領域
として機能するｐチャネル型半導体装置が提供される。
【００１２】さらに、本発明によれば、上記ｎチャネル
型及びｐチャネル型を同一基板に備えた相補型半導体装
置が提供される。
型及びｐチャネル型を同一基板に備えた相補型半導体装
置が提供される。
【００１３】
【発明の実施の形態】本発明の半導体装置は、主とし
て、シリコンゲルマニウム（ＳｉＧｅ）膜、炭素（Ｃ）
添加シリコン膜及びシリコン膜がこの順に形成された半
導体基板上に、ゲート酸化膜を介してゲート電極が形成
された、いわゆるＭＯＳトランジスタを構成するもので
あり、ｎ型、ｐ型又は相補型のいずれのＭＯＳトランジ
スタとしても利用することができる。なお、相補型の半
導体装置の場合には、通常、同一の半導体基板上に形成
される。
て、シリコンゲルマニウム（ＳｉＧｅ）膜、炭素（Ｃ）
添加シリコン膜及びシリコン膜がこの順に形成された半
導体基板上に、ゲート酸化膜を介してゲート電極が形成
された、いわゆるＭＯＳトランジスタを構成するもので
あり、ｎ型、ｐ型又は相補型のいずれのＭＯＳトランジ
スタとしても利用することができる。なお、相補型の半
導体装置の場合には、通常、同一の半導体基板上に形成
される。
【００１４】本発明の半導体装置において使用すること
ができる半導体基板としては、シリコン、ゲルマニウム
等の元素半導体、ＧａＡｓ等の化合物半導体による基板
等が挙げられるが、シリコンからなる基板が好ましい。
また、シリコンとしては、アモルファス、多結晶、単結
晶等が挙げられるが、単結晶シリコンであることが好ま
しい。なお、半導体基板としては、表面半導体層が上記
の半導体により形成されるＳＯＩ基板でもよい。
ができる半導体基板としては、シリコン、ゲルマニウム
等の元素半導体、ＧａＡｓ等の化合物半導体による基板
等が挙げられるが、シリコンからなる基板が好ましい。
また、シリコンとしては、アモルファス、多結晶、単結
晶等が挙げられるが、単結晶シリコンであることが好ま
しい。なお、半導体基板としては、表面半導体層が上記
の半導体により形成されるＳＯＩ基板でもよい。
【００１５】ＳｉＧｅ膜は、ｐ型又は相補型半導体装置
において使用される場合には、特にゲルマニウムが１０
から４０ａｔｏｍ％程度含有される膜が好ましい。ま
た、膜厚は、５から５０ｎｍ程度であることが好まし
い。なお、ｎ型半導体装置において使用される場合に
は、上記のゲルマニウム濃度及び膜厚の範囲を超えるも
のであってもよい。ＳｉＧｅ膜は、公知の方法、例え
ば、エピタキシャル成長により形成することが好まし
い。
において使用される場合には、特にゲルマニウムが１０
から４０ａｔｏｍ％程度含有される膜が好ましい。ま
た、膜厚は、５から５０ｎｍ程度であることが好まし
い。なお、ｎ型半導体装置において使用される場合に
は、上記のゲルマニウム濃度及び膜厚の範囲を超えるも
のであってもよい。ＳｉＧｅ膜は、公知の方法、例え
ば、エピタキシャル成長により形成することが好まし
い。
【００１６】Ｃ添加シリコン膜は、ｎ型又は相補型半導
体装置において使用される場合には、特に炭素が０．１
から１ａｔｏｍ％程度含有される膜が好ましい。また、
膜厚は、５から５０ｎｍ程度であることが好ましい。な
お、ｐ型半導体装置において使用される場合には、上記
の炭素濃度及び膜厚の範囲を超えるものであってもよ
い。Ｃ添加シリコン膜は、公知の方法、例えば、シリコ
ン及び炭素を含む原料を用いたエピタキシャル成長によ
り形成してもよいし、シリコンを含む原料を用いたエピ
タキシャル成長によりシリコン膜を形成した後、固相拡
散、気相拡散、イオン注入により炭素をドーピングする
ことにより形成してもよい。
体装置において使用される場合には、特に炭素が０．１
から１ａｔｏｍ％程度含有される膜が好ましい。また、
膜厚は、５から５０ｎｍ程度であることが好ましい。な
お、ｐ型半導体装置において使用される場合には、上記
の炭素濃度及び膜厚の範囲を超えるものであってもよ
い。Ｃ添加シリコン膜は、公知の方法、例えば、シリコ
ン及び炭素を含む原料を用いたエピタキシャル成長によ
り形成してもよいし、シリコンを含む原料を用いたエピ
タキシャル成長によりシリコン膜を形成した後、固相拡
散、気相拡散、イオン注入により炭素をドーピングする
ことにより形成してもよい。
【００１７】シリコン膜は、膜厚５から２０ｎｍ程度
で、エピタキシャル成長により形成することが好まし
い。
で、エピタキシャル成長により形成することが好まし
い。
【００１８】ゲート酸化膜及びゲート電極は、通常ＭＯ
Ｓトランジスタ等の半導体装置を形成するために使用さ
れる膜厚、材料等により、通常形成される方法により形
成することができる。
Ｓトランジスタ等の半導体装置を形成するために使用さ
れる膜厚、材料等により、通常形成される方法により形
成することができる。
【００１９】以下に本発明の半導体装置を、図面に基づ
いて詳しく説明する。
いて詳しく説明する。
【００２０】本発明の半導体装置は、図１（ｄ）に示す
ように、ｐ型Ｓｉ基板１上にｐ型にドーピングされた深
さ１μｍ程度のｐウエル２と、ｎ型にドーピングされた
深さ１μｍ程度のｎウエル３が形成されており、これら
ｐウェル２及びｎウェル３とは、埋め込み素子分離領域
７により分離されている。
ように、ｐ型Ｓｉ基板１上にｐ型にドーピングされた深
さ１μｍ程度のｐウエル２と、ｎ型にドーピングされた
深さ１μｍ程度のｎウエル３が形成されており、これら
ｐウェル２及びｎウェル３とは、埋め込み素子分離領域
７により分離されている。
【００２１】ｐウェル２及びｎウェル３上には、エピタ
キシャルＳｉＧｅ膜４、エピタキシャルＣ添加Ｓｉ膜
５、エピタキシャルＳｉ膜６がこの順に形成されてお
り、ＳｉＯ2膜からなるゲート酸化膜８を介して、多結
晶シリコン膜によるゲート電極１１が形成され、ｎＭＯ
Ｓ及びｐＭＯＳが同一基板上に形成されている。
キシャルＳｉＧｅ膜４、エピタキシャルＣ添加Ｓｉ膜
５、エピタキシャルＳｉ膜６がこの順に形成されてお
り、ＳｉＯ2膜からなるゲート酸化膜８を介して、多結
晶シリコン膜によるゲート電極１１が形成され、ｎＭＯ
Ｓ及びｐＭＯＳが同一基板上に形成されている。
【００２２】ｐ型Ｓｉ基板１上に成長したＳｉＧｅ膜４
は、Ｓｉと同じ結晶構造をもつが、その格子定数がＳｉ
よりも数％大きいために水平方向に圧縮歪みが発生して
いる。また、その上に成長したＣ添加Ｓｉ膜５は基板Ｓ
ｉよりも格子定数が小さいために水平方向に引っ張り歪
みが発生する。
は、Ｓｉと同じ結晶構造をもつが、その格子定数がＳｉ
よりも数％大きいために水平方向に圧縮歪みが発生して
いる。また、その上に成長したＣ添加Ｓｉ膜５は基板Ｓ
ｉよりも格子定数が小さいために水平方向に引っ張り歪
みが発生する。
【００２３】ｎＭＯＳは引っ張り歪みをもつＣ添加Ｓｉ
膜５にチャネルを形成することにより、電子の移動度を
向上させ、ｐＭＯＳは圧縮歪みを内在するＳｉＧｅ層４
中にチャネルを形成することにより、正孔の移動度を向
上させることができる。具体的には、ＳｉＧｅ膜４のＧ
ｅ濃度２０％でｐＭＯＳにおいて約５０％の移動度の向
上、ＳｉＧｅ膜４の膜厚が５ｎｍ（これ以上薄くできな
い臨界膜厚のため）、Ｇｅ濃度４０％で約１００％の移
動度の向上が得られ、ＭＯＳ駆動電流を約２倍とするこ
とができる。
膜５にチャネルを形成することにより、電子の移動度を
向上させ、ｐＭＯＳは圧縮歪みを内在するＳｉＧｅ層４
中にチャネルを形成することにより、正孔の移動度を向
上させることができる。具体的には、ＳｉＧｅ膜４のＧ
ｅ濃度２０％でｐＭＯＳにおいて約５０％の移動度の向
上、ＳｉＧｅ膜４の膜厚が５ｎｍ（これ以上薄くできな
い臨界膜厚のため）、Ｇｅ濃度４０％で約１００％の移
動度の向上が得られ、ＭＯＳ駆動電流を約２倍とするこ
とができる。
【００２４】上記半導体装置は、以下のように作成する
ことができる。
ことができる。
【００２５】比抵抗５Ω・ｃｍから２０Ω・ｃｍのボロ
ンをドーピングしたｐ型Ｓｉ基板１上を用いる。このＳ
ｉ基板１のｎＭＯＳ領域に、公知のフォト技術により形
成したレジストマスク（図示せず）を用いて、公知のイ
オン注入技術により、ｐウエル２を形成する。レジスト
マスクを除去した後、同様の技術で、ｐＭＯＳ領域にｎ
ウエル３を形成する。このときのイオン注入条件は、ト
ランジスタの設計ルールにより異なるが、例えば０．３
５μｍルールの場合は、ｐウエル２はボロンイオン注入
エネルギー２００ｋｅＶ、注入量５×１０12ｃｍ-2と１
００ｋｅＶ、２×１０12ｃｍ-2を用い、ｎウエル３はリ
ンイオン注入エネルギー４００ｋｅＶ、注入量５×１０
12ｃｍ-2と２００ｋｅＶ２×１０12ｃｍ-2を用いる。
ンをドーピングしたｐ型Ｓｉ基板１上を用いる。このＳ
ｉ基板１のｎＭＯＳ領域に、公知のフォト技術により形
成したレジストマスク（図示せず）を用いて、公知のイ
オン注入技術により、ｐウエル２を形成する。レジスト
マスクを除去した後、同様の技術で、ｐＭＯＳ領域にｎ
ウエル３を形成する。このときのイオン注入条件は、ト
ランジスタの設計ルールにより異なるが、例えば０．３
５μｍルールの場合は、ｐウエル２はボロンイオン注入
エネルギー２００ｋｅＶ、注入量５×１０12ｃｍ-2と１
００ｋｅＶ、２×１０12ｃｍ-2を用い、ｎウエル３はリ
ンイオン注入エネルギー４００ｋｅＶ、注入量５×１０
12ｃｍ-2と２００ｋｅＶ２×１０12ｃｍ-2を用いる。
【００２６】次に、活性化アニールとして拡散炉で７５
０℃程度、１時間程度の処理を行う。その後、表面の自
然ＳｉＯ2膜（図示せず）を希ＨＦ液で除去し、公知の
エピタキシャル成長技術により、ＳｉＨ4とＧｅＨ4との
混合ガスを用いてＧｅ濃度１０％から４０％、厚さ５ｎ
ｍから５０ｎｍのＳｉＧｅ膜４をＳｉ基板１上全面にヘ
テロエピタキシャル成長させる。このときＧｅ濃度を高
くすればＳｉＧｅ中に内在する圧縮歪み量を大きくする
ことができるが、その場合欠陥が発生し始める臨界の膜
厚は薄くなるので、その関係で濃度と膜厚を設定する。
例えば、Ｇｅ濃度４０％の時の膜厚は１０ｎｍ以下に設
定する。
０℃程度、１時間程度の処理を行う。その後、表面の自
然ＳｉＯ2膜（図示せず）を希ＨＦ液で除去し、公知の
エピタキシャル成長技術により、ＳｉＨ4とＧｅＨ4との
混合ガスを用いてＧｅ濃度１０％から４０％、厚さ５ｎ
ｍから５０ｎｍのＳｉＧｅ膜４をＳｉ基板１上全面にヘ
テロエピタキシャル成長させる。このときＧｅ濃度を高
くすればＳｉＧｅ中に内在する圧縮歪み量を大きくする
ことができるが、その場合欠陥が発生し始める臨界の膜
厚は薄くなるので、その関係で濃度と膜厚を設定する。
例えば、Ｇｅ濃度４０％の時の膜厚は１０ｎｍ以下に設
定する。
【００２７】その後、同一装置内で成長ガスを変更し、
ＳｉＨ4とＳｉ（ＣＨ3）Ｈ3との混合ガスを用い、Ｃ濃
度０．１から２％、膜厚１０から５０ｎｍのＣ添加Ｓｉ
膜５をエピタキシャル成長させる。
ＳｉＨ4とＳｉ（ＣＨ3）Ｈ3との混合ガスを用い、Ｃ濃
度０．１から２％、膜厚１０から５０ｎｍのＣ添加Ｓｉ
膜５をエピタキシャル成長させる。
【００２８】さらに、同一装置内で成長ガスを変更し、
ＳｉＨ4ガスを用いてエピタキシャルＳｉ膜６を、膜厚
５から２０ｎｍに成長させる。ここで、Ｓｉ膜６の膜厚
は、ｎＭＯＳのチャネルをＣ添加Ｓｉ膜５中に作るため
に上限が決まっているが、ゲート酸化膜８の膜厚、Ｓｉ
膜６中のドーパント濃度、Ｃ添加Ｓｉ膜５及びＳｉ膜６
の伝導帯エネルギーのオフセット値を考慮して、適宜調
整する。例えば、ゲート酸化膜８の膜厚が２．５ｎｍ、
Ｃ濃度が０．５％、ドーパント濃度が３×１０ 17ｃｍ-3
の場合、Ｓｉ膜６の膜厚はゲート酸化時の膜減りを考慮
して２〜６．５ｎｍ程度が好ましい。
ＳｉＨ4ガスを用いてエピタキシャルＳｉ膜６を、膜厚
５から２０ｎｍに成長させる。ここで、Ｓｉ膜６の膜厚
は、ｎＭＯＳのチャネルをＣ添加Ｓｉ膜５中に作るため
に上限が決まっているが、ゲート酸化膜８の膜厚、Ｓｉ
膜６中のドーパント濃度、Ｃ添加Ｓｉ膜５及びＳｉ膜６
の伝導帯エネルギーのオフセット値を考慮して、適宜調
整する。例えば、ゲート酸化膜８の膜厚が２．５ｎｍ、
Ｃ濃度が０．５％、ドーパント濃度が３×１０ 17ｃｍ-3
の場合、Ｓｉ膜６の膜厚はゲート酸化時の膜減りを考慮
して２〜６．５ｎｍ程度が好ましい。
【００２９】次に、公知のＲＴＯ（Rapid Thermal Oxid
ation）法を用いてゲート酸化膜８の形成を行い、その
後、公知のＣＶＤ法によりＳｉＨ4ガスを用いて５５０
℃で、厚さ１００ｎｍ程度の多結晶Ｓｉ膜９を形成する
（図１（ａ））。
ation）法を用いてゲート酸化膜８の形成を行い、その
後、公知のＣＶＤ法によりＳｉＨ4ガスを用いて５５０
℃で、厚さ１００ｎｍ程度の多結晶Ｓｉ膜９を形成する
（図１（ａ））。
【００３０】続いて、公知のフォト技術により形成した
レジストマスク（図示せず）を用いて、公知のＲＩＥ
（Reactive Ion Etching）法により、ＳＦ6ガスを用
い、多結晶Ｓｉ膜９、ゲート酸化膜８も含めて素子分離
領域に深さ３００から５００ｎｍの溝を掘り、公知のＣ
ＶＤ法によりＳｉＨ4、Ｏ2ガスを用いて溝をＳｉＯ2で
埋め込み、公知のＣＭＰ（Chemical Mechanical Polis
h）法で素子分離領域以外のＳｉＯ2膜を除去して平坦化
を行う。この場合、ＣＭＰは多結晶Ｓｉ膜９表面で止め
るために、研磨剤として、ＳｉＯ2の多結晶Ｓｉに対す
る研磨レートの選択比が高いものを用いることが好まし
い。例えば、シリカ（ＳｉＯ2）、セリア（ＣｅＯ2）、
ジルコニア（ＺｒＯ2）、アルミナ（ＡｌＯ3）等が挙げ
られるが、なかでも、セリアスラリーを用いると、その
選択比は５００以上が得られる。得られたＳｉ基板１上
に多結晶Ｓｉ膜１０を公知のＣＶＤ法で形成し、図１
（ｂ）に示すように、その表面を平坦化する。
レジストマスク（図示せず）を用いて、公知のＲＩＥ
（Reactive Ion Etching）法により、ＳＦ6ガスを用
い、多結晶Ｓｉ膜９、ゲート酸化膜８も含めて素子分離
領域に深さ３００から５００ｎｍの溝を掘り、公知のＣ
ＶＤ法によりＳｉＨ4、Ｏ2ガスを用いて溝をＳｉＯ2で
埋め込み、公知のＣＭＰ（Chemical Mechanical Polis
h）法で素子分離領域以外のＳｉＯ2膜を除去して平坦化
を行う。この場合、ＣＭＰは多結晶Ｓｉ膜９表面で止め
るために、研磨剤として、ＳｉＯ2の多結晶Ｓｉに対す
る研磨レートの選択比が高いものを用いることが好まし
い。例えば、シリカ（ＳｉＯ2）、セリア（ＣｅＯ2）、
ジルコニア（ＺｒＯ2）、アルミナ（ＡｌＯ3）等が挙げ
られるが、なかでも、セリアスラリーを用いると、その
選択比は５００以上が得られる。得られたＳｉ基板１上
に多結晶Ｓｉ膜１０を公知のＣＶＤ法で形成し、図１
（ｂ）に示すように、その表面を平坦化する。
【００３１】その後、図２（ｃ）に示すように、公知の
フォト技術により形成したレジストマスク（図示せず）
を用いて、公知のＲＩＥ法でＳＦ6ガスを用いて、多結
晶Ｓｉ膜１０と多結晶Ｓｉ膜９とをゲート電極１１に加
工する。
フォト技術により形成したレジストマスク（図示せず）
を用いて、公知のＲＩＥ法でＳＦ6ガスを用いて、多結
晶Ｓｉ膜１０と多結晶Ｓｉ膜９とをゲート電極１１に加
工する。
【００３２】続いて、図２（ｄ）に示すように、公知の
フォト技術によりｎＭＯＳ領域以外の部分にレジストマ
スク（図示せず）を形成し、公知のイオン注入法で砒素
イオンを注入エネルギー４０ｋｅＶ、注入量３×１０15
ｃｍ-2で注入し、ゲート電極１１の両側に自己整合的に
Ｎ+拡散層からなるソース／ドレイン領域１２を形成す
る。同様に、公知のフォト技術によりｐＭＯＳ領域以外
の部分にレジストマスク（図示せず）を形成し、ＢＦ2
イオンを注入エネルギー４０ｋｅＶ、注入量３×１０15
ｃｍ-2で注入し、Ｐ+拡散層からなるｐＭＯＳトランジ
スタのソース／ドレイン領域１３を形成する。
フォト技術によりｎＭＯＳ領域以外の部分にレジストマ
スク（図示せず）を形成し、公知のイオン注入法で砒素
イオンを注入エネルギー４０ｋｅＶ、注入量３×１０15
ｃｍ-2で注入し、ゲート電極１１の両側に自己整合的に
Ｎ+拡散層からなるソース／ドレイン領域１２を形成す
る。同様に、公知のフォト技術によりｐＭＯＳ領域以外
の部分にレジストマスク（図示せず）を形成し、ＢＦ2
イオンを注入エネルギー４０ｋｅＶ、注入量３×１０15
ｃｍ-2で注入し、Ｐ+拡散層からなるｐＭＯＳトランジ
スタのソース／ドレイン領域１３を形成する。
【００３３】その後、公知の技術を用いて上部配線との
絶縁をするための層間絶縁膜形成、上部配線と接続する
ためのホール形成、上部配線形成工程を行い、ＬＳＩ集
積回路で用いられるＣＭＯＳ（Complimentary ＭＯＳ）
を完成させる。
絶縁をするための層間絶縁膜形成、上部配線と接続する
ためのホール形成、上部配線形成工程を行い、ＬＳＩ集
積回路で用いられるＣＭＯＳ（Complimentary ＭＯＳ）
を完成させる。
【００３４】
【発明の効果】本発明によれば、ＳｉＧｅ膜、Ｃ添加シ
リコン膜及びシリコン膜がこの順に形成された半導体基
板上に、ゲート酸化膜を介してゲート電極が形成された
半導体装置であって、Ｃ添加シリコン膜がチャネル領域
として機能するため、電子の移動度を向上させることが
できる。つまり、ヘテロエピタキシャルにおける結晶の
格子定数の差が大きく、引っ張り歪みの量が大きい程、
電子の移動度は大きくなるため、ＳｉＧｅ＞Ｓｉ＞Ｓｉ
Ｃの関係にある格子定数の違いを利用して、シリコン膜
／Ｃ添加シリコン膜／ＳｉＧｅ膜／半導体基板の構造と
することにより、引っ張り歪みをより大きくすることが
でき、ｎ型半導体装置における電子の移動度を向上し、
現在高速化が達成困難で、バイポーラトランジスタでし
か達成できていなかった高周波用ＬＳＩを実現可能とす
る。しかも、上記構成により、圧縮歪みを緩和するため
の厚膜のＳｉＧｅ膜が不要となり、製造コストの大幅な
低減が可能となる。
リコン膜及びシリコン膜がこの順に形成された半導体基
板上に、ゲート酸化膜を介してゲート電極が形成された
半導体装置であって、Ｃ添加シリコン膜がチャネル領域
として機能するため、電子の移動度を向上させることが
できる。つまり、ヘテロエピタキシャルにおける結晶の
格子定数の差が大きく、引っ張り歪みの量が大きい程、
電子の移動度は大きくなるため、ＳｉＧｅ＞Ｓｉ＞Ｓｉ
Ｃの関係にある格子定数の違いを利用して、シリコン膜
／Ｃ添加シリコン膜／ＳｉＧｅ膜／半導体基板の構造と
することにより、引っ張り歪みをより大きくすることが
でき、ｎ型半導体装置における電子の移動度を向上し、
現在高速化が達成困難で、バイポーラトランジスタでし
か達成できていなかった高周波用ＬＳＩを実現可能とす
る。しかも、上記構成により、圧縮歪みを緩和するため
の厚膜のＳｉＧｅ膜が不要となり、製造コストの大幅な
低減が可能となる。
【００３５】また、本発明によれば、ＳｉＧｅ膜、Ｃ添
加シリコン膜及びシリコン膜がこの順に形成された半導
体基板上に、ゲート酸化膜を介してゲート電極が形成さ
れた半導体装置であって、ＳｉＧｅ膜がチャネル領域と
して機能するため、正孔の移動度を向上させることがで
きる。つまり、ヘテロエピタキシャルにおける結晶の格
子定数の差が大きく、圧縮歪みの量が大きい程、正孔の
移動度は大きくなるため、ＳｉＧｅ＞Ｓｉ＞ＳｉＣの関
係にある格子定数の違いを利用して、シリコン膜／Ｃ添
加シリコン膜／ＳｉＧｅ膜／半導体基板の構造とするこ
とにより、大きな圧縮歪みを利用することができ、ｐ型
半導体装置における正孔の移動度を向上させ、より高速
化を実現した半導体装置を得ることができる。
加シリコン膜及びシリコン膜がこの順に形成された半導
体基板上に、ゲート酸化膜を介してゲート電極が形成さ
れた半導体装置であって、ＳｉＧｅ膜がチャネル領域と
して機能するため、正孔の移動度を向上させることがで
きる。つまり、ヘテロエピタキシャルにおける結晶の格
子定数の差が大きく、圧縮歪みの量が大きい程、正孔の
移動度は大きくなるため、ＳｉＧｅ＞Ｓｉ＞ＳｉＣの関
係にある格子定数の違いを利用して、シリコン膜／Ｃ添
加シリコン膜／ＳｉＧｅ膜／半導体基板の構造とするこ
とにより、大きな圧縮歪みを利用することができ、ｐ型
半導体装置における正孔の移動度を向上させ、より高速
化を実現した半導体装置を得ることができる。
【００３６】特に、ＳｉＧｅ膜が１０から４０ａｔｏｍ
％のＧｅを含有し、５から５０ｎｍの膜厚を有する場
合、Ｃ添加シリコン膜が０．１から１ａｔｏｍ％の炭素
を含有し、５から５０ｎｍの膜厚を有する場合には、ｎ
型半導体装置においては十分な引っ張り歪を得ることが
でき、ｐ型半導体装置においては十分な圧縮歪を得るこ
とができ、電子又は正孔の移動度を最大限に向上させる
ことが可能となるとともに、ＳｉＧｅ膜又はＣ添加シリ
コン膜の成膜時における制御を行いながら、Ｇｅ又はＣ
の含有量を確保することができる。
％のＧｅを含有し、５から５０ｎｍの膜厚を有する場
合、Ｃ添加シリコン膜が０．１から１ａｔｏｍ％の炭素
を含有し、５から５０ｎｍの膜厚を有する場合には、ｎ
型半導体装置においては十分な引っ張り歪を得ることが
でき、ｐ型半導体装置においては十分な圧縮歪を得るこ
とができ、電子又は正孔の移動度を最大限に向上させる
ことが可能となるとともに、ＳｉＧｅ膜又はＣ添加シリ
コン膜の成膜時における制御を行いながら、Ｇｅ又はＣ
の含有量を確保することができる。
【００３７】また、半導体基板がシリコン単結晶基板で
ある場合には、その上に形成されるＳｉＧｅ膜及びＣ添
加シリコン膜を単結晶として得ることができ、電子又は
正孔の移動度を向上させることができる。
ある場合には、その上に形成されるＳｉＧｅ膜及びＣ添
加シリコン膜を単結晶として得ることができ、電子又は
正孔の移動度を向上させることができる。
【００３８】さらに、半導体基板がＳＯＩ基板である場
合には、半導体装置を構成するソース／ドレイン間の寄
生容量を低減することができるため、より高速動作を実
現する半導体装置を提供することができる。
合には、半導体装置を構成するソース／ドレイン間の寄
生容量を低減することができるため、より高速動作を実
現する半導体装置を提供することができる。
【００３９】また、同一半導体基板上に、上記ｎ型及び
ｐ型の半導体装置が形成されてなる場合には、電子は引
っ張り歪みを内在するＣ添加Ｓｉ膜、正孔は圧縮歪みを
内在するＳｉＧｅ膜によりチャネル領域を形成すること
ができるため同一構造で相補型の半導体装置を形成する
ことができ、電子及び正孔の双方の移動度を、従来の半
導体装置の約２倍向上させることを可能としながら、従
来問題となっていた段差等の発生を生じさせることな
く、シンプルな構造の半導体装置を提供することができ
る。また、ｎ型半導体装置における電子の移動度を向上
できることで現在高速化が達成困難で、バイポーラトラ
ンジスタでしか達成できていなかった高周波用ＬＳＩが
相補型の半導体装置、例えば、ＣＭＯＳで製造可能とな
り、製造コストの大幅な低減が可能となる。
ｐ型の半導体装置が形成されてなる場合には、電子は引
っ張り歪みを内在するＣ添加Ｓｉ膜、正孔は圧縮歪みを
内在するＳｉＧｅ膜によりチャネル領域を形成すること
ができるため同一構造で相補型の半導体装置を形成する
ことができ、電子及び正孔の双方の移動度を、従来の半
導体装置の約２倍向上させることを可能としながら、従
来問題となっていた段差等の発生を生じさせることな
く、シンプルな構造の半導体装置を提供することができ
る。また、ｎ型半導体装置における電子の移動度を向上
できることで現在高速化が達成困難で、バイポーラトラ
ンジスタでしか達成できていなかった高周波用ＬＳＩが
相補型の半導体装置、例えば、ＣＭＯＳで製造可能とな
り、製造コストの大幅な低減が可能となる。
【図１】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。
の要部の概略断面工程図である。
【図２】従来のｎＭＯＳトランジスタの構成を説明する
ための要部の概略断面図である。
ための要部の概略断面図である。
【図３】従来のｐＭＯＳトランジスタの構成を説明する
ための要部の概略断面図である。
ための要部の概略断面図である。
【図４】従来のＣＭＯＳトランジスタの構成を説明する
ための要部の概略断面図である。
ための要部の概略断面図である。
【図５】従来のＣＭＯＳトランジスタの構成を説明する
ための要部の概略断面図である。
ための要部の概略断面図である。
１ ｐ型Ｓｉ基板 ２ ｐウエル ３ ｎウエル ４ ＳｉＧｅ膜 ５ Ｃ添加Ｓｉ膜 ６ Ｓｉ膜 ７ 埋め込み素子分離領域 ８ ゲート酸化膜 ９、１０ 多結晶Ｓｉ膜 １１ ゲート電極 １２、１３ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武藤 彰良 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F048 AA08 AC03 BA03 BB05 BD09 BE03 BG14 5F140 AA01 AA40 AB03 AC01 AC28 AC36 BA01 BA02 BA05 BA17 BB06 BB16 BB18 BC12 BE07 BE19 BF01 BF04 BG28 BG38 BK13 CB04 CB08 CE07
Claims (7)
- 【請求項１】 シリコンゲルマニウム膜、炭素添加シリ
コン膜及びシリコン膜がこの順に形成された半導体基板
上に、ゲート酸化膜を介してゲート電極が形成された半
導体装置であって、前記炭素添加シリコン膜がチャネル
領域として機能することを特徴とするｎチャネル型半導
体装置。 - 【請求項２】 シリコンゲルマニウム膜、炭素添加シリ
コン膜及びシリコン膜がこの順に形成された半導体基板
上に、ゲート酸化膜を介してゲート電極が形成された半
導体装置であって、前記シリコンゲルマニウム膜がチャ
ネル領域として機能することを特徴とするｐチャネル型
半導体装置。 - 【請求項３】 シリコンゲルマニウム膜が、１０から４
０ａｔｏｍ％のゲルマニウムを含有し、５から５０ｎｍ
の膜厚を有する請求項１又は２に記載の半導体装置。 - 【請求項４】 炭素添加シリコン膜が、０．１から１ａ
ｔｏｍ％の炭素を含有し、５から５０ｎｍの膜厚を有す
る請求項１〜３のいずれか１つに記載の半導体装置。 - 【請求項５】 半導体基板が、シリコン単結晶基板であ
る請求項１〜４のいずれか１つに記載の半導体装置。 - 【請求項６】 半導体基板が、ＳＯＩ基板である請求項
１〜４のいずれか１つに記載の半導体装置。 - 【請求項７】 同一半導体基板上に、請求項１、３〜６
のいずれか１つ及び請求項２〜６のいずれか１つに記載
の半導体装置が形成されてなることを特徴とする相補型
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064950A JP3678661B2 (ja) | 2001-03-08 | 2001-03-08 | 半導体装置 |
| US10/092,729 US6774409B2 (en) | 2001-03-08 | 2002-03-08 | Semiconductor device with NMOS including Si:C channel region and/or PMOS including SiGe channel region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064950A JP3678661B2 (ja) | 2001-03-08 | 2001-03-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002270826A true JP2002270826A (ja) | 2002-09-20 |
| JP3678661B2 JP3678661B2 (ja) | 2005-08-03 |
Family
ID=18923696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001064950A Expired - Fee Related JP3678661B2 (ja) | 2001-03-08 | 2001-03-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6774409B2 (ja) |
| JP (1) | JP3678661B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7229892B2 (en) | 2004-02-27 | 2007-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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| US8901566B2 (en) | 2003-10-20 | 2014-12-02 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
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| US7037770B2 (en) * | 2003-10-20 | 2006-05-02 | International Business Machines Corporation | Method of manufacturing strained dislocation-free channels for CMOS |
| US7247534B2 (en) * | 2003-11-19 | 2007-07-24 | International Business Machines Corporation | Silicon device on Si:C-OI and SGOI and method of manufacture |
| US7545001B2 (en) * | 2003-11-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company | Semiconductor device having high drive current and method of manufacture therefor |
| US7005333B2 (en) * | 2003-12-30 | 2006-02-28 | Infineon Technologies Ag | Transistor with silicon and carbon layer in the channel region |
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| US7094671B2 (en) * | 2004-03-22 | 2006-08-22 | Infineon Technologies Ag | Transistor with shallow germanium implantation region in channel |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3372158B2 (ja) | 1996-02-09 | 2003-01-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3262747B2 (ja) | 1996-09-17 | 2002-03-04 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
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-
2001
- 2001-03-08 JP JP2001064950A patent/JP3678661B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-08 US US10/092,729 patent/US6774409B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6774409B2 (en) | 2004-08-10 |
| JP3678661B2 (ja) | 2005-08-03 |
| US20020125502A1 (en) | 2002-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050506 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050510 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080520 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120520 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120520 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130520 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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