CN107667416A - 制造绝缘体上半导体的方法 - Google Patents

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Abstract

所公开的方法适合于制造诸如绝缘体上Ge(Si)结构或绝缘体上Ge结构的绝缘体上半导体结构。根据该方法，在包括锗缓冲层的硅衬底上沉积多层，该多层包含交替的层对，这些层对包括硅层以及包含锗和可选的硅的层。该多层结构以硅钝化层结束。在该多层内形成解理面，并且将该多层结构接合到包括介电层的处理衬底。沿着解理面解理该多层结构，从而制备绝缘体上半导体结构，该绝缘体上半导体结构包括半导体处理衬底、介电层、硅钝化层以及交替的层对的至少一部分，所述层对包括硅层以及包含锗和可选的硅的层。

Description

制造绝缘体上半导体的方法
相关申请的交叉引用
本申请要求2015年6月1日提交的编号为62/169,173的美国临时专利申请的优先权，通过引用将其全部公开内容并入本文中。
技术领域
本发明一般地涉及半导体晶片制造领域。更具体地说，本发明涉及用于形成诸如绝缘体上锗(硅)结构或绝缘体上锗结构的绝缘体上半导体结构的方法。
背景技术
半导体晶片通常从单晶锭(例如，硅锭)制备而成，该单晶锭被修整和研磨以具有一个或多个平坦部或缺口，以便在后续步骤中对晶片进行适当定向。然后将锭切成多个单独的晶片。虽然在此将参考由硅构造的半导体晶片，但是也可以使用其它材料来制备半导体晶片，例如锗、碳化硅、硅锗、砷化镓、以及诸如氮化镓或磷化铟的III族和V族元素的其它合金，或诸如硫化镉或氧化锌的II族和IV族元素的合金。
半导体晶片(例如硅晶片)可用于制备复合层结构。复合层结构(例如，绝缘体上半导体，更具体地说，绝缘体上硅(SOI)结构)通常包括处理(handle)晶片或层、器件层、以及位于处理层与器件层之间的绝缘(即介电)膜(典型地，氧化物层)。通常，器件层的厚度在0.01与20微米之间，例如在0.05与20微米之间。厚膜器件层可具有约1.5微米与约20微米之间的器件层厚度。薄膜器件层可以具有约0.01微米与约0.20微米之间的厚度。通常，通过使两个晶片紧密接触，由此通过范德尔瓦尔力引发接合(bond)，接着执行热处理来加强接合，来产生诸如绝缘体上硅(SOI)、蓝宝石上硅(SOS)和石英上硅的复合层结构。退火可以将末端硅烷醇基团转化为两个界面之间的硅氧烷键，从而加强接合。
在热退火之后，对接合结构进行进一步处理以去除供体晶片的大部分以实现层转移。例如，可使用诸如蚀刻或研磨的晶片减薄技术(通常被称为背面蚀刻SOI(即BESOI))，其中硅晶片被接合到处理晶片，然后被缓慢蚀刻掉，直到处理晶片上仅保留薄硅层。参见例如美国专利号5,189,500，通过引用将其全部公开内容并入本文中。这种方法耗时且成本高，浪费了一个衬底，并且对于比几微米更薄的层通常不具有合适的厚度均匀性。
实现层转移的另一常见方法是利用氢注入，接着进行热诱导的层分离。粒子(原子或电离的原子，例如氢原子、或者氢和氦原子的组合)被注入供体晶片正面下方的特定深度。注入的粒子在供体晶片中在其被注入的特定深度处形成解理面(cleave plane)。清洁供体晶片的表面以去除注入工艺期间沉积在晶片上的有机化合物或其它污染物，例如硼化合物。
然后将供体晶片的正面接合到处理晶片以通过亲水性接合工艺形成接合晶片。在接合之前，通过将晶片的表面暴露于含有例如氧或氮的等离子体来激活供体晶片和/或处理晶片。向等离子体的暴露在通常被称为表面活化的处理中修饰表面的结构，该活化处理使供体晶片和处理晶片中的一者或两者的表面为亲水性。可以通过湿法处理(例如SC1清洁或氢氟酸)额外地化学活化晶片的表面。湿法处理和等离子体活化可以以任一顺序发生，或者可以仅对晶片进行一次处理。然后将晶片压在一起，并在其间形成键。由于范德华力，该键相对较弱，在可发生进一步处理之前必须被加强。
在一些处理中，通过加热或退火接合晶片对来加强供体晶片与处理晶片(即，接合晶片)之间的亲水性键。在一些处理中，晶片接合可以在低温下发生，例如在约300℃到500℃之间下发生。升高的温度导致在供体晶片和处理晶片的邻接表面之间形成共价键，从而使供体晶片与处理晶片之间的键坚固。在对接合晶片进行加热或退火的同时，早期注入供体晶片中的粒子弱化了解理面。
然后使供体晶片的一部分沿着解理面从接合晶片分离(即，解理)以形成SOI晶片。可以通过将接合晶片放置在夹具中来进行解理，在该夹具中，垂直于接合晶片的相反两侧施加机械力，以便将供体晶片的一部分从接合晶片拉开。根据一些方法，利用吸盘施加机械力。供体晶片的该部分的分离是通过在解理面处，在接合晶片的边缘处施加机械楔来引发的，以便引发裂缝沿着解理面的扩展。然后通过吸盘施加的机械力将供体晶片的该部分从接合晶片拉出，从而形成SOI晶片。
根据其它方法，接合对可以在一段时间内经受升高的温度以将供体晶片的一部分从接合晶片分离。向升高的温度的暴露导致裂缝沿解理面的引发和扩展，从而分离供体晶片的一部分。由于奥斯特瓦尔德熟化(Ostwald ripening)所生长的来自于注入离子的空隙形成，形成了裂缝。空隙被氢气和氦气填充。空隙变成小片(platelet)。小片中的压缩气体使微腔和微裂缝扩展，这使得注入平面上的硅弱化。如果退火在适当时间停止，则该弱化的接合晶片可通过机械处理而被解理。然而，如果热处理持续更长的时间和/或处于更高的温度，则微裂缝扩展达到所有裂缝沿解理面合并的水平，从而分离供体晶片的一部分。该方法允许转移层更好的均匀性并允许供体晶片的再循环，但是典型地需要将注入且接合的对加热到接近500℃的温度。
绝缘体上硅锗(SGOI)衬底通常通过锗冷凝或从硅衬底上生长的外延沉积的硅锗缓冲层的硅锗层的层转移来制造。在Ge冷凝方法中，在绝缘体上硅(SOI)上生长应变SiGe外延层。参见T.Tezuka等人的APL79，p1798(2001)。SiGe外延层的Ge浓度通常在10-30％之间的范围内。在硅锗层的外延沉积之后，在O2环境气氛中，在具有各种热循环的炉子中处理晶片以优先氧化硅。在氧化循环之间，经常使用氩环境气氛中的退火以使Ge扩散并使该层均质化。这种方法的一个缺点是：在Ge冷凝期间由于SiGe层的应变弛豫而引起穿透位错(threading dislocation)的解离，由此产生高密度的堆垛层错。
替代地，使用智能切割技术从应变弛豫的SiGe缓冲层转移薄SiGe层。参见Fitzgerald的Solid-State Electronics 48(2004)1297-1305。被转移的SiGe层的层质量由在供体衬底上生长的SiGe外延层决定。迄今为止的研究表明，获得高质量应变弛豫的SiGe缓冲层是非常具有挑战性的。为了利用SiGe层中比硅层更高的载流子迁移率，SiGe层中的Ge浓度需要高于50％，优选地高于80％。具有高Ge浓度和由密集穿透位错导致的粗糙表面(Rms在2与50nm之间的量级)的应变弛豫的SiGe缓冲层中的高密度穿透位错(～1010穿透位错/cm2)降低了被转移的SiGe层的质量并使层转移工艺复杂化。此外，SiGe缓冲层中的残余应力导致高晶片弯曲(尤其是对于300mm晶片)，这导致晶片接合和层转移中的工艺问题。
发明内容
简言之，本发明涉及一种制备多层结构的方法。所述方法包括：(a)在硅衬底的正面上沉积包含锗的第一层，其中所述硅衬底包括：两个大致平行的主表面，其中一个是所述硅衬底的所述正面，另一个是所述硅衬底的背面；连接所述硅衬底的所述正面和所述背面的周缘；位于所述硅衬底的所述正面与所述背面之间并且与所述正面和所述背面平行的中心平面；与所述中心平面垂直的中心轴；以及位于所述硅衬底的所述正面与所述背面之间的体区域，并且其中所述包含锗的第一层具有沿着所述中心轴测量的约0.5微米与约100微米之间的厚度；(b)在所述包含锗的第一层上沉积包含硅的第二层，其中所述包含硅的第二层具有沿着所述中心轴测量的约0.5纳米与约5纳米之间的厚度；以及(c)在所述包含硅的第二层上沉积包含锗及可选的硅的第三层，其中所述包含硅和锗的第三层具有化学式SixGe1-x，其中x是约0与约0.8之间的摩尔比，并且其中所述包含硅和锗的第三层具有至少约1纳米的厚度。
本发明还涉及一种制备绝缘体上半导体结构的方法。所述方法包括：在多层结构中形成解理面，所述多层结构包括：(i)硅衬底，其包括：两个大致平行的主表面，其中一个是所述硅衬底的正面，另一个是所述硅衬底的背面；连接所述硅衬底的所述正面和所述背面的周缘；位于所述硅衬底的所述正面与所述背面之间并且与所述正面和所述背面平行的中心平面；与所述中心平面垂直的中心轴；以及位于所述硅衬底的所述正面与所述背面之间的体区域，(ii)锗层，其与所述硅衬底的所述正面界面接触，(iii)至少一对层，其与所述锗层界面接触，每对层包括硅层和包含锗及可选的硅且具有化学式SixGe1-x的层，其中x是约0与约0.8之间的摩尔比，以及(iv)硅钝化层，其与所述至少一对层接触，其中所述解理面形成在包括所述硅层和所述硅锗层的所述至少一对层内；以及将所述多层结构接合到与半导体处理衬底的正面界面接触的介电层，所述半导体处理衬底包括：两个大致平行的主表面，其中一个是所述半导体处理晶片的所述正面，另一个是所述硅处理衬底的背面；连接所述半导体处理衬底的所述正面和所述背面的周缘；以及位于所述半导体处理衬底的所述正面与所述背面之间的体区域。
本发明还涉及一种多层结构，其包括：(i)硅衬底，其包括：两个大致平行的主表面，其中一个是所述硅衬底的正面，另一个是所述硅衬底的背面；连接所述硅衬底的所述正面和所述背面的周缘；位于所述硅衬底的所述正面与所述背面之间并且与所述正面和所述背面平行的中心平面；与所述中心平面垂直的中心轴；以及位于所述硅衬底的所述正面与所述背面之间的体区域，(ii)锗层，其与所述硅衬底的所述正面界面接触，(iii)至少一对层，其与所述锗层界面接触，每对层包括硅层和包含锗及可选的硅且具有化学式SixGe1-x的层，其中x是约0与约0.8之间的摩尔比，以及(iv)硅钝化层，其与所述至少一对层接触。
本发明的其它目的和特征将在下文中部分地可见及部分地被指出。
附图说明
图1A到图1E示出了根据本发明的方法的一些实施例的制造多层硅锗供体结构的示例性处理流程。
图2示出了根据本发明的方法的一些实施例的制造绝缘体上硅锗(SGOI)结构的示例性处理流程。
具体实施方式
根据本发明的一些实施例，提供一种用于制造绝缘体上半导体结构(SOI)的方法，更具体地说，一种用于制造绝缘体上硅锗结构(SGOI)的方法。在一些实施例中，将包含Ge的缓冲层沉积在硅衬底(例如硅晶片)上，更具体地说，沉积在单晶硅晶片上。缓冲层允许一个或多个高质量的Ge或SiGe层的随后沉积。在沉积Ge或SiGe层之后，沉积薄硅层。在沉积Ge或SiGe层之后沉积薄硅层的过程可以重复一次或多次，例如两次、三次、四次、五次、六次、七次、八次或更多次，从而形成由交替的Ge或SiGe层以及硅层构成的多层叠层。可以对高质量的硅锗层进行离子注入和接合到处理衬底并进行解理技术以制造SGOI。
I.衬底
参考图1A，用于本发明的方法的衬底可以包括诸如硅衬底的半导体衬底10，例如硅晶片，更具体地，单晶硅晶片。通常，半导体衬底10包括两个大致平行的主表面12、14。平行表面中的一个是晶片的正面12，另一平行表面是晶片的背面14。半导体衬底10包括连接正面12和背面14的周缘16、位于正面12与背面16之间的体区域18、以及位于正面与背面之间的中心平面20。半导体衬底10另外包括垂直于中心平面20的假想中心轴22和从中心轴22延伸到周缘16的径向长度24。另外，由于半导体晶片(例如硅晶片)典型地具有某种总厚度变化(TTV)、翘曲(warp)和弯曲(bow)，正面上的每个点与背面上的每个点之间的中点可能不会精确地落入一平面内。然而，实际上，TTV、翘曲和弯曲典型地很轻微，以至于可以说中点近似落入假想的中心平面内，该中心平面在正面与背面之间近似等距。
在本发明的任何操作之前，半导体衬底10的正面12和背面14可以是基本相同的。表面被称为“正面”或“背面”只是为了方便，通常用于区分在其上进行本发明的方法的操作的表面。在本发明的上下文中，半导体衬底10(例如单晶硅晶片)的“正面”是指在其上进行本发明的方法的步骤的主表面。
半导体衬底10可以是单晶半导体晶片。在优选实施例中，半导体晶片包括从由硅、碳化硅、蓝宝石、氮化铝、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合构成的组中选择的半导体材料。本发明的单晶半导体晶片典型地具有至少约150mm，至少约200mm，至少约300mm或至少约450mm的标称直径。晶片厚度可以从约250微米变动到约1500微米，例如在约300微米到约1000微米之间，合适地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可以是约725微米。
在特别优选的实施例中，半导体衬底10包括单晶硅晶片，该单晶硅晶片是从根据传统的切克劳斯基晶体生长方法或浮区生长方法生长的单晶锭切片而成。这些方法以及标准的硅切片、研磨、蚀刻和抛光技术在例如F.Simura的Semiconductor Silicon CrystalTechnology，Academic Press，1989和Silicon Chemical Etching(J.Grabmaier编辑)，Springer-Verlag，N.Y.，1982(通过参考并入本文)中公开。优选地，晶片通过本领域技术人员已知的标准方法抛光和清洁。参见例如W.C.O'Mara等人的Handbook of SemiconductorSilicon Technology，Noyes Publications。如果需要，可以例如在标准的SC1/SC2溶液中清洁晶片。在一些实施例中，本发明的单晶硅晶片是这样的单晶硅晶片：其是从根据传统的切克劳斯基(“Cz”)晶体生长方法生长的单晶锭切片而成，典型地具有至少约150mm，至少约200mm，至少约300mm或至少约450mm的标称直径。优选地，单晶硅处理晶片和单晶硅供体晶片都具有镜面抛光的正面光洁度，其不存在诸如划痕、大粒子等的表面缺陷。晶片厚度可以从约250微米变动到约1500微米，例如在约300微米到约1000微米之间，合适地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可以是约725微米。
在一些实施例中，半导体衬底10(例如单晶硅晶片)包含一般通过切克劳斯基生长方法实现的浓度的填隙氧。在一些实施例中，半导体晶片包含浓度在约4PPMA到约18PPMA之间的氧。在一些实施例中，半导体晶片包含浓度在约10PPMA到约35PPMA之间的氧。优选地，单晶硅晶片包含浓度不大于约10ppma的氧。填隙氧可根据SEMI MF 1188-1105测量。
通常，对于SOI衬底的处理晶片的电阻率没有限制。半导体衬底10可以具有通过切克劳斯基或浮区法获得的任何电阻率。因此，半导体衬底10的电阻率基于本发明的结构的最终用途/应用的要求。因此电阻率可以从毫欧姆或更小变动到兆欧姆或更大。在一些实施例中，半导体衬底10包括p型或n型掺杂剂。合适的掺杂剂包括硼(p型)、镓(p型)、磷(n型)、锑(n型)和砷(n型)。掺杂剂浓度基于处理晶片的期望电阻率来选择。在一些实施例中，单晶半导体处理衬底包括p型掺杂剂。在一些实施例中，单晶半导体处理衬底是包含诸如硼的p型掺杂剂的单晶硅晶片。
在一些实施例中，半导体衬底10具有相对低的最小体电阻率，例如低于约100ohm-cm，低于约50ohm-cm，低于约1ohm-cm，低于约0.1ohm-cm，或者甚至低于约0.01ohm-cm。在一些实施例中，半导体衬底10具有相对低的最小体电阻率，例如低于约100ohm-cm，或者在约1ohm-cm到约100ohm-cm之间。低电阻率晶片可以包括诸如硼(p型)、镓(p型)、磷(n型)、锑(n型)和砷(n型)的电活性掺杂剂。
在一些实施例中，半导体衬底10具有相对高的最小体电阻率。高电阻率晶片通常是从通过切克劳斯基法或浮区法生长的单晶锭切片而成。高电阻率晶片可以包括诸如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)和砷(n型)的电活性掺杂剂，通常浓度非常低。可以对Cz生长的硅晶片进行在约600℃到约1000℃范围的温度下的热退火，以便消除由晶体生长期间并入的氧引起的热施主。在一些实施例中，单晶半导体处理晶片的最小体电阻率为至少100ohm-cm，至少约500ohm-cm，至少约1000ohm-cm，或甚至至少约3000ohm-cm，例如在约100ohm-cm到约100,000ohm-cm之间，或约500ohm-cm到约100,000ohm-cm之间，或约1000ohm-cm到约100,000ohm-cm之间，或约500ohm-cm到约10,000ohm-cm之间，或约750ohm-cm到约10,000ohm-cm之间，约1000ohm-cm到约10,000ohm-cm之间，约2000ohm-cm到约10,000ohm-cm之间，约3000ohm-cm到约10,000Ohm-cm之间，或约3000Ohm-cm到约5,000Ohm-cm之间。在一些实施例中，高电阻率单晶半导体处理衬底可以包括p型掺杂剂，例如硼、镓、铝或铟。在一些实施例中，高电阻率单晶半导体处理衬底可以包括n型掺杂剂，例如磷、锑或砷。用于制备高电阻率晶片的方法在本领域中是已知的，并且这样的高电阻率晶片可以从商业供应商处获得，例如SunEdison Semiconductor Ltd.(St.Peters,MO；先前称为MEMC Electronic Materials,Inc.)。
半导体衬底10可以包括单晶硅。半导体衬底10可以具有(100)、(110)或(111)晶向中的任何一种，并且晶向的选择可以由该结构的最终用途决定。在一些优选实施例中，由于本发明的硅锗层适合于取代逻辑器件中的硅器件层，所以半导体衬底10具有(100)晶向。硅锗的使用提高了逻辑器件的开关速度，(100)晶向一般用于CMOS器件，例如逻辑器件，因为该晶面提供最佳的器件性能。
参考图1A，半导体衬底10包括中心轴22。因为衬底10的各个层以及根据本发明的方法随后添加的层的“厚度”是沿着中心轴22测量的，因此在图1A中具体地描绘出该中心轴22。
II.锗沉积和退火
根据本发明的方法，并参考图1B，包含锗的层30被沉积到半导体衬底10的正面12(图1A)上。在一些实施例中，包含锗的层30是基本上纯的锗，这是因为用于沉积锗层的前体不包括实质上将沉积其它材料(例如硅)的前体。因此，包含锗的层30可以包含不超过痕量的其它材料(小于约1％，优选地小于约0.1％，小于约0.01％，或甚至小于约0.001％)。换句话说，包含锗的层30是至少约95％的Ge，至少约98％的Ge，至少约99％的Ge，至少约99.99％Ge，甚至至少约99.999％的Ge。锗可以沉积在具有沿着中心轴22测量的约0.1微米到约100微米之间，例如沿着中心轴22测量的约0.5微米到约100微米之间，例如沿着中心轴22测量的约0.5微米到约50微米之间，或沿着中心轴22测量的约1微米到约10微米之间的沉积厚度的层30中。
锗层30可以使用金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、或分子束外延(MBE)来沉积。锗可以以脉冲模式或连续模式沉积。在一些实施例中，锗可以通过外延沉积来沉积。用于Ge沉积的市售工具包括但不限于ASM Epsilon E2000、ASM Epsilon E3200、Centura。锗可以通过使用诸如GeH4、Ge2H4、GeCl4、GeCl2、GeF2、GeF4、GeI2、GeI4及其组合的锗前体的外延沉积来沉积。反应室环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气(也是反应物)为氢气。锗层沉积温度可以在约200℃到约900℃之间，例如在约200℃到约800℃之间，例如在约300℃到约700℃之间，或在约400℃到约600℃之间。反应室环境压力可以在约10乇(约1.33kPa)到约760乇(约101.32kPa)之间，优选在约10乇(约1.33kPa)到约100乇(约13.33kPa)之间。
在本发明的一些实施例中，在沉积锗层之后，对其上包括含锗的层30的半导体衬底10进行退火，从而提高穿透位错的迁移率并导致其湮灭。穿透位错在Ge中具有高迁移率。退火增加了穿透位错滑过Ge层的可能性，在该Ge中，穿透位错相互结合或到达表面，在表面处穿透位错被湮灭。参见Wang等人的APPLIED PHYSICS LETTERS 94，102115_2009。此外，Ge中的穿透位错的高迁移率防止了典型地在SiGe缓冲层中发现的穿透位错堆积的形成。退火可以将锗缓冲层中的穿透位错密度降低到不超过约1×107穿透位错/cm2，例如不超过约1×106穿透位错/cm2。
另外，Ge中穿透位错的高迁移率抑制或甚至防止穿透位错堆积的形成，由此减少了晶片变形。当在Ge缓冲层中没有位错堆积时，应变弛豫的Ge缓冲层中的残余应力是由热膨胀系数的失配(Ge的热膨胀系数为5.9ppm，Si的热膨胀系数为2.6ppm)所致的应力。相比之下，当在Si衬底上生长SiGe缓冲层时，由于其较高的滑动激活能量(Ge的滑动激活能量为～1.5eV，SiGe的滑动激活能量为2.3eV)，穿透位错或者堆积，或者不会滑动得很长，不足以湮灭。结果，与高密度的穿透位错相关联的应力与热应力相结合导致大的晶片变形。增加SiGe缓冲层中的Ge浓度在一定程度上减轻晶片变形。
此外，退火可以降低表面粗糙度。Ge原子的较高表面迁移率导致与SiGe层(均方根，Rms，粗糙度为约1与20nm之间)相比改善的缓冲层的表面粗糙度(均方根，Rms，粗糙度为约0.5nm)。通过等式计算作为粗糙度度量的均方根，其中粗糙度分布图包含沿着轨迹的有序的、等间隔的点，并且yi是从平均线(mean line)到数据点的垂直距离。典型地在2×2微米2的面积上测量Rms。平滑的Ge缓冲层表面为Si刻蚀停止层或SiGe顶层的进一步生长提供了优异的起始表面，并且不需要如使用SiGe缓冲层时所需要的化学机械抛光工艺。
另外，锗缓冲层促进平滑的Si和SiGe顶层的生长。当Si或SiGe顶层在应变弛豫的Ge缓冲层上生长时，Si(SiGe)与Ge之间的晶格失配在Si(SiGe)顶层中建立拉伸应力。拉伸应力为SiGe顶层生长期间的表面平滑化提供了驱动力。通过这种方法可以获得平滑的SiGe层，这有利于随后的晶片接合工艺。
退火可以在至少约500℃，例如至少约750℃，例如约500℃到约930℃之间，或约750℃到约900℃之间的温度下发生。退火温度应低于锗的熔点(其为938.2℃)。反应室环境压力可以在约10乇(约1.33kPa)到约760乇(约101.32kPa)之间，优选在约10乇(约1.33kPa)到约100乇(约13.33kPa)之间。退火期间的反应室环境气氛可以包括载气，载气可以是惰性的或者其可以是还原气氛。合适的气体包括氢气、氦气、氮气、氩气或其任何组合。退火持续时间可以在约1秒到约60分钟之间，例如在约10秒到约30分钟之间。
III.硅蚀刻停止层的沉积
在一些实施例中并且参考图1C，在沉积锗缓冲层30之后，可以在锗缓冲层30上沉积包含硅的蚀刻停止层40。包含硅的蚀刻停止层40可以使用金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或分子束外延(MBE)来沉积。在一些实施例中，可以通过外延沉积来沉积硅。硅前体包括甲基硅烷、四氢化硅(甲硅烷)、丙硅烷(Si3H8)、乙硅烷(Si2H6)、戊硅烷、新戊硅烷、丁硅烷、二氯甲硅烷(SiH2Cl2)、三氯甲硅烷(SiHCl3)、四氯化硅(SiCl4)等。在一些优选实施例中，硅前体从甲硅烷、二氯甲硅烷(SiH2Cl2)和三氯甲硅烷(SiHCl3)中选择。反应室环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气(也是反应物)为氢气。在一些实施例中，沉积温度可以在约300℃到约800℃之间，例如在约300℃到约600℃之间，例如在约400℃到约500℃之间。反应室环境压力可以在约10乇(约1.33kPa)到约760乇(约101.32kPa)之间，优选在约10乇(约1.33kPa)到约100乇(约13.33kPa)之间。
在一些实施例中，包含硅的蚀刻停止层40具有沿着中心轴22测量的约0.1纳米到约50纳米之间的厚度。在一些实施例中，该厚度可以是沿着中心轴22测量的约0.5纳米到约20纳米之间的厚度，或者是沿着中心轴22测量的约0.5纳米到约5纳米之间的厚度。
位于Ge或SiGe层与Ge缓冲层之间的包含硅的蚀刻停止层40有利于在SGOI修整工艺(finishing process)期间提供停止层。另外，在最终的SGOI结构中，包含硅的蚀刻停止层40在SiGe器件层与下伏的绝缘体层(典型地，SiO2)之间提供有效的钝化。
IV.含锗层(纯锗层或硅锗层)的沉积
在一些实施例中并参考图1D，在沉积锗缓冲层30和包含硅的蚀刻停止层40之后，在包含硅的蚀刻停止层40上沉积包含锗及可选的硅的层50。该包含锗及可选的硅的层具有化学式SixGe1-x，其中x是约0.00与约0.8之间的摩尔比，例如约0.1与约0.8之间的摩尔比，例如约0.1与约0.4之间的摩尔比。包含锗及可选的硅的层50可以使用金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或分子束外延(MBE)来沉积。在一些实施例中，硅和锗可以通过外延沉积来沉积。硅前体包括甲基硅烷、四氢化硅(甲硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯甲硅烷(SiH2Cl2)、三氯甲硅烷(SiHCl3)、四氯化硅(SiCl4)等。在一些优选实施例中，硅前体从甲硅烷、二氯甲硅烷(SiH2Cl2)和三氯甲硅烷(SiHCl3)中选择。锗可以通过使用从GeH4、Ge2H4、GeCl4及其组合构成的组选择的锗前体的外延沉积来沉积。反应室环境气氛可以另外包含载气，载气可以是惰性的或者其可以是还原气氛。合适的载气包括氢气、氩气、氦气、氮气或其任何组合。优选的载气(也是反应物)为氢气。包含锗及可选的硅的层50可以在约200℃到约800℃之间，例如约300℃到约700℃之间的沉积温度下沉积。反应室环境压力可以在约10乇(约1.33kPa)到约760乇(约101.32kPa)之间，优选地在约10乇(约1.33kPa)到约100乇(约13.33kPa)之间。
在一些实施例中，包含锗及可选的硅的层50具有沿着中心轴22测量的约1纳米到约1000纳米之间的厚度。在一些实施例中，该厚度可以是沿着中心轴22测量的约5纳米到约300纳米的厚度。包含锗及可选的硅的层50的厚度决定了最终SGOI结构上的Ge或SiGe器件层的厚度。
V.附加层的沉积以制备层叠层
现在参考图1E，如本文所公开的，可以重复硅蚀刻停止层的沉积以及包含锗及可选的硅的层的沉积的步骤，从而产生包括两个硅蚀刻层40、60和两个包含锗及可选的硅的层50、70。一对硅蚀刻停止层和包含锗及可选的硅的层的沉积可以重复一次或多于一次，即两次、三次、四次、五次、六次或更多次，由此制备包括多对硅蚀刻层和包含硅及锗的层的多层结构。
V.绝缘体上半导体结构(GeOI或SGOI结构)的层转移和制造
参考图2，包括至少一对硅蚀刻停止层和包含锗及可选的硅的层的多层结构(在图2中标记为100和110)是在绝缘体上半导体230、330(例如绝缘体上锗(GeOI)或绝缘体上硅锗(SGOI)结构)的制造中的供体结构。如图2所示，多层供体结构100以四对硅蚀刻停止层和包含锗及可选的硅的层开始层转移工艺。该多层供体结构可以包括一对或多对，例如至少两对、三对、四对、五对、六对、七对或更多对硅蚀刻停止层和包含锗及可选的硅的层。在第一层转印操作之后，对包括粗糙解理表面的多层供体结构102进行湿法化学蚀刻以去除包含锗及可选的硅的粗糙层，并且变成结构103。所使用的蚀刻剂仅选择性地蚀刻包含锗及可选的硅的层，但不蚀刻硅蚀刻停止层。合适的蚀刻剂溶液是H2O2溶液(每升蒸馏水包含0.1到1摩尔过氧化氢)。蚀刻操作可以在标准半导体制造清洁器中，在室温或升高的温度下(例如在50到70℃之间)完成。依赖于蚀刻剂浓度和温度，典型的蚀刻时间处于30秒到10分钟之间的范围。包括含硅的蚀刻停止层40和含锗且可选地含有来自起始多层供体结构100的硅的层50的层对可被转移到包括半导体处理层210和介电层220的处理衬底上。该工艺可以重复一次或多次，其中来自多层供体结构110的层对可以被转移到包括半导体处理层310和介电层320的处理衬底上。在第二层转移操作之后，对所得到的多层供体结构104进行另一湿法化学蚀刻以去除包含锗及可选的硅的粗糙层，该粗糙层具有粗糙的解理表面。层转移导致制造出绝缘体上半导体230、330，例如绝缘体上锗(GeOI)或绝缘体上硅锗(SGOI)结构。
根据本发明的一些实施例，在第一步骤中，透过包括硅蚀刻停止层和包含锗及可选的硅的层的层对，将离子注入多层结构100中，以在硅蚀刻层附近制备解理面。将离子注入到足够的深度，以使得包括硅蚀刻层和包含硅及锗的层的至少一个层对可以被转移到处理衬底上。在离子注入之前，多层结构的正面可以被热氧化(其中沉积的半导体材料膜的某个部分将被消耗)以制备半导体氧化物膜，或者可以通过诸如PECVD或LPCVD的CVD氧化物沉积来生长半导体氧化物(例如，二氧化硅)膜。在一些实施例中，可以以与上述相同的方式在诸如ASM A400的炉中热氧化多层结构的正面。在一些实施例中，供体衬底被氧化以在正面层上提供至少约5纳米厚，例如约5纳米到约1000纳米厚，或至少约10纳米厚，例如约10纳米到约10,000纳米，约10纳米到约5,000纳米，或约100纳米到约800纳米，例如约600纳米的氧化物层。
另外，可以对多层结构的正面上的氧化物层进行化学机械抛光(CMP)以减小表面粗糙度，优选地减小至小于约5埃的RMS 2x2微米 2的水平，其中均方根粗糙度分布图包含沿着轨迹的有序的、等间隔的点，并且yi是从平均线到数据点的垂直距离。
离子注入可以在市售仪器(例如Applied Materials Quantum II、Quantum LEAP或Quantum X)中进行。注入的离子包括He、H、H2或其组合。以足以在半导体供体衬底中形成损伤层的密度和持续时间进行离子注入。注入密度的范围可以从约1012离子/cm2到约1017离子/cm2，例如从约1014离子/cm2到约1017离子/cm2，例如从约1015离子/cm2到约1016离子/cm2。注入能量的范围可以从约1keV到约3,000keV，例如从约5keV到约1,000keV，或从约5keV到约200keV，或从5keV到约100keV，或从5keV到约80keV。注入深度决定了转移到处理衬底上的材料量。优选地，离子注入深度如图2所示足以在硅锗层中形成解理面，以使得转移到处理衬底上的材料包括硅蚀刻停止层、硅锗层和另一硅蚀刻停止层。Si刻蚀停止层的插入也导致尖锐的解理面并导致解理面的表面粗糙度降低。由硅蚀刻停止层在两个相邻的包含锗及可选的硅的层之间的界面处引起的界面应变倾向于俘获注入的离子，例如H+或He+，其约束位于硅蚀刻停止层处的空腔(cavity)。解理很可能沿着硅蚀刻停止层发生。
在本发明的一些实施例中，其中具有由氦离子和/或氢离子注入形成的离子注入区域的多层结构在足以形成热激活的解理面的温度下退火。一个合适的工具的例子可能是简单的箱式炉，例如Blue M型。在一些优选实施例中，该结构在约200℃到约350℃，约225℃到约325℃，优选地约300℃的温度下退火。热退火可以发生约10分钟到约10小时，例如约0.5小时到约4小时，或约2小时到约8小时的持续时间。这些温度范围内的热退火足以形成热激活的解理面。
根据本发明的方法，多层结构被接合到处理衬底210。处理衬底210优选地包括与其正面界面接触的介电层220。多层结构的顶部硅层被接合到与处理衬底210的正面进行界面接触的介电层220。处理衬底210包括从由硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合构成的组中选择的半导体材料。半导体处理衬底210包括两个大致平行的主表面，其中一个是半导体处理晶片的正面，另一个是半导体处理衬底的背面；连接半导体处理晶片的正面和背面的周缘；以及位于半导体处理衬底的正面与背面之间的体区域。半导体处理衬底210典型地是具有至少约150mm，至少约200mm，至少约300毫米，或者至少约450毫米的标称直径的晶片。处理衬底210的厚度可以从约250微米变动到约1500微米，例如约300微米到约1000微米之间，合适地在约500微米到约1000微米的范围内。在一些具体实施例中，晶片厚度可以是约725微米。在一些实施例中，处理衬底210包括单晶硅，该单晶硅是从根据传统的切克劳斯基晶体生长法或浮区生长法生长的单晶锭切片而成。
处理衬底包括介电层220。合适的介电层可以包括从二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡以及它们的组合中选择的材料。在一些实施例中，介电层的厚度为至少约5纳米厚，至少约10纳米厚，例如约10纳米到约10,000纳米之间，约10纳米到约5,000纳米之间，50纳米到约400纳米之间，或约100纳米到约400纳米之间，例如约50纳米、100纳米或200纳米，或约100纳米到约800纳米之间，例如约600纳米。
在一些实施例中，介电层包括从由二氧化硅、氮化硅、氮氧化硅及其任何组合构成的组中选择的一种或多种绝缘材料。在一些实施例中，介电层的厚度为至少约5纳米厚，至少约10纳米厚，例如约10纳米到约10,000纳米之间，约10纳米到约5,000纳米之间，约50纳米到约400纳米之间，或约100纳米到约400纳米之间，例如约50纳米、100纳米或200纳米，或约100纳米到约800纳米之间，例如约600纳米。
在一些实施例中，介电层包括多层绝缘材料。介电层可以包括两个绝缘层、三个绝缘层或更多个绝缘层。每个绝缘层可以包括从二氧化硅、氮氧化硅、氮化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其任何组合中选择的材料。在一些实施例中，每个绝缘层可以包括从由二氧化硅、氮化硅、氮氧化硅及其任何组合构成的组中选择的材料。每个绝缘层的厚度可以为至少约5纳米厚，至少约10纳米厚，例如约10纳米到约10,000纳米之间，约10纳米到约5,000纳米之间，50纳米到约400纳米之间，或约100纳米到约400纳米之间，例如约50纳米、100纳米或200纳米，或约100纳米到约800纳米之间，例如约600纳米。
由于多层结构的顶部硅层与处理衬底的介电层220之间的机械接合相对较弱，因此在一些实施例中，该接合结构可以进一步被退火以使接合坚固。在本发明的一些实施例中，接合结构在足以在单晶半导体供体衬底中形成热激活的解理面的温度下退火。一个合适的工具的例子可能是一个简单的箱式炉，例如Blue M型。在一些优选实施例中，该接合结构在约200℃到约350℃，约225℃到约325℃，优选地约300℃的温度下被退火。热退火可以发生约10分钟到约10小时的持续时间，优选地约2小时的持续时间。这些温度范围内的热退火足以形成热激活的解理面。在进行热退火以激活解理面之后，该接合结构可以被解理。
在热退火之后，多层结构的顶部硅层与处理衬底的介电层220之间的接合足够强，足以通过在解理面处解理该接合结构来引发层转移。可以根据本领域中已知的技术发生解理。在一些实施例中，接合结构可以被放置在常规解理台中，该常规解理台的一侧固定在固定吸盘上，另一侧通过附加的吸盘固定在铰接臂上。在吸盘附件附近引发裂缝，可动臂围绕铰链枢转，从而将晶片解理开。解理去除半导体供体晶片的一部分，从而在绝缘体上半导体复合结构上留下半导体器件层，优选地硅器件层。
在解理之后，可以对解理的结构进行可选的高温退火，以便进一步加强转移层(包括顶部硅层、包含硅和锗的层以及包含硅的蚀刻停止层)与半导体处理衬底之间的接合。合适的工具的一个例子可能是竖式炉，例如ASM A400。在一些优选实施例中，接合结构在约800℃到约900℃，优选地约850℃的温度下被退火。退火温度应低于Ge的熔点，即938.2℃。热退火可以发生约0.5小时到约8小时的持续时间，优选约4小时的持续时间。这些温度范围内的热退火足以加强被转移的器件层与单晶半导体处理衬底之间的接合。
在解理和高温退火之后，可以对接合结构进行旨在去除多余材料(包括硅锗)的蚀刻工艺。包含锗及可选的硅的层可以在溶液中被蚀刻。蚀刻剂仅选择性地蚀刻包含锗及可选的硅的层50，但不蚀刻Si蚀刻停止层。合适的蚀刻剂溶液是H2O2溶液(每升蒸馏水包含0.1到1摩尔的过氧化氢)。蚀刻操作可以在标准半导体制造清洁器中，在室温或升高的温度下(例如在50与70℃之间)完成。依赖于蚀刻剂浓度和温度，典型的蚀刻时间范围为从30秒到10分钟。可以将HCl加入到含H2O2的蚀刻剂中以帮助去除金属污染物。
在一些实施例中，可以通过在使用H2作为载气的水平流动单晶片外延反应器中对接合结构进行气相HCl蚀刻工艺来蚀刻该接合结构。绝缘体上硅锗(SGOI)结构230包括处理衬底210、介电层220、薄硅层和包含锗及可选的硅的层。
由于在图2中示出为110的多层结构(在图1E中示例性地示出)仍然包括由硅蚀刻停止层和包含锗及可选的硅的层组成的附加对，因此进行离子注入、接合、解理和蚀刻的工艺，从而制备额外的绝缘体上半导体330，例如绝缘体上锗(GeOI)或绝缘体上硅锗(SGOI)结构，该结构包括处理衬底310、介电层320、薄硅层，以及包含锗及可选的硅的层。该工艺可以继续，直到由硅蚀刻停止层和包含锗及可选的硅的层组成的附加对被耗尽。或者，可以对供体结构进行硅蚀刻层和包含硅及锗的层的对的沉积的附加循环。
已经详细描述了本发明，显而易见的是，在不脱离所附权利要求限定的本发明的范围的情况下，可以进行修改和变化。
由于在不脱离本发明的范围的情况下可以对上述组合物和处理进行各种改变，所以上述说明书中包含的所有事项都被解释为示例性的，而不是限制性意义上的。
当介绍本发明或其优选实施例的要素时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或多个该要素。术语“包括”、“包含”和“具有”旨在是包含性的，并且意味着除了所列出的要素之外还可以有另外的要素。

Claims (33)

1.一种制备多层结构的方法，所述方法包括：
(a)在硅衬底的正面上沉积包含锗的第一层，其中所述硅衬底包括：两个大致平行的主表面，其中一个是所述硅衬底的所述正面，另一个是所述硅衬底的背面；连接所述硅衬底的所述正面和所述背面的周缘；位于所述硅衬底的所述正面与所述背面之间并且与所述正面和所述背面平行的中心平面；与所述中心平面垂直的中心轴；以及位于所述硅衬底的所述正面与所述背面之间的体区域，并且其中所述包含锗的第一层具有沿着所述中心轴测量的约0.5微米与约100微米之间的厚度；
(b)在所述包含锗的第一层上沉积包含硅的第二层，其中所述包含硅的第二层具有沿着所述中心轴测量的约0.5纳米与约5纳米之间的厚度；以及
(c)在所述包含硅的第二层上沉积包含锗及可选的硅的第三层，其中所述包含硅和锗的第三层具有化学式SixGe1-x，其中x是约0与约0.8之间的摩尔比，并且其中所述包含硅和锗的第三层具有至少约1纳米的厚度。
2.根据权利要求1所述的方法，其中重复步骤(b)和(c)。
3.根据权利要求1所述的方法，其中重复至少两次步骤(b)和(c)。
4.根据权利要求1所述的方法，其中所述包含锗的第一层具有沿着所述中心轴测量的约0.5微米与约50微米之间的厚度。
5.根据权利要求1所述的方法，其中所述包含锗的第一层具有沿着所述中心轴测量的约1微米与约10微米之间的厚度。
6.根据权利要求1所述的方法，进一步包括以足以减少穿透位错的量的温度和持续时间对包括所述包含锗的第一层的所述硅衬底进行退火。
7.根据权利要求6所述的方法，其中所述穿透位错密度不大于约1×107穿透位错/cm2。
8.根据权利要求6所述的方法，其中所述穿透位错密度不大于约1×106穿透位错/cm2。
9.根据权利要求1所述的方法，其中所述包含硅的第二层具有沿着所述中心轴测量的约0.5纳米与约20纳米之间的厚度。
10.根据权利要求1所述的方法，其中所述第三层包含锗和硅并且具有化学式SixGe1-x，其中x是约0.1与约0.4之间的摩尔比。
11.根据权利要求1所述的方法，其中所述包含锗及可选的硅的第三层具有约1纳米与约1000纳米之间的厚度。
12.根据权利要求1所述的方法，其中所述包含锗及可选的硅的第三层具有约5纳米与约300纳米之间的厚度。
13.根据权利要求1所述的方法，其中每个层通过外延沉积而被沉积。
14.一种制备绝缘体上半导体结构的方法，所述方法包括：
在多层结构中形成解理面，所述多层结构包括：(i)硅衬底，其包括：两个大致平行的主表面，其中一个是所述硅衬底的正面，另一个是所述硅衬底的背面；连接所述硅衬底的所述正面和所述背面的周缘；位于所述硅衬底的所述正面与所述背面之间并且与所述正面和所述背面平行的中心平面；与所述中心平面垂直的中心轴；以及位于所述硅衬底的所述正面与所述背面之间的体区域，(ii)锗层，其与所述硅衬底的所述正面界面接触，(iii)至少一对层，其与所述锗层界面接触，每对层包括硅层和包含锗及可选的硅且具有化学式SixGe1-x的层，其中x是约0与约0.8之间的摩尔比，以及(iv)硅钝化层，其与所述至少一对层接触，其中所述解理面形成在包括所述硅层和所述硅锗层的所述至少一对层内；以及
将所述多层结构接合到与半导体处理衬底的正面界面接触的介电层，所述半导体处理衬底包括：两个大致平行的主表面，其中一个是所述半导体处理晶片的所述正面，另一个是所述硅处理衬底的背面；连接所述半导体处理衬底的所述正面和所述背面的周缘；以及位于所述半导体处理衬底的所述正面与所述背面之间的体区域。
15.根据权利要求14所述的方法，其中所述多层结构包括至少两对层，所述至少两对层包括所述硅层和所述包含锗及可选的硅的层。
16.根据权利要求14所述的方法，其中所述解理面通过以下方式形成：
将离子注入所述多层结构中，其中所述离子透过所述硅钝化层被注入到峰值注入离子浓度的深度，所述峰值注入离子浓度的深度位于包括所述硅层和所述包含锗及可选的硅的层的所述至少一对层内；以及
以足以在所述峰值注入离子浓度的深度处或附近形成所述解理面的温度和持续时间对所述多层结构进行退火。
17.根据权利要求16所述的方法，其中所注入的离子从由氢、氦及其组合所构成的组中进行选择。
18.根据权利要求14所述的方法，其中所述锗层具有沿着所述中心轴测量的约0.5微米与约100微米之间的厚度。
19.根据权利要求14所述的方法，其中所述硅层具有沿着所述中心轴测量的约0.5纳米与约5纳米之间的厚度。
20.根据权利要求14所述的方法，其中所述包含锗及可选的硅的层具有化学式SixGe1-x，其中x是约0.1与约0.4之间的摩尔比。
21.根据权利要求14所述的方法，其中所述包含锗及可选的硅的层具有约1纳米与约1000纳米之间的厚度。
22.根据权利要求14所述的方法，进一步包括：在包括所述硅层和所述包含锗及可选的硅的层的所述至少一对层内的所述解理面处解理所述多层结构，从而制备绝缘体上半导体结构，所述绝缘体上半导体结构包括所述半导体处理衬底、所述介电层、所述硅钝化层、以及所述一对层的至少一部分，所述一对层包括所述硅层和所述包含锗及可选的硅的层。
23.根据权利要求22所述的方法，进一步包括蚀刻并平滑化包括所述硅层和所述包含锗及可选的硅的所述一对层的解理部分。
24.一种多层结构，包括：
(i)硅衬底，其包括：两个大致平行的主表面，其中一个是所述硅衬底的正面，另一个是所述硅衬底的背面；连接所述硅衬底的所述正面和所述背面的周缘；位于所述硅衬底的所述正面与所述背面之间并且与所述正面和所述背面平行的中心平面；与所述中心平面垂直的中心轴；以及位于所述硅衬底的所述正面与所述背面之间的体区域，
(ii)锗层，其与所述硅衬底的所述正面界面接触，
(iii)至少一对层，其与所述锗层界面接触，每对层包括硅层和包含锗及可选的硅且具有化学式SixGe1-x的层，其中x是约0与约0.8之间的摩尔比，以及
(iv)硅钝化层，其与所述至少一对层接触。
25.根据权利要求24所述的多层结构，包括至少两对层，所述至少两对层包括所述硅层和所述包含锗及可选的硅的层。
26.根据权利要求24所述的多层结构，其中所述锗层具有沿着所述中心轴测量的约0.5微米与约50微米之间的厚度。
27.根据权利要求24所述的多层结构，其中所述锗层具有沿着所述中心轴测量的约1微米与约10微米之间的厚度。
28.根据权利要求24所述的多层结构，其中所述锗层具有不大于约1×107穿透位错/cm2的穿透位错密度。
29.根据权利要求24所述的多层结构，其中所述锗层具有不大于约1×106穿透位错/cm2的穿透位错密度。
30.根据权利要求24所述的多层结构，其中所述至少一对层中的所述硅层具有沿着所述中心轴测量的约0.5纳米与约5纳米之间的厚度。
31.根据权利要求24所述的多层结构，其中所述包含锗和硅的层具有化学式SixGe1-x，其中x是约0.1与约0.4之间的摩尔比。
32.根据权利要求24所述的多层结构，其中所述包含锗及可选的硅的层具有约1纳米与约1000纳米之间的厚度。
33.根据权利要求24所述的多层结构，其中所述包含锗及可选的硅的层具有约5纳米与约300纳米之间的厚度。
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