FR3036844A1 - Procede de fabrication de semi-conducteur sur isolant - Google Patents

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Abstract

La présente invention concerne un procédé qui est adapté pour produire une structure de semi-conducteur sur isolant, telle qu'une structure de Ge(Si) sur isolant ou une structure de Ge sur isolant. Selon le procédé, une structure multicouche comprenant des paires de couches alternées, comprenant une couche de silicium et une couche de germanium facultativement avec du silicium est déposée sur un substrat en silicium comprenant une couche tampon de germanium. La structure multicouche est complétée par une couche de passivation de silicium. Un plan de clivage est formé dans la structure multicouche, et la structure multicouche est liée à un substrat de manipulation comprenant une couche diélectrique. La structure multicouche est clivée le long du plan de clivage de manière à préparer une structure de semi-conducteur sur isolant comprenant un substrat de manipulation de semi-conducteur , une couche diélectrique, une couche de passivation de silicium, et au moins une partie des paires de couches alternées, comprenant une couche de silicium et une couche de germanium facultativement avec du silicium.

Description

1 PROCÉDÉ DE FABRICATION DE SEMI-CONDUCTEUR SUR ISOLANT RÉFÉRENCE CROISÉE À UNE DEMANDE ASSOCIÉE La présente demande revendique la priorité sur la demande de brevet U.S. provisoire n°62/169,173 déposée le ler juin 2015. DOMAINE DE L'INVENTION La présente invention concerne généralement le domaine de la fabrication de tranches de semi-conducteurs. Plus spécifiquement, la présente invention concerne un procédé de formation d'une structure de semi-conducteur sur isolant, telle qu'une structure de Ge(Si) sur isolant ou une structure de Ge sur isolant.
CONTEXTE DE L'INVENTION Les tranches de semi-conducteur sont généralement préparées à partir d'un lingot monocristallin (par exemple, un lingot de silicium) qui est taillé et poncé de manière à avoir une ou plusieurs surfaces homogènes ou encoches pour obtenir une orientation correcte de la tranche dans les procédures suivantes. Le lingot est ensuite tranché en tranches individuelles. Bien qu'il soit fait référence présentement à des tranches de semi-conducteur constituées de silicium, d'autres matériaux peuvent être utilisés pour préparer des tranches de semi-conducteur, tel que le germanium, le carbure de silicium, silicium-germanium, l'arséniure de gallium, et d'autres alliages d'éléments du groupe III et du groupe V, tels que le nitrure de gallium ou le phosphure d'indium, ou des alliages d'éléments du groupe II et du groupe IV, tels que le sulfure de cadmium ou l'oxyde de zinc. Des tranches de semi-conducteur (par exemple, des tranches de silicium) peuvent être utilisées dans la préparation de structures de couches composites. Une structure de couches composites (par exemple, une structure de semi-conducteur sur isolant et, plus spécifiquement, de silicium sur isolant (SOI)) comprend généralement une tranche ou couche de manipulation, une couche de composant, et un film (typiquement une couche d'oxyde) isolant (c'est-à-dire, diélectrique) entre la couche de manipulation et la couche de composant. Généralement, la couche de composant a une épaisseur comprise entre 0,01 et 20 micromètres, par exemple une 3036844 épaisseur comprise entre 0,05 et 20 micromètres. Des couches de composant à film épais peuvent avoir une épaisseur de couche de composant comprise entre environ 1,5 micromètre et environ 20 micromètres. Des couches de composant à film mince peuvent avoir une épaisseur comprise entre environ 0,01 micromètre et environ 5 0,20 micromètre. En général, des structures de couche composite, telles que du silicium sur isolant (SOI), du silicium sur saphir (SOS), et du silicium sur quartz, sont produites par placement de deux tranches en contact étroit, de manière à initier la liaison par des forces de van der Waal, suivi par un traitement thermique pour renforcer la liaison. Le recuit peut convertir les groupes silanol terminaux en liaisons 10 siloxane entre les deux interfaces, de manière à renforcer la liaison. Après recuit thermique, la structure liée subit un traitement supplémentaire pour éliminer une partie substantielle de la tranche donneuse pour obtenir un transfert de couche. Par exemple, des techniques d'amincissement de tranche, par exemple, la 15 gravure ou le ponçage , peuvent être utilisées, souvent appelées SOI à gravure arrière (c'est-à-dire, BES01), dans lesquelles une tranche de silicium est liée à la tranche de manipulation et ensuite lentement gravée jusqu'à ce qu'il ne reste qu'une couche mince de silicium sur la tranche de manipulation. Voir, par exemple, le brevet U.S. n° 5 189 500. Ce procédé est long et coûteux, gaspille un des substrats et ne 20 produit généralement pas une uniformité d'épaisseur adaptée pour des couches ayant une épaisseur inférieure à quelques microns. Un autre procédé courant pour obtenir un transfert de couche utilise une implantation d'hydrogène suivie d'une séparation de couche thermiquement induite. Des 25 particules (atomes ou atomes ionisés, par exemple, des atomes d'hydrogène ou une combinaison d'atomes d'hydrogène et d'hélium) sont implantées à une profondeur spécifiée au-dessous de la surface avant de la tranche donneuse. Les particules implantées forment un plan de clivage dans la tranche donneuse à la profondeur spécifiée à laquelle elles ont été implantées. La surface de la tranche donneuse est 30 nettoyée pour éliminer les composés organiques ou autres contaminants, tels que des composés de bore, déposés sur la tranche pendant le processus d'implantation. La surface avant de la tranche donneuse est ensuite liée à une tranche de manipulation pour former une tranche liée par un processus de liaison hydrophile.
35 Avant la liaison, la tranche donneuse et/ou la tranche de manipulation sont activées par exposition des surfaces des tranches à un plasma contenant, par exemple, de 3036844 3 l'oxygène ou de l'azote. L'exposition au plasma modifie la structure des surfaces dans un processus souvent appelé activation de surface, ledit processus d'activation rendant hydrophiles les surfaces de l'un ou des deux parmi la tranche donneuse et la tranche de manipulation. Les surfaces des tranches peuvent en outre être 5 chimiquement activées par un traitement humide, tel qu'un nettoyage SC1 ou l'acide fluorhydrique. Le traitement humide et l'activation par plasma peuvent être conduits dans un ordre quelconque, ou bien les tranches peuvent être soumises à un seul traitement. Les tranches sont ensuite pressées conjointement, et une liaison est formée entre celles-ci. Cette liaison est relativement faible, en raison des forces de 10 van der Waal, et doit être renforcée avant qu'un traitement supplémentaire puisse être conduit. Dans certains procédés, la liaison hydrophile entre la tranche donneuse et la tranche de manipulation (c'est-à-dire, une tranche liée) est renforcée par chauffage ou recuit 15 de la paire de tranches liée. Dans certains procédés, la liaison de tranche peut être conduite à des températures basses, par exemple entre approximativement 300 °C et 500 °C. Les températures élevées causent la formation de liaisons covalentes entre les surfaces de jonction de la tranche donneuse et de la tranche de manipulation, solidifiant ainsi la liaison entre la tranche donneuse et la tranche de 20 manipulation. Simultanément avec le chauffage ou le recuit de la tranche liée, les particules précédemment implantées dans la tranche donneuse affaiblissent le plan de clivage. Une partie de la tranche donneuse est ensuite séparée (c'est-à-dire, clivée) le long 25 du plan de clivage à partir de la tranche liée pour former la tranche SOI. Le clivage peut être effectué par placement de la tranche liée dans un dispositif dans lequel une force mécanique est appliquée perpendiculairement aux côtés opposés de la tranche liée afin de retirer une partie de la tranche donneuse de la tranche liée. Selon certains procédés, des ventouses sont utilisées pour appliquer la force 30 mécanique. La séparation de la partie de la tranche donneuse est initiée par application d'un coin mécanique sur le bord de la tranche liée au plan de clivage afin d'initier la propagation d'une fissure le long du plan de clivage. La force mécanique appliquée par les ventouses retire alors la partie de la tranche donneuse de la tranche liée, de manière à former une tranche SOI.
35 3036844 4 Selon d'autres procédés, la paire liée peut plutôt être soumise à une température élevée pendant une certaine période de temps pour séparer la partie de la tranche donneuse de la tranche liée. Une exposition à la température élevée cause l'initiation et la propagation de fissures le long du plan de clivage, séparant ainsi une partie de 5 la tranche donneuse. La fissure se forme en raison de la formation de vides à partir des ions implantés, qui croissent par maturation d'Ostwald. Les vides sont remplis avec de l'hydrogène et de l'hélium. Les vides deviennent des lamelles. Les gaz sous pression dans les lamelles propagent des microcavités et des microfissures, qui affaiblissent le silicium sur le plan d'implantation. Si le recuit est arrêté au temps 10 approprié, la tranche liée affaiblie peut être clivée par un processus mécanique. Cependant, si le traitement thermique est prolongé pendant une durée plus longue et/ou à une température plus élevée, la propagation de microfissures atteint le niveau auquel toutes les fissures fusionnent le long du plan de clivage, séparant ainsi une partie de la tranche donneuse. Ce procédé permet une meilleure uniformité 15 de la couche transférée et permet le recyclage de la tranche donneuse, mais requiert typiquement le chauffage de la paire implantée et liée à des températures proches de 500 °C. Des substrats de silicium-germanium sur isolant (SG01) sont fréquemment fabriqués 20 par condensation de germanium ou transfert de couche d'une couche de silicium- germanium à partir d'une couche tampon de silicium-germanium déposée de façon épitaxiale formée sur un substrat en silicium. Dans l'approche de condensation de Ge, une couche épitaxiale de SiGe sous contrainte est formée sur Si sur isolant (SOI). Voir T. Tezuka, et al., APL 79, p1798 (2001). La concentration de Ge de la 25 couche épitaxiale de SiGe est généralement dans la plage comprise entre 10 et 30 %. Après dépôt épitaxial d'une couche de silicium-germanium, la tranche est traitée dans un four avec différents cycles thermiques dans une atmosphère ambiante de 02 afin d'oxyder de façon préférentielle le silicium. Entre les cycles d'oxydation, un recuit dans une atmosphère ambiante d'argon est fréquemment 30 utilisé pour permettre la diffusion de Ge et homogénéiser la couche. Les densités élevées de défauts d'empilement générés par la dissociation de dislocations traversantes due à la relaxation de contrainte de couche de SiGe pendant la condensation de Ge est un inconvénient de cette approche.
35 En variante, une couche mince de SiGe est transférée depuis une couche tampon de SiGe à relaxation de contrainte en utilisant la technique Smart Cut. Voir Fitzgerald, 3036844 5 Solid-State Electronics 48 (2004) 1297-1305. La qualité de couche de la couche de SiGe transférée est déterminée par la couche épitaxiale de SiGe formée sur le substrat donneur. Les recherches conduites à ce jour ont montré qu'il est très difficile d'obtenir une couche tampon de SiGe à relaxation de contrainte de haute 5 qualité. Afin de tirer profit de la plus grande mobilité de porteur dans la couche de SiGe par rapport à une couche de silicium, la concentration de Ge dans la couche de SiGe doit être supérieure à 50 %, de préférence supérieure à 80 %. La densité élevée de dislocations traversantes (-10" dislocations traversantes par cm2) dans des tampons de SiGe à relaxation de contrainte avec une concentration élevée de 10 Ge et la surface rugueuse (Rms de l'ordre de 2 à 50 nm) causée par des dislocations traversantes denses dégradent la qualité de la couche de SiGe transférée et compliquent le processus de transfert de couche. De plus, la contrainte résiduelle dans la couche tampon de SiGe conduit à une cambrure de tranche élevée, en particulier pour les tranches de 300 mm, qui cause des problèmes de traitement 15 dans la liaison de tranche et le transfert de couche. RÉSUMÉ DE L'INVENTION 20 Brièvement, la présente invention concerne un procédé de préparation d'une structure multicouche. Le procédé comprend (a) le dépôt d'une première couche comprenant du germanium sur une surface avant d'un substrat en silicium, le substrat en silicium comprenant deux surfaces majeures, généralement parallèles, 25 dont l'une est la surface avant du substrat en silicium et dont l'autre est une surface arrière du substrat en silicium, un bord circonférentiel assemblant les surfaces avant et arrière du substrat en silicium, un plan central entre et parallèle à la surface avant et la surface arrière du substrat en silicium, un axe central perpendiculaire au plan central, et une région volumique entre les surfaces avant et arrière du substrat en 30 silicium, et en outre dans lequel la première couche comprenant du germanium a une épaisseur comprise entre environ 0,5 micromètre et environ 100 micromètres, telle que mesurée le long de l'axe central ; (b) le dépôt d'une deuxième couche comprenant du silicium sur la première couche comprenant du germanium, la deuxième couche comprenant du silicium ayant une épaisseur comprise entre 35 environ 0,5 nanomètre et environ 5 nanomètres, telle que mesurée le long de l'axe central ; et (c) le dépôt d'une troisième couche comprenant du germanium et 3036844 6 facultativement du silicium sur la deuxième couche comprenant du silicium, la troisième couche comprenant du silicium et du germanium ayant une formule SixGei_x, dans laquelle x est compris entre environ 0 et environ 0,8, en rapport molaire et en outre la troisième couche comprenant du silicium et du germanium 5 ayant une épaisseur d'au moins environ 1 nanomètre. La présente invention concerne en outre un procédé de préparation d'une structure de semi-conducteur sur isolant. Le procédé comprend la formation d'un plan dé clivage dans une structure multicouche, la structure multicouche comprenant (i) un 10 substrat en silicium comprenant deux surfaces majeures, généralement parallèles, dont l'une est une surface avant du substrat en silicium et dont l'autre est une surface arrière du substrat en silicium, un bord circonférentiel assemblant les surfaces avant et arrière du substrat en silicium, un plan central entre et parallèle à la surface avant et la surface arrière du substrat en silicium, un axe central 15 perpendiculaire au plan central, et une région volumique entre les surfaces avant et arrière du substrat en silicium, (ii) une couche de germanium en contact interfacial avec la surface avant du substrat en silicium, (iii) au moins une paire de couches en contact interfacial avec la couche de germanium, chaque paire de couches comprenant une couche de silicium et une couche comprenant du germanium et 20 facultativement du silicium ayant une formule SixGel_x, dans laquelle x est compris entre environ 0 et environ 0,8, en rapport molaire, et (iv) une couche de passivation de silicium en contact avec au moins une paire de couches, où le plan de clivage est formé dans au moins une paire de couches comprenant la couche de silicium et la couche de silicium-germanium ; et la liaison de la structure multicouche au niveau 25 d'un contact interfacial de couche diélectrique avec une surface avant d'un substrat de manipulation de semi-conducteur, le substrat de manipulation de semi-conducteur comprenant deux surfaces majeures, généralement parallèles, dont l'une est la surface avant de la tranche de manipulation de semi-conducteur et dont l'autre est une surface arrière du substrat de manipulation de semi-conducteur, un bord 30 circonférentiel assemblant les surfaces avant et arrière du substrat de manipulation de semi-conducteur, et une région volumique entre les surfaces avant et arrière du substrat de manipulation de semi-conducteur. La présente invention concerne en outre une structure multicouche comprenant : (i) 35 un substrat en silicium comprenant deux surfaces majeures, généralement parallèles, dont l'une est une surface avant du substrat en silicium et dont l'autre est 3036844 7 une surface arrière du substrat en silicium, un bord circonférentiel assemblant les surfaces avant et arrière du substrat en silicium, un plan central entre et parallèle à la surface avant et la surface arrière du substrat en silicium, un axe central perpendiculaire au plan central, et une région volumique entre les surfaces avant et 5 arrière du substrat en silicium, (ii) une couche de germanium en contact interfacial avec la surface avant du substrat en silicium, (iii) au moins une paire de couches en contact interfacial avec la couche de germanium, chaque paire de couches comprenant une couche de silicium et une couche comprenant du germanium et facultativement du silicium ayant une formule SixGei_x, dans laquelle x est compris 10 entre environ 0 et environ 0,8, en rapport molaire, et (iv) une couche de passivation de silicium en contact avec l'au moins une paire de couches. D'autres objets et caractéristiques de cette invention apparaîtront en partie et sont en partie décrits ci-après.
15 BRÈVE DESCRIPTION DES DESSINS Les figures 1A à 1E décrivent un schéma de procédé exemplaire pour fabriquer une structure de donneur de silicium-germanium multicouche selon des modes de 20 réalisation du procédé de la présente invention. La figure 2 décrit un schéma de procédé exemplaire pour fabriquer une structure de silicium-germanium sur isolant (SG01) selon des modes de réalisation du procédé de la présente invention.
25 DESCRIPTION DÉTAILLÉE DE MODE(S) DE RÉALISATION DE L'INVENTION Selon certains modes de réalisation de la présente invention, un procédé est décrit pour produire une structure de semi-conducteur sur isolant (SOI), et plus 30 spécifiquement une structure de silicium-germanium sur isolant (SG01). Dans certains modes de réalisation, une couche tampon comprenant Ge est déposée sur un substrat en silicium, par exemple, une tranche de silicium, et plus spécifiquement une tranche de silicium monocristallin. La couche tampon permet le dépôt consécutif d'une ou plusieurs couches de Ge ou de SiGe de haute qualité. Le dépôt d'une 35 couche de Ge ou de SiGe est suivi par le dépôt d'une couche mince de silicium. Le processus de dépôt d'une couche de Ge ou de SiGe, suivi du dépôt d'une couche 3036844 mince de silicium peut être répété une ou plusieurs fois, par exemple, deux, trois, quatre, cinq, six, sept, huit fois ou plus, de manière à former un empilement multicouche de couches de Ge ou SiGe et de silicium alternées. Les couches de silicium-germanium de haute qualité peuvent être soumises à une implantation 5 ionique et une liaison à un substrat de manipulation et soumises à une technique de clivage pour fabriquer un SGOI. Substrats 10 En référence à la figure 1A, un substrat pour utilisation dans le procédé de la présente invention peut comprendre un substrat de semi-conducteur 10, tel qu'un substrat en silicium, par exemple, une tranche de silicium, et plus spécifiquement une tranche de silicium monocristallin. En général, le substrat de semi-conducteur 10 15 comprend deux surfaces majeures, généralement parallèles 12, 14. Une des surfaces parallèles est une surface avant 12 de la tranche, et l'autre surface parallèle est une surface arrière 14 de la tranche. Le substrat de semi-conducteur 10 comprend un bord circonférentiel 16 assemblant la surface avant 12 et la surface arrière 14, une région volumique 18 entre la surface avant 12 et surface arrière 16, 20 et un plan central 20 entre les surfaces avant et arrière. Le substrat de semi- conducteur 10 comprend en outre un axe central imaginaire 22 perpendiculaire au plan central 22 et une longueur radiale 24 qui s'étend de l'axe central 22 au bord circonférentiel 16. De plus, étant donné que les tranches de semi-conducteur, par exemple, des tranches de silicium, ont typiquement une variation d'épaisseur totale 25 (TTV), un gauchissement et une cambrure, le point central entre chaque point sur la surface avant et chaque point sur la surface arrière peut ne pas être situé précisément dans un plan. Dans la pratique, cependant, la TTV, le gauchissement et la cambrure sont typiquement tellement faibles que, selon une approximation étroite, il peut être dit que les points centraux sont situés dans un plan central imaginaire qui 30 est approximativement équidistant entre les surfaces avant et arrière. Avant toute opération de la présente invention, la surface avant 12 et la surface arrière 14 d'un substrat de semi-conducteur 10 peuvent être sensiblement identiques. Une surface est appelée « surface avant » ou « surface arrière » 35 uniquement par souci de commodité et généralement pour distinguer la surface sur laquelle les opérations de procédé de la présente invention sont effectuées. Dans le 3036844 contexte de la présente invention, une « surface avant » d'un substrat de semiconducteur 10, par exemple, une tranche de silicium monocristallin, désigne la surface majeure sur laquelle les étapes du procédé de la présente invention sont effectuées.
5 Le substrat de semi-conducteur 10 peut être une tranche de semi-conducteur monocristallin. Dans des modes de réalisation préférés, les tranches de semiconducteur comprennent un matériau semi-conducteur choisi dans le groupe constitué des silicium, carbure de silicium, saphir, nitrure d'aluminium, silicium- 10 germanium, arséniure de gallium, nitrure de gallium, phosphure d'indium, arséniure d'indium-gallium, germanium, et des combinaisons de ceux-ci. Les tranches de semiconducteur monocristallin de la présente invention ont typiquement un diamètre nominal d'au moins environ 150 mm, au moins environ 200 mm, au moins environ 300 mm, ou au moins environ 450 mm. Les épaisseurs de tranche peuvent varier 15 d'environ 250 micromètres à environ 1500 micromètres, par exemple entre environ 300 micromètres et environ 1000 micromètres, de manière appropriée dans la plage d'environ 500 micromètres à environ 1000 micromètres. Dans certains modes de réalisation spécifiques, l'épaisseur de tranche peut être d'environ 725 micromètres.
20 Dans des modes de réalisation particulièrement préférés, le substrat de semi- conducteur 10 comprend une tranche de silicium monocristallin qui a été tranchée à partir d'un lingot monocristallin formé selon les procédés de croissance de cristaux de Czochralski conventionnels ou des procédés de croissance de zone flottante. De tels procédés, ainsi que des techniques standard de tranchage, rodage, gravure et 25 polissage de silicium sont décrits, par exemple, dans F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, et Silicon Chemical Etching, (J. Grabmaier éd.) Springer-Verlag, N.Y., 1982. De préférence, les tranches sont polies et nettoyées par des procédés standards connus de l'homme du métier. Voir, par exemple, W.C. O'Mara et al., Handbook of Semiconductor Silicon Technology, 30 Noyes Publications. Le cas échéant, les tranches peuvent être nettoyées, par exemple, dans une solution SC1/SC2 standard. Dans certains modes de réalisation, les tranches de silicium monocristallin de la présente invention sont des tranches de silicium monocristallin qui ont été tranchées à partir d'un lingot monocristallin formé selon les procédés de croissance de cristaux de Czochralski (« Cz ») 35 conventionnels, ayant typiquement un diamètre nominal d'au moins environ 150 mm, au moins environ 200 mm, au moins environ 300 mm, ou au moins environ 450 mm.
3036844 10 De préférence, la tranche de manipulation de silicium monocristallin et la tranche donneuse de silicium monocristallin ont une surface avant avec des finitions poli-miroir qui est exempte de défauts de surface, tels que des rayures, des grandes particules, etc. L'épaisseur de tranche peut varier d'environ 250 micromètres à 5 environ 1500 micromètres, par exemple entre environ 300 micromètres et environ 1000 micromètres, de manière appropriée dans la plage d'environ 500 micromètres à environ 1000 micromètres. Dans certains modes de réalisation spécifiques, l'épaisseur de tranche peut être d'environ 725 micromètres.
10 Dans certains modes de réalisation, le substrat de semi-conducteur 10, par exemple, la tranche de silicium monocristallin comprend de l'oxygène interstitiel à des concentrations qui sont généralement obtenues par le procédé de croissance de Czochralski. Dans certains modes de réalisation, les tranches de semi-conducteur comprennent de l'oxygène à une concentration comprise entre environ 4 PPMA et 15 environ 18 PPMA. Dans certains modes de réalisation, les tranches de semi- conducteur comprennent de l'oxygène à une concentration comprise entre environ 10 PPMA et environ 35 PPMA. De préférence, la tranche de silicium monocristallin comprend de l'oxygène à une concentration de pas plus d'environ 10 ppma. L'oxygène interstitiel peut être mesuré selon SEMI MF 1188-1105.
20 En général, il n'existe pas de contraintes sur la résistivité des tranches de manipulation du substrat SOI. Le substrat de semi-conducteur 10 peut avoir une résistivité quelconque pouvant être obtenue par les procédés de Czochralski ou de zone flottante. En conséquence, la résistivité du substrat de semi-conducteur 10 est 25 basée sur les exigences de l'utilisation/application finale de la structure de la présente invention. En conséquence, la résistivité peut varier du milliohm ou moins au mégaohm ou plus. Dans certains modes de réalisation, le substrat de semiconducteur 10 comprend un dopant de type p ou de type n. Des dopants adaptés comprennent le bore (type p), le gallium (type p), le phosphore (type n), l'antimoine 30 (type n), et l'arsenic (type n). La concentration de dopant est choisie sur la base de la résistivité souhaitée de la tranche de manipulation. Dans certains modes de réalisation, le substrat de manipulation de semi-conducteur monocristallin comprend un dopant de type p. Dans certains modes de réalisation, le substrat de manipulation de semi-conducteur monocristallin est une tranche de silicium monocristallin 35 comprenant un dopant de type p, tel que le bore.
3036844 11 Dans certains modes de réalisation, le substrat de semi-conducteur 10 a une résistivité volumique minimale relativement faible, telle que moins d'environ 100 ohm-cm, moins d'environ 50 ohm-cm, moins d'environ 1 ohm-cm, moins d'environ 0,1 ohm-cm, ou même moins d'environ 0,01 ohm-cm. Dans certains modes 5 de réalisation, le substrat de semi-conducteur 10 a une résistivité volumique minimale relativement faible, telle que moins d'environ 100 ohm-cm, ou entre environ 1 ohm-cm et environ 100 ohm-cm. Des tranches à résistivité faibles peuvent comprendre des dopants électriquement actifs, tels que le bore (type p), le gallium (type p), le phosphore (type n), l'antimoine (type n), et l'arsenic (type n).
10 Dans certains modes de réalisation, le substrat de semi-conducteur 10 a une résistivité volumique minimale relativement élevée. Des tranches à résistivité élevée sont généralement tranchées à partir de lingots monocristallins formés par le procédé de Czochralski ou de zone flottante. Des tranches à résistivité élevée 15 peuvent comprendre des dopants électriquement actifs, tel que le bore (type p), le gallium (type p), l'aluminium (type p), l'indium (type p), le phosphore (type n), l'antimoine (type n), et l'arsenic (type n), à des concentrations généralement très faibles. Des tranches de silicium formées selon Cz peuvent être soumises à un recuit thermique à une température dans la plage d'environ 600 °C à environ 1000 °C afin 20 de supprimer les donneurs thermiques causés par l'oxygène qui sont incorporés pendant la croissance cristalline. Dans certains modes de réalisation, la tranche de manipulation de semi-conducteur monocristallin a une résistivité volumique minimale d'au moins 100 ohm-cm, au moins environ 500 ohm-cm, au moins environ 1000 ohm-cm, ou même au moins environ 3000 ohm-cm, par exemple entre environ 25 100 ohm-cm et environ 100 000 ohm-cm, ou entre environ 500 ohm-cm et environ 100 000 ohm-cm, ou entre environ 1000 ohm-cm et environ 100 000 ohm-cm, ou entre environ 500 ohm-cm et environ 10 000 ohm-cm, ou entre environ 750 ohm-cm et environ 10 000 ohm-cm, entre environ 1000 ohm-cm et environ 10 000 ohm-cm, entre environ 2000 ohm-cm et environ 10 000 ohm-cm, entre environ 3000 ohm-cm 30 et environ 10 000 ohm-cm, ou entre environ 3000 ohm cm et environ 5 000 ohm-cm. Dans certains modes de réalisation, le substrat de manipulation de semi-conducteur monocristallin à résistivité élevée peut comprendre un dopant de type p, tel que le bore, le gallium, l'aluminium, ou l'indium. Dans certains modes de réalisation, le substrat de manipulation de semi-conducteur monocristallin à résistivité élevée peut 35 comprendre un dopant de type n, tel que le phosphore, l'antimoine ou l'arsenic. Des procédés pour préparer des tranches à résistivité élevée sont connus dans l'art, et 3036844 12 de telles tranches à résistivité élevée peuvent être obtenues à partir de fournisseurs commerciaux, tels que SunEdison Semiconductor Ltd. (St. Peters, MO ; anciennement MEMC Electronic Materials, Inc.).
5 Le substrat de semi-conducteur 10 peut comprendre du silicium monocristallin. Le substrat de semi-conducteur 10 peut avoir l'une quelconque d'une orientation cristalline (100), (110) ou (111), et le choix d'orientation cristalline peut être régi par l'utilisation finale de la structure. Dans certains modes de réalisation préférés, le substrat de semi-conducteur 10 a une orientation cristalline (100) étant donné que la 10 couche de silicium-germanium de la présente invention est adaptée pour remplacer les couches de composant de silicium dans un composant logique. L'utilisation de silicium-germanium augmente la vitesse de commutation du composant logique, et l'orientation cristalline (100) est généralement utilisée dans des composants CMOS, tels que des composants logiques, étant donné que ce plan cristallin produit les 15 meilleures performances de composant. En référence à la figure 1A, le substrat de semi-conducteur 10 comprend un axe central 22. L'axe central 22 est spécifiquement décrit sur la figure 1A étant donné que « l'épaisseur » des différentes couches du substrat 10 et les couches 20 successivement ajoutées selon le procédé de la présente invention sont mesurées le long de cet axe central 22. Il. Dépôt et recuit de germanium 25 Selon le procédé de la présente invention, et en référence à la figure 1B, une couche 30 comprenant du germanium est déposée sur la surface avant 12 (figure 1A) du substrat de semi-conducteur 10. Dans certains modes de réalisation, la couche 30 comprenant du germanium est du germanium sensiblement pur en ce que les précurseurs utilisés pour déposer la couche de germanium ne comprennent pas des 30 précurseurs qui déposeraient sensiblement d'autres matériaux, par exemple, du silicium. En conséquence, la couche 30 comprenant du germanium peut comprendre pas plus que des quantités traces d'autres matériaux (moins d'environ 1 %, de préférence moins d'environ 0,1 %, moins d'environ 0,01 %, ou même moins d'environ 0,001 %). En d'autres termes, la couche 30 comprenant du germanium est 35 constituée d'au moins environ 95 % de Ge, au moins environ 98 % de Ge, au moins environ 99 % de Ge, au moins environ 99,99 % de Ge, ou même au moins environ 3036844 13 99,999 % de Ge. Le germanium peut être déposé dans une couche 30 ayant une épaisseur déposée comprise entre environ 0,1 micromètre et environ 100 micromètres telle que mesurée le long de l'axe central 22, par exemple entre environ 0,5 micromètre et environ 100 micromètres telle que mesurée le long de 5 l'axe central 22, par exemple entre environ 0,5 micromètre et environ 50 micromètres telle que mesurée le long de l'axe central 22, ou entre environ 1 micromètre et environ 10 micromètres telle que mesurée le long de l'axe central 22.
10 La couche de germanium 30 peut être déposée par dépôt chimique en phase vapeur métallo-organique (MOCVD), dépôt physique en phase vapeur (PVD), dépôt chimique en phase vapeur (CVD), dépôt chimique en phase vapeur à basse pression (LPCVD), dépôt chimique en phase vapeur assistée par plasma (PECVD), ou épitaxie de faisceau moléculaire (MBE). Le germanium peut être déposé dans un 15 mode pulsé ou continu. Dans certains modes de réalisation, le germanium peut être déposé par dépôt épitaxial. Des, outils disponibles dans le commerce utilisés pour le dépôt de Ge comprennent, mais non limités à, ASM Epsilon E2000, ASM Epsilon E3200, Centura. Le germanium peut être déposé par dépôt épitaxial en utilisant des précurseurs de germanium tels que Gel-14, Ge21-14, GeC14, GeCl2, GeF2, GeF4, GeI2, 20 GeI4, et des combinaisons de ceux-ci. L'atmosphère ambiante de la chambre peut comprendre en outre un gaz vecteur, qui peut être inerte ou elle peut être une atmosphère réductrice. Des gaz vecteurs adaptés comprennent l'hydrogène, l'argon, l'hélium, l'azote, ou une combinaison quelconque de ceux-ci. Un gaz vecteur préféré, qui est également un réactif, est l'hydrogène. La température de dépôt de la couche 25 de germanium peut être comprise entre environ 200 °C et environ 900 °C, par exemple entre environ 200 °C et environ 800 °C, par exemple entre environ 300 °C et environ 700 °C, ou entre environ 400 °C et environ 600 °C. La pression ambiante de la chambre peut être comprise entre environ 10 Torr (environ 1,33 kPa) et environ 760 Torr (environ 101,32 kPa), de préférence entre environ 10 Torr (environ 30 1,33 kPa) et environ 100 Torr (environ 13,33 kPa). Dans certains modes de réalisation de la présente invention, après le dépôt de la couche de germanium, le substrat de semi-conducteur 10 comprenant une couche 30 comprenant du germanium sur celle-ci est soumis à un recuit de manière à 35 augmenter la mobilité des dislocations traversantes et causer leur suppression. Les dislocations traversantes possèdent une mobilité élevée dans Ge. Le recuit 3036844 14 augmente la probabilité que les dislocations traversantes glissent à travers la couche de Ge, où elles se combinent les unes avec les autres ou atteignent la surface, où elles sont supprimées. Voir Wang, et. al., APPLIED PHYSICS LETTERS 94, 102115 2009. De plus, la mobilité élevée des dislocations traversantes dans Ge empêche la 5 formation d'empilements de dislocations traversantes tels que ceux typiquement observés dans des couches tampons de SiGe. Le recuit peut réduire la densité de dislocations traversantes dans la couche tampon de germanium à pas plus d'environ 1x107 dislocations traversantes/cm2, telle que pas plus d'environ 1x106 dislocations traversantes/cm2.
10 De plus, la mobilité élevée des dislocations traversantes dans Ge inhibe ou même empêche la formation d'empilements de dislocations traversantes, de manière à réduire la déformation de tranche. Étant donné qu'il n'y a pas d'empilements de dislocations dans une couche tampon de Ge, la contrainte résiduelle dans un 15 tampon de Ge à relaxation de contrainte est la contrainte due à la différence de coefficient de dilatation thermique (5,9 ppm pour Ge et 2,6 ppm pour Si). Par contre, lorsqu'un tampon de SiGe est formé sur des substrats de Si, les dislocations traversantes sont empilées ou ne glissent pas suffisamment pour être supprimées en raison de son énergie d'activation de glissement plus élevée (-1,5 eV pour Ge et 20 2,3 eV pour SiGe). En conséquence, une contrainte associée à la densité élevée de dislocations traversantes en combinaison avec la contrainte thermique conduit à une déformation de tranche importante. L'augmentation de la concentration de Ge dans la couche tampon de SiGe atténue la déformation de tranche à un certain degré.
25 De plus, le recuit peut réduire la rugosité de surface. La mobilité de surface supérieure des atomes de Ge conduit à une rugosité de surface améliorée (moyenne quadratique, Rms, rugosité de l'ordre de 0,5 nm) de la couche tampon comparée à une couche de SiGe (moyenne quadratique, Rms, rugosité de l'ordre de 1 à 20 nm). La moyenne quadratique en tant que mesure de la rugosité est calculée par Rq = =1 30 l'équation , où le profil de rugosité contient des points ordonnés, uniformément espacés le long de la trace, et y, est la distance verticale de la ligne médiane au point de donnée. Rms est typiquement mesuré sur une zone de 2x2 micromètre2. La surface lisse de la couche tampon de Ge constitue une excellente surface de départ pour la croissance ultérieure de la couche d'arrêt de 3036844 15 gravure de Si ou la couche supérieure de SiGe, et aucun processus de polissage mécano-chimique n'est nécessaire comme c'est le cas lorsqu'une couche tampon de SiGe est utilisée.
5 En outre, la couche tampon de germanium facilite la croissance d'une couche supérieure de Si et SiGe lisse. Lorsqu'une couche supérieure de Si ou SiGe est formée sur une couche tampon de Ge à relaxation de contrainte, la différence de réseau entre Si (SiGe) et Ge génère une contrainte de traction dans la couche supérieure de Si (SiGe). La contrainte de traction produit une force d'entraînement 10 pour le lissage de surface pendant la croissance de la couche supérieure de SiGe. Une couche de SiGe lisse peut être obtenue par cette approche, ce qui est bénéfique pour le processus de liaison de tranche consécutif. Le recuit peut être conduit à une température d'au moins environ 500 °C, telle qu'au 15 moins environ 750 °C, par exemple entre environ 500 °C et environ 930 °C, ou entre environ 750 °C et environ 900 °C. La température de recuit doit être inférieure au point de fusion du germanium, qui est de 938,2 °C. La pression ambiante de la chambre peut être comprise entre environ 10 Torr (environ 1,33 kPa) et environ 760 Torr (environ 101,32 kPa), de préférence entre environ 10 Torr (environ 20 1,33 kPa) et environ 100 Torr (environ 13,33 kPa). L'atmosphère ambiante de la chambre pendant le recuit peut comprendre un gaz vecteur, qui peut être inerte ou elle peut être une atmosphère réductrice. Les gaz adaptés comprennent l'hydrogène, l'hélium, l'azote, l'argon ou une combinaison quelconque de ceux-ci. La durée de recuit peut être comprise entre environ 1 seconde et environ 60 minutes, par 25 exemple entre environ 10 secondes et environ 30 minutes. III. Dépôt de couche d'arrêt de gravure de silicium Dans certains modes de réalisation et en référence à la figure 1C, après le dépôt 30 d'une couche tampon de germanium 30, une couche d'arrêt de gravure 40 comprenant du silicium peut être déposée sur la couche tampon de germanium 30. La couche d'arrêt de gravure 40 comprenant du silicium peut être déposée par dépôt chimique en phase vapeur métallo-organique (MOCVD), dépôt physique en phase vapeur (PVD), dépôt chimique en phase vapeur (CVD), dépôt chimique en phase 35 vapeur à basse pression (LPCVD), dépôt chimique en phase vapeur assistée par plasma (PECVD), ou épitaxie de faisceau moléculaire (MBE). Dans certains modes 3036844 16 de réalisation, du silicium peut être déposé par dépôt épitaxial. Les précurseurs de silicium comprennent les méthylsilane, tétrahydrure de silicium (silane), trisilane (Si3H8), disilane (S121-16), pentasilane, néopentasilane, tétrasilane, dichlorosilane (SiH2Cl2), trichlorosilane (SiHCI3), tétrachlorure de silicium (SiCI4), entre autres.
5 Dans certains modes de réalisation préférés, le précurseur de silicium est choisi parmi les silane, dichlorosilane (S1H2C12), et trichlorosilane (SiHCI3). L'atmosphère ambiante de la chambre peut comprendre en outre un gaz vecteur, qui peut être inerte ou elle peut être une atmosphère réductrice. Des gaz vecteurs adaptés comprennent l'hydrogène, l'argon, l'hélium, l'azote ou une combinaison quelconque 10 de ceux-ci. Un gaz vecteur préféré, qui est également un réactif, est l'hydrogène. Dans certains modes de réalisation, la température de dépôt peut être comprise entre environ 300 °C et environ 800 °C, par exemple entre environ 300 °C et environ 600 °C, par exemple entre environ 400 °C et environ 500 °C. La pression ambiante de la chambre peut être comprise entre environ 10 Torr (environ 1,33 kPa) et environ 15 760 Torr (environ 101,32 kPa), de préférence entre environ 10 Torr (environ 1,33 kPa) et environ 100 Torr (environ 13,33 kPa). Dans certains modes de réalisation, la couche d'arrêt de gravure 40 comprenant du silicium a une épaisseur comprise entre environ 0,1 nanomètre et environ 20 50 nanomètres, telle que mesurée le long de l'axe central 22. Dans certains modes de réalisation, l'épaisseur peut être comprise entre environ 0,5 nanomètre et environ 20 nanomètres, telle que mesurée le long de l'axe central 22, ou entre environ 0,5 nanomètre et environ 5 nanomètres, telle que mesurée le long de l'axe central 22.
25 La couche d'arrêt de gravure 40 comprenant du silicium entre la couche de Ge ou SiGe et la couche tampon de Ge est avantageuse pour former une couche d'arrêt pendant le processus de finition SGOI. De plus, la couche d'arrêt de gravure 40 comprenant du silicium produit une passivation efficace entre la couche de 30 composant de SiGe et la couche d'isolant sous-jacente, typiquement Si02, dans la structure SGOI finale. IV. Dépôt de couche contenant du Ge (couche de germanium pur ou couche de silicium-germanium) 35 3036844 17 Dans certains modes de réalisation et en référence à la figure 1D, après le dépôt de la couche tampon de germanium 30 et la couche d'arrêt de gravure 40 comprenant du silicium, une couche 50 comprenant du germanium, facultativement avec du silicium, est déposée sur la couche d'arrêt de gravure 40 comprenant du silicium. La 5 couche comprenant du germanium, facultativement avec du silicium, a une formule SixGel_x, dans laquelle x est compris entre environ 0,00 et environ 0,8, en rapport molaire, par exemple entre environ 0,1 et environ 0,8, en rapport molaire, par exemple entre environ 0,1 et environ 0,4, en rapport molaire. La couche 50 comprenant du germanium, facultativement avec du silicium, peut être déposée par 10 dépôt chimique en phase vapeur métallo-organique (MOCVD), dépôt physique en phase vapeur (PVD), dépôt chimique en phase vapeur (CVD), dépôt chimique en phase vapeur à basse pression (LPCVD), dépôt chimique en phase vapeur assisté par plasma (PECVD), ou épitaxie de faisceau moléculaire (MBE). Dans certains modes de réalisation, le silicium et le germanium peuvent être déposés par dépôt 15 épitaxial. Les précurseurs de silicium comprennent les méthylsilane, tétrahydrure de silicium (silane), trisilane, disilane, pentasilane, néopentasilane, tétrasilane, dichlorosilane (SiH2C12), trichlorosilane (SiHC13), tétrachlorure de silicium (SiC14), entre autres. Dans certains modes de réalisation préférés, le précurseur de silicium est choisi parmi les silane, dichlorosilane (SiH2C12), et trichlorosilane (SiHC13). Le 20 germanium peut être déposé par dépôt épitaxiaF en utilisant des précurseurs de germanium choisis dans le groupe constitué de GeH4, Ge2114, GeCI4, et des combinaisons de ceux-ci. L'atmosphère ambiante de la chambre peut comprendre en outre un gaz vecteur, qui peut être inerte ou elle peut être une atmosphère réductrice. Des gaz vecteurs adaptés comprennent l'hydrogène, l'argon, l'hélium, 25 l'azote ou une combinaison quelconque de ceux-ci. Un gaz vecteur préféré, qui est également un réactif, est l'hydrogène. La couche 50 comprenant du germanium, facultativement avec du silicium, peut être déposée à une température de dépôt qui peut être comprise entre environ 200 °C et environ 800 °C, par exemple entre environ 300 °C et environ 700 °C. La pression ambiante de la chambre peut être 30 comprise entre environ 10 Torr (environ 1,33 kPa) et -environ 760 Torr (environ 101,32 kPa), de préférence entre environ 10 Torr (enviràn 1,33 kPa) et environ 100 Torr (environ 13,33 kPa). Dans certains modes de réalisation, la couche 50 comprenant du germanium, 35 facultativement avec du silicium, a une épaisseur comprise entre environ 1 nanomètre et environ 1000 nanomètres, telle que mesurée le long de l'axe central 3036844 18 22. Dans certains modes de réalisation, l'épaisseur peut être entre environ 5 nanomètres et environ 300 nanomètres, telle que mesurée le long de l'axe central 22. L'épaisseur de la couche 50 comprenant du germanium, facultativement avec du silicium, régit l'épaisseur de la couche de composant de Ge ou SiGe sur la structure 5 SGOI finale. V. Dépôt de couches additionnelles pour préparer un empilement de couches 10 En référence ci-après à la figure 1E, les étapes de dépôt de la couche d'arrêt de gravure de silicium et de dépôt de la couche comprenant du germanium, facultativement avec du silicium, peuvent être répétées, comme décrit présentement, pour obtenir une structure multicouche comprenant deux couches de gravure de 15 silicium 40, 60 et deux couches 50, 70 comprenant du germanium, facultativement avec du silicium. Le dépôt d'une paire d'une couche d'arrêt de gravure de silicium et d'une couche comprenant du germanium, facultativement avec du silicium, peut être répété une plusieurs fois, c'est-à-dire, deux fois, trois fois, quatre fois, cinq fois, six fois, ou plus, de manière à préparer une structure multicouche comprenant des 20 paires multiples d'une couche de gravure de silicium et d'une couche comprenant du silicium et du germanium. V. Transfert de couche et fabrication de structures de semi-conducteur sur isolant (structures Ge01 ou SG01) 25 En référence à la figure 2, la structure multicouche (désignée par 100 et 110 sur la figure 2) comprenant au moins une paire d'une couche d'arrêt de gravure de silicium et d'une couche comprenant du germanium, et facultativement du silicium, est une structure donneuse dans la fabrication d'un semi-conducteur sur isolant 230, 330, 30 telle qu'une structure de germanium sur isolant (Ge01) ou de silicium-germanium sur isolant (SG01). Comme décrit sur la figure 2, la structure donneuse multicouche 100 démarre le processus de transfert de couche avec quatre paires d'une couche d'arrêt de gravure de silicium et d'une couche comprenant du germanium, facultativement avec du silicium. La structure donneuse multicouche peut comprendre une ou 35 plusieurs, par exemple, au moins deux, trois, quatre, cinq, six, sept paires ou plus d'une couche d'arrêt de gravure de silicium et d'une couche comprenant du 3036844 19 germanium, facultativement avec du silicium. Après une première opération de transfert de couche, la structure donneuse multicouche 102 comprenant une surface de clivage rugueuse est soumise à une gravure chimique humide pour éliminer la couche rugueuse comprenant du germanium, et facultativement du silicium, et 5 devient la structure 103. L'agent de gravure utilisé grave uniquement la couche comprenant du germanium, et facultativement du silicium, sélectivement mais ne grave pas la couche d'arrêt de gravure de silicium. Une solution de gravure adaptée est une solution de H202 (comprenant entre 0,1 et 1 mole de peroxyde d'hydrogène par litre d'eau distillée). L'opération de gravure peut être effectuée dans un dispositif 10 de nettoyage de fabrication de semi-conducteur standard à température ambiante ou à température élevée (par exemple, entre 50 et 70 °C). Suivant la concentration d'agent de gravure et la température, le temps de gravure typique est dans la plage de 30 secondes à 10 minutes. Une paire de couches comprenant la couche d'arrêt de gravure 40 comprenant du silicium et la couche 50 comprenant du germanium, 15 facultativement avec du silicium de la structure donneuse multicouche de départ 100 peut être transférée sur un substrat de manipulation comprenant une couche de manipulation de semi-conducteur 210 et une couche diélectrique 220. Le processus peut être répété, une ou plusieurs fois, dans lequel une paire de couches de la structure donneuse multicouche 110 peut être transférée sur un substrat de 20 manipulation comprenant une couche de manipulation de semi-conducteur 310 et une couche diélectrique 320. Après une deuxième opération de transfert de couche, la structure donneuse multicouche résultante 104 est soumise à une autre gravure chimique humide pour éliminer la couche rugueuse comprenant du germanium, et facultativement du silicium, ayant la surface de clivage rugueuse. Le transfert de 25 couche conduit à la fabrication d'une structure de semi-conducteur sur isolant 230, 330, telle qu'une structure de germanium sur isolant (Ge01) ou de silicium-germanium sur isolant (SG01). Selon certains modes de réalisation de la présente invention, des ions sont 30 implantés dans la structure multicouche 100 à travers une paire de couches comprenant une couche d'arrêt de gravure de silicium et une couche comprenant du germanium, facultativement avec du silicium dans la première étape de préparation d'un plan de clivage à proximité d'une couche de gravure de silicium. Les ions sont implantés à une profondeur suffisante pour qu'au moins une paire de couches 35 comprenant une couche de gravure de silicium et une couche comprenant du silicium et du germanium puisse être transférée sur un substrat de manipulation.
3036844 20 Avant l'implantation d'ions, la surface avant de la structure multicouche peut être thermiquement oxydée (où une partie du film de matériau semi-conducteur déposé est consommée) pour préparer le film d'oxyde semi-conducteur, ou le film d'oxyde semi-conducteur (par exemple, le dioxyde de silicium) peut être formé par dépôt 5 d'oxyde par CVD, tel que PECVD ou LPCVD. Dans certains modes de réalisation, la surface avant de la structure multicouche peut être thermiquement oxydée dans un four tel qu'un ASM A400 selon la même méthode que celle décrite ci-dessus. Dans certains modes de réalisation, les substrats donneurs sont oxydés pour former une couche d'oxyde sur la couche de surface avant d'au moins environ 5 nanomètres 10 d'épaisseur, par exemple entre environ 5 nanomètres et environ 1000 nanomètres d'épaisseur, ou au moins environ 10 nanomètres d'épaisseur, par exemple entre environ 10 nanomètres et environ 10 000 nanomètres, entre environ 10 nanomètres et environ 5 000 nanomètres, ou entre environ 100 nanomètres et environ 800 nanomètres, telle qu'environ 600 nanomètres.
15 De plus, la couche d'oxyde sur la surface avant de la structure multicouche peut être soumise à un polissage mécano-chimique (CMP) afin de réduire la rugosité de surface, de préférence au niveau de RMS 2x2 micromètres2 qui est inférieure à environ 5 angstrôms, où la moyenne quadratique - Rq = , le profil de rugosité 20 contient des points ordonnées, uniformément espacés le long de la trace, et y; est la distance verticale de la ligne médiane au point de donnée. L'implantation ionique peut être conduite dans un instrument disponible dans le commerce, tel que les systèmes Applied Materials Quantum Il, Quantum LEAP, ou 25 Quantum X. Les ions implantés comprennent He, H, H2, ou des combinaisons de ceux-ci. L'implantation ionique est conduite à une densité et pendant une durée suffisantes pour former une couche de dommage dans le substrat donneur de semiconducteur. La densité d'implantation peut être dans la plage d'environ 1012 ions/cm2 à environ 1017 ions/crie, telle que d'environ 1014 ions/cm2 à environ 1017 ions/cm2, 30 telle que d'environ 1015 ions/cm2 à environ 1016 ions/cm2. Les énergies d'implantation peuvent être dans la plage d'environ 1 keV à environ 3 000 keV, telles que d'environ 5 keV à environ 1 000 keV, ou d'environ 5 keV à environ 200 keV, ou de 5 keV à environ 100 keV, ou de 5 keV à environ 80 keV. La profondeur d'implantation détermine la quantité de matériau transférée sur un substrat de manipulation. De 3036844 21 préférence, la profondeur d'implantation ionique est, comme décrit sur la figure 2, suffisante pour former un plan de clivage dans une couche de silicium-germanium de sorte que le matériau transféré sur le substrat de manipulation comprenne une couche d'arrêt de gravure de silicium, une couche de silicium-germanium, et une 5 autre couche d'arrêt de gravure de silicium. L'insertion de la couche d'arrêt de gravure de Si conduit en outre à un plan de clivage fin et conduit à la réduction de la rugosité de surface de la surface de clivage. La contrainte interfaciale induite par la couche d'arrêt de gravure de silicium à l'interface entre deux couches adjacentes comprenant du germanium, facultativement avec du silicium, a tendance à piéger les 10 ions implantés, tels que H+ ou He+, ce qui confine les cavités au niveau de la couche d'arrêt de gravure de silicium. Le clivage est susceptible de survenir le long de la couche d'arrêt de gravure de silicium. Dans certains modes de réalisation de la présente invention, la structure multicouche 15 ayant une région d'implantation ionique formée dans celle-ci par l'implantation d'ions d'hélium et/ou d'hydrogène est recuite à une température suffisante pour former un plan de clivage thermiquement activé. Un exemple d' outil adapté peut être un simple four de type boîte ("Box furnace"), tel qu'un modèle Blue M. Dans certains modes de réalisation préférés, la structure est recuite à une température d'environ 20 200 °C à environ 350 °C, d'environ 225 °C à environ 325 °C, de préférence environ 300 °C. Un recuit thermique peut survenir pendant une durée d'environ 10 minutes à environ 10 heures, telle que d'environ 0,5 heures à environ 4 heures, ou d'environ 2 heures à environ 8 heures. Un recuit thermique dans cette plage de température est suffisant pour former un plan de clivage thermiquement activé.
25 Selon le procédé de la présente invention, la structure multicouche est liée à un substrat de manipulation 210. Le substrat de manipulation 210 comprend de préférence une couche diélectrique 220 en contact interfacial avec une surface avant de celui-ci. La couche de silicium supérieure de la structure multicouche est liée à la 30 couche diélectrique 220 en contact interfacial avec la surface avant du substrat de manipulation 210. Le substrat de manipulation 210 comprend un matériau semiconducteur choisi dans le groupe constitué des silicium, carbure de silicium, silicium-germanium, arséniure de gallium, nitrure de gallium, phosphure d'indium, arséniure d'indium-gallium, germanium, et des combinaisons de ceux-ci. Le substrat de 35 manipulation de semi-conducteur 210 comprend deux surfaces majeures, généralement parallèles, dont l'une est la surface avant de la tranche de 3036844 22 manipulation de semi-conducteur et dont l'autre est une surface arrière du substrat de manipulation de semi-conducteur, un bord circonférentiel assemblant les surfaces avant et arrière du substrat de manipulation de semi-conducteur, et une région volumique entre les surfaces avant et arrière du substrat de manipulation de semi- 5 conducteur Le substrat de manipulation de semi-conducteur 210 est typiquement une tranche ayant un diamètre nominal d'au moins environ 150 mm, au moins environ 200 mm, au moins environ 300 mm, ou au moins environ 450 mm. Les épaisseurs du substrat de manipulation 210 peuvent varier d'environ 250 micromètres à environ 1500 micromètres, par exemple entre environ 10 300 micromètres et environ 1000 micromètres, de manière appropriée dans la plage d'environ 500 micromètres à environ 1000 micromètres. Dans certains modes de réalisation spécifiques, l'épaisseur de tranche peut être d'environ 725 micromètres. Dans certains modes de réalisation, le substrat de manipulation 210 comprend du silicium monocristallin, qui a été tranché à partir d'un lingot monocristallin formé 15 selon les procédés de croissance cristalline de Czochralski ou les procédés de croissance de zone flottante conventionnels. Le substrat de manipulation comprend une couche diélectrique 220. Des couches diélectriques adaptées peuvent comprendre un matériau choisi parmi le dioxyde de 20 silicium, le nitrure de silicium, l'oxynitrure de silicium, l'oxyde d'hafnium, l'oxyde de titane, l'oxyde de zirconium, l'oxyde de lanthane, l'oxyde de baryum, et une combinaison de ceux-ci. Dans certains modes de réalisation, la couche diélectrique a une épaisseur d'au moins environ 5 nanomètres, au moins environ 10 nanomètres, par exemple entre environ 10 nanomètres et environ 10 000 nanomètres, entre 25 environ 10 nanomètres et environ 5 000 nanomètres, entre 50 nanomètres et environ 400 nanomètres, ou entre environ 100 nanomètres et environ 400 nanomètres, telle qu'environ 50 nanomètres, 100 nanomètres, ou 200 nanomètres, ou entre environ 100 nanomètres et environ 800 nanomètres, telle qu'environ 600 nanomètres.
30 Dans certains modes de réalisation, la couche diélectrique comprend un ou plusieurs matériaux isolants choisis dans le groupe constitué des dioxydes de silicium, nitrure de silicium, oxynitrure de silicium, et une combinaison quelconque de ceux-ci. Dans certains modes de réalisation, la couche diélectrique a une épaisseur d'au moins environ 5 nanomètres, au moins environ 10 nanomètres, par exemple entre environ 35 10 nanomètres et environ 10 000 nanomètres, entre environ 10 nanomètres et environ 5 000 nanomètres, entre 50 nanomètres et environ 400 nanomètres, ou 3036844 23 entre environ 100 nanomètres et environ 400 nanomètres, telle qu'environ 50 nanomètres, 100 nanomètres, ou 200 nanomètres, ou entre environ 100 nanomètres et environ 800 nanomètres, telle qu'environ 600 nanomètres.
5 Dans certains modes de réalisation, la couche diélectrique comprend des couches multiples de matériau isolant. La couche diélectrique peut comprendre deux couches isolantes, trois couches isolantes, ou plus. Chaque couche isolante peut comprendre un matériau choisi parmi le dioxyde de silicium, l'oxynitrure de silicium, le nitrure de silicium, l'oxyde d'hafnium, l'oxyde de titane, l'oxyde de zirconium, l'oxyde de 10 lanthane, l'oxyde de baryum, et une combinaison de ceux-ci. Dans certains modes de réalisation, chaque couche isolante peut comprendre un matériau choisi dans le groupe constitué des dioxyde de silicium, nitrure de silicium, oxynitrure de silicium, et une combinaison quelconque de ceux-ci. Chaque couche isolante peut avoir une épaisseur d'au moins environ 5 nanomètres, au moins environ 10 nanomètres, par 15 exemple entre environ 10 nanomètres et environ 10 000 nanomètres, entre environ 10 nanomètres et environ 5 000 nanomètres, entre 50 nanomètres et environ 400 nanomètres, ou entre environ 100 nanomètres et environ 400 nanomètres, telle qu'environ 50 nanomètres, 100 nanomètres, ou 200 nanomètres, ou entre environ 100 nanomètres et environ 800 nanomètres, telle qu'environ 600 nanomètres.
20 Étant donné que la liaison mécanique entre la couche supérieure de silicium de la structure multicouche et la couche diélectrique 220 du substrat de manipulation est relativement faible, dans certains modes de réalisation, la structure liée peut ensuite être recuite pour solidifier la liaison. Dans certains modes de réalisation de la 25 présente invention, la structure liée est recuite à une température suffisante pour former un plan de clivage thermiquement activé dans le substrat donneur de semiconducteur monocristallin. Un exemple d'un outil adapté peut être un simple four de type boîte, tel qu'un modèle Blue M. Dans certains modes de réalisation préférés, la structure liée est recuite à une température d'environ 200 °C à environ 350 °C, 30 d'environ 225 °C à environ 325 °C, de préférence environ 300 °C. Le recuit thermique peut être conduit pendant une durée d'environ 10 minutes à environ 10 heures, de préférence une durée d'environ 2 heures. Un recuit thermique dans ces plages de température est suffisant pour former un plan de clivage thermiquement activé. Après le recuit thermique pour activer le plan de clivage, la 35 structure liée peut être clivée.
3036844 24 Après le recuit thermique, la liaison entre la couche supérieure de silicium de la structure multicouche et la couche diélectrique 220 du substrat de manipulation est suffisamment forte pour initier un transfert de couche par clivage de la structure liée au plan de clivage. Le clivage peut être conduit selon des techniques connues dans 5 l'art. Dans certains modes de réalisation, la structure liée peut être placée dans un poste de clivage conventionnel, fixée sur un côté à des ventouses stationnaires et fixée de l'autre côté par des ventouses additionnelles sur un bras articulé. Une fissure est initiée à proximité de la fixation des ventouses et le bras mobile pivote autour de la charnière en clivant la tranche. Le clivage sépare une partie de la 10 tranche donneuse de semi-conducteur, de manière à laisser une couche de composant de semi-conducteur, de préférence une couche de composant de silicium, sur la structure composite de semi-conducteur sur isolant. Après le clivage, la structure clivée peut être soumise à un recuit à haute 15 température facultatif afin de renforcer plus avant la liaison entre la couche transférée (comprenant la couche supérieure de silicium, la couche comprenant du silicium et du germanium, et une couche d'arrêt de gravure comprenant du silicium) et le substrat de manipulation de semi-conducteur. Un exemple d' outil adapté peut être un four vertical tel qu'un ASM A400. Dans certains modes de réalisation 20 préférés, la structure liée est recuite à une température d'environ 800 °C à environ 900 °C, de préférence à environ 850 °C. La température de recuit doit être inférieure au point de fusion de Ge, qui est de 938,2 °C. Le recuit thermique peut être conduit pendant une durée d'environ 0,5 heure à environ 8 heures, de préférence une durée d'environ 4 heures. Un recuit thermique dans ces plages de température est 25 suffisant pour renforcer la liaison entre la couche de composant transférée et le substrat de manipulation de semi-conducteur monocristallin. Après le clivage et le recuit à haute température, la structure liée peut être soumise à un processus de gravure conçu pour éliminer le matériau en excès, comprenant du 30 silicium-germanium. La couche comprenant du germanium, facultativement avec du silicium, peut être gravée en solution. L'agent de gravure grave uniquement la couche 50 comprenant du germanium, facultativement avec du silicium, sélectivement mais ne grave pas la couche d'arrêt de gravure de Si. Une solution de gravure adaptée est une solution de H202 (comprenant entre 0,1 et 1 mole de 35 peroxyde d'hydrogène par litre d'eau distillée). L'opération de gravure peut être effectuée dans un dispositif de nettoyage de fabrication de semi-conducteur 3036844 25 standard à température ambiante ou à température élevée (par exemple, entre 50 et 70 °C). Suivant la concentration d'agent de gravure et la température, le temps de gravure typique est dans la plage de 30 secondes à 10 minutes. HCI peut être ajouté à l'agent de gravure contenant H202 pour contribuer à éliminer la contamination 5 métallique. Dans certains modes de réalisation, la structure liée peut être gravée par soumission à un processus de gravure par HCI en phase vapeur dans un réacteur épitaxial à tranche unique à flux horizontal utilisant H2 en tant que gaz vecteur. La structure de 10 silicium-germanium sur isolant (SG01) 230 comprend un substrat de manipulation 210, une couche diélectrique 220, une couche mince de silicium, et une couche comprenant du germanium, facultativement avec du silicium. Étant donné que la structure multicouche (décrite de manière exemplaire sur la 15 figure 1E) et représentée par 110 sur la figure 2 comprend encore des paires additionnelles d'une couche d'arrêt de gravure de silicium et d'une couche comprenant du germanium, facultativement avec du silicium, le processus d'implantation ionique, liaison, clivage et gravure, de manière à préparer un semiconducteur sur isolant additionnel 330, tel qu'une structure de germanium sur isolant 20 (Ge01) ou de silicium-germanium sur isolant (SG01), comprenant un substrat de manipulation 310, une couche diélectrique 320, une couche mince de silicium, et une couche comprenant du germanium, facultativement avec du silicium. Le processus peut continuer jusqu'à ce que les paires additionnelles d'une couche de gravure de silicium et d'une couche comprenant du germanium, facultativement avec du silicium 25 soient épuisées. En variante, la structure donneuse peut être soumise à des cycles additionnels de dépôt de paires d'une couche de gravure de silicium et d'une couche comprenant du silicium et du germanium. L'invention ayant été décrite de façon détaillée, il apparaîtra que des modifications et 30 des variations sont possibles sans s'écarter de la portée de l'invention définie dans les revendications annexées. Étant donné que différentes modifications peuvent être apportées dans les compositions et procédés ci-dessus sans s'écarter de la portée de l'invention, il doit 35 être noté que l'ensemble des éléments contenus dans la description ci-dessus doivent être interprétés comme étant illustratifs et non dans un sens limitatif.
3036844 26 Lors de l'introduction d'éléments de la présente invention ou le(s) mode(s) de réalisation préféré(s) de celle-ci, les articles « un », « une », « le/la », et « ledit » sont destinés à signifier qu'un ou plusieurs des éléments sont présents. Les termes 5 « comprenant », « comprenant », et « ayant » sont destinés à être inclus et signifient que des éléments additionnels autres que les éléments répertoriés peuvent être présents.

Claims (33)

  1. REVENDICATIONS1. Procédé de préparation d'une structure multicouche, le procédé comprenant : (a) le dépôt d'une première couche comprenant du germanium sur une surface avant d'un substrat en silicium, le substrat en silicium comprenant deux surfaces majeures, généralement parallèles, dont l'une est la surface avant du substrat en silicium et dont l'autre est une surface arrière du substrat en silicium, un bord circonférentiel assemblant les surfaces avant et arrière du substrat en silicium, un plan central entre et parallèle à la surface avant et à la surface arrière du substrat en silicium, un axe central perpendiculaire au plan central, et une région volumique entre les surfaces avant et arrière du substrat en silicium, et en outre dans lequel la première couche comprenant du germanium a une épaisseur comprise entre environ 0,5 micromètre et environ 100 micromètres, telle que mesurée le long de l'axe central ; (b) le dépôt d'une deuxième couche comprenant du silicium sur la première couche comprenant du germanium, la deuxième couche comprenant du silicium ayant une épaisseur comprise entre environ 0,5 nanomètre et environ 5 nanomètres, telle que mesurée le long de l'axe central ; et (c) le dépôt d'une troisième couche comprenant du germanium et facultativement du silicium sur la deuxième couche comprenant du silicium, la troisième couche comprenant du silicium et du germanium ayant une formule SixGel_x, dans laquelle x est compris entre environ 0 et environ 0,8, en rapport molaire et en outre la troisième couche comprenant du silicium et du germanium ayant une épaisseur d'au moins environ 1 nanomètre.
  2. 2. Procédé de la revendication 1 dans lequel les étapes (b) et (c) sont répétées.
  3. 3. Procédé de la revendication 1 dans lequel les étapes (b) et (c) sont répétées au moins deux fois.
  4. 4. Procédé de la revendication 1 dans lequel la première couche comprenant du germanium a une épaisseur comprise entre environ 0,5 micromètre et environ 50 micromètres, telle que mesurée le long de l'axe central. 3036844 28
  5. 5. Procédé de la revendication 1 dans lequel la première couche comprenant du germanium a une épaisseur comprise entre environ 1 micromètre et environ 10 micromètres, telle que mesurée le long de l'axe central. 5
  6. 6. Procédé de la revendication 1 comprenant en outre le recuit du substrat en silicium comprenant la première couche comprenant du germanium à une température et pendant une durée suffisantes pour réduire la quantité de dislocations traversantes. 10
  7. 7. Procédé de la revendication 6 dans lequel la densité de dislocations traversantes n'est pas supérieure à environ 1x107 dislocations traversantes/cm2.
  8. 8. Procédé de la revendication 6 dans lequel la densité de dislocations traversantes n'est pas supérieure à environ 1x106 dislocations traversantes/cm2. 15
  9. 9. Procédé de la revendication 1 dans lequel la deuxième couche comprenant du silicium a une épaisseur comprise entre environ 0,5 nanomètre et environ 20 nanomètres, telle que mesurée le long de l'axe central. 20
  10. 10. Procédé de la revendication 1 dans lequel la troisième couche comprend du germanium et du silicium, et a une formule SixGel_x, dans laquelle x est compris entre environ 0,1 et environ 0,4, en rapport molaire.
  11. 11. Procédé de la revendication 1 dans lequel la troisième couche comprenant du 25 germanium et facultativement du silicium a une épaisseur comprise entre environ 1 nanomètre et environ 1000 nanomètres.
  12. 12. Procédé de la revendication 1 dans lequel la troisième couche comprenant du germanium et facultativement du silicium a une épaisseur comprise entre environ 30 5 nanomètres et environ 300 nanomètres.
  13. 13. Procédé de la revendication 1 dans lequel chacune des couches est déposée par dépôt épitaxial.
  14. 14. Procédé de préparation d'une structure de semi-conducteur sur isolant, le procédé comprenant : 3036844 29 la formation d'un plan de clivage dans une structure multicouche, la structure multicouche comprenant (i) un substrat en silicium comprenant deux surfaces majeures, généralement parallèles, dont l'une est une surface avant du substrat en silicium et dont l'autre est une surface arrière du substrat en silicium, un bord 5 circonférentiel assemblant les surfaces avant et arrière du substrat en silicium, un plan central entre et parallèle à la surface avant et la surface arrière du substrat en silicium, un axe central perpendiculaire au plan central, et une région volumique entre les surfaces avant et arrière du substrat en silicium, (ii) une couche de germanium en contact interfacial avec la surface avant du substrat en silicium, 10 (iii) au moins une paire de couches en contact interfacial avec la couche de germanium, chaque paire de couches comprenant une couche de silicium et une couche comprenant du germanium et facultativement du silicium ayant une formule SixGel_x, dans laquelle x est compris entre environ 0 et environ 0,8, en rapport molaire, et (iv) une couche de passivation de silicium en contact avec au moins une 15 paire de couches, où le plan de clivage est formé dans au moins une paire de couches comprenant la couche de silicium et la couche de silicium-germanium ; et la liaison de la structure multicouche au niveau d'un contact interfacial de couche diélectrique avec une surface avant d'un substrat de manipulation de semiconducteur, le substrat de manipulation de semi-conducteur comprenant deux 20 surfaces majeures, généralement parallèles, dont l'une est la surface avant de la tranche de manipulation de semi-conducteur et dont l'autre est une surface arrière du substrat de manipulation de semi-conducteur, un bord circonférentiel assemblant les surfaces avant et arrière du substrat de manipulation de semi-conducteur, et une région volumique entre les surfaces avant et arrière du substrat de manipulation de 25 semi-conducteur.
  15. 15. Procédé de la revendication 14 dans lequel la structure multicouche comprend au moins deux paires de couches comprenant la couche de silicium et la couche comprenant du germanium et facultativement du silicium. 30
  16. 16. Procédé de la revendication 14 dans lequel le plan de clivage est formé par : implantation d'ions dans la structure multicouche, où les ions sont implantés à travers la couche de passivation de silicium jusqu'à une profondeur de concentration maximale d'ions implantés dans au moins une paire de couches comprenant la 35 couche de silicium et la couche comprenant du germanium et facultativement du silicium ; et 3036844 30 recuit de la structure multicouche à une température et pendant une durée suffisantes pour former le plan de clivage à ou à proximité de la profondeur de concentration maximale d'ions implantés. 5
  17. 17. Procédé de la revendication 16 dans lequel les ions implantés sont choisis dans le groupe constitué de l'hydrogène, l'hélium, et une combinaison de ceux-ci.
  18. 18. Procédé de la revendication 14 dans lequel la couche de germanium a une épaisseur comprise entre environ 0,5 micromètre et environ 100 micromètres, telle 10 que mesurée le long de l'axe central.
  19. 19. Procédé de la revendication 14 dans lequel la couche de silicium a une épaisseur comprise entre environ 0,5 nanomètre et environ 5 nanomètres, telle que mesurée le long de l'axe central. 15
  20. 20. Procédé de la revendication 14 dans lequel la couche comprenant du germanium et facultativement du silicium a une formule SixGel_x, dans laquelle x est compris entre environ 0,1 et environ 0,4, en rapport molaire. 20
  21. 21. Procédé de la revendication 14 dans lequel la couche comprenant du germanium et facultativement du silicium a une épaisseur comprise entre environ 1 nanomètre et environ 1000 nanomètres.
  22. 22. Procédé de la revendication 14 comprenant en outre le clivage de la structure 25 multicouche au niveau du plan de clivage dans lequelau moins une paire de couches comprenant la couche de silicium et la couche comprenant du germanium et facultativement du silicium, de manière à préparer une structure de semi-conducteur sur isolant comprenant le substrat de manipulation de semi-conducteur, la couche diélectrique, la couche de passivation de silicium, et au moins une partie de la paire 30 de couches comprenant la couche de silicium et la couche comprenant du germanium et facultativement du silicium.
  23. 23. Procédé de la revendication 22 comprenant en outre la gravure et le lissage de la partie clivée de la paire de couches comprenant la couche de silicium et la 35 couche comprenant du germanium et facultativement du silicium. 3036844 31
  24. 24. Structure multicouche comprenant : (i) un substrat en silicium comprenant deux surfaces majeures, généralement parallèles, dont l'une est une surface avant du substrat en silicium et dont l'autre est une surface arrière du substrat en silicium, un bord circonférentiel 5 assemblant les surfaces avant et arrière du substrat en silicium, un plan central entre et parallèle à la surface avant et la surface arrière du substrat en silicium, un axe central perpendiculaire au plan central, et une région volumique entre les surfaces avant et arrière du substrat en silicium, (ii) une couche de germanium en contact interfacial avec la surface avant du 10 substrat en silicium, (iii) au moins une paire de couches en contact interfacial avec la couche de germanium, chaque paire de couches comprenant une couche de silicium et une couche comprenant du germanium et facultativement du silicium ayant une formule SixGel_x, dans laquelle x est compris entre environ 0 et environ 0,8, en rapport 15 molaire, et (iv) une couche de passivation de silicium en contact avec au moins une paire de couches.
  25. 25. Structure multicouche de la revendication 24 comprenant au moins deux 20 paires de couches comprenant la couche de silicium et la couche comprenant du germanium et facultativement du silicium.
  26. 26. Structure multicouche de la revendication 24 dans laquelle la couche de germanium a une épaisseur comprise entre environ 0,5 micromètre et environ 25 50 micromètres, telle que mesurée le long de l'axe central.
  27. 27. Structure multicouche de la revendication 24 dans laquelle la couche de germanium a une épaisseur comprise entre environ 1 micromètre et environ 10 micromètres, telle que mesurée le long de l'axe central. 30
  28. 28. Structure multicouche de la revendication 24 dans laquelle la couche de germanium a une densité de dislocations traversantes de pas plus d'environ 1x107 dislocations traversantes/cm2. 3036844 32
  29. 29. Structure multicouche de la revendication 24 dans laquelle la couche de germanium a une densité de dislocations traversantes de pas plus d'environ 1x106 dislocations traversantes/cm2. 5
  30. 30. Structure multicouche de la revendication 24 dans laquelle la couche de silicium d'au moins une paire de couches a une épaisseur comprise entre environ 0,5 nanomètre et environ 5 nanomètres, telle que mesurée le long de l'axe central.
  31. 31. Structure multicouche de la revendication 24 dans laquelle la couche 10 comprenant du germanium et du silicium a une formule SixGel_x, dans laquelle x est compris entre environ 0,1 et environ 0,4, en rapport molaire.
  32. 32. Structure multicouche de la revendication 24 dans laquelle la couche comprenant du germanium et facultativement du silicium a une épaisseur comprise 15 entre environ 1 nanomètre et environ 1000 nanomètres.
  33. 33. Structure multicouche de la revendication 24 dans laquelle la couche comprenant du germanium et facultativement du silicium a une épaisseur comprise entre environ 5 nanomètres et environ 300 nanomètres.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
JP6831911B2 (ja) 2016-10-26 2021-02-17 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 向上した電荷捕獲効率を有する高抵抗率シリコンオンインシュレータ基板
CN109119331B (zh) * 2017-06-23 2021-02-02 上海新昇半导体科技有限公司 一种半导体器件及其制造方法、电子装置
WO2019236320A1 (fr) * 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Procédé de transfert d'une couche mince de silicium
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
FR3108787B1 (fr) * 2020-03-31 2022-04-01 Commissariat Energie Atomique Procédé basse température de transfert et de guérison d’une couche semi-conductrice
US12046468B2 (en) * 2020-11-20 2024-07-23 Applied Materials, Inc. Conformal silicon-germanium film deposition
US11855040B2 (en) * 2021-05-12 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Ion implantation with annealing for substrate cutting
CN117092752B (zh) * 2023-08-16 2024-03-26 上海铭锟半导体有限公司 一种锗波导的制备方法

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH0648686B2 (ja) 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
EP0926709A3 (fr) 1997-12-26 2000-08-30 Canon Kabushiki Kaisha Méthode de fabrication d'une structure SOI
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US6268068B1 (en) 1998-10-06 2001-07-31 Case Western Reserve University Low stress polysilicon film and method for producing same
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6372600B1 (en) 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2004021420A2 (fr) 2002-08-29 2004-03-11 Massachusetts Institute Of Technology Systeme de fabrication ameliore et procede pour semi-conducteur monocristallin sur un substrat
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
KR100889886B1 (ko) * 2003-01-07 2009-03-20 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 박층을 박리한 후 다층 구조를 포함하는 웨이퍼의 재활용방법
KR20060118437A (ko) 2003-09-26 2006-11-23 위니베르시트카솔리끄드루뱅 저항손을 감소시키는 다층 반도체 구조의 제조 방법
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
US20070117350A1 (en) * 2005-08-03 2007-05-24 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) with layer transfer from oxidized donor
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
US7638410B2 (en) * 2005-10-03 2009-12-29 Los Alamos National Security, Llc Method of transferring strained semiconductor structure
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
FR2910702B1 (fr) 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
US20080251814A1 (en) * 2007-04-16 2008-10-16 International Business Machines Corporation Hetero-bonded semiconductor-on-insulator substrate with an unpinning dielectric layer
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
FR2921515B1 (fr) * 2007-09-25 2010-07-30 Commissariat Energie Atomique Procede de fabrication de structures semiconductrices utiles pour la realisation de substrats semiconducteur- sur-isolant, et ses applications.
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US7998835B2 (en) * 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
US8058137B1 (en) * 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8252624B2 (en) 2010-01-18 2012-08-28 Applied Materials, Inc. Method of manufacturing thin film solar cells having a high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
EP3734645A1 (fr) 2010-12-24 2020-11-04 QUALCOMM Incorporated Couche riche en pièges pour dispositifs à semi-conducteurs
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
WO2012125632A1 (fr) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Structures silicium sur isolant à régions à résistivité élevée dans tranche de traitement et procédés de fabrication de telles structures
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
CN103219275B (zh) * 2012-01-19 2016-03-23 中国科学院上海微系统与信息技术研究所 具有高弛豫和低缺陷密度的SGOI或sSOI的制备方法
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US8748940B1 (en) * 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US8951896B2 (en) * 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US9536736B2 (en) * 2015-02-04 2017-01-03 International Business Machines Corporation Reducing substrate bowing caused by high percentage sige layers
US10283402B2 (en) * 2015-03-03 2019-05-07 Globalwafers Co., Ltd. Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress

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