TW201703204A - 製造絕緣體上半導體之方法 - Google Patents

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Abstract

所揭示之方法適合於產生一絕緣體上半導體結構，諸如一絕緣體上Ge(Si)結構或一絕緣體上Ge結構。根據該方法，將包括交替層對(其包括一矽層及視情況具有矽之一鍺層)之一多層沈積於包括一鍺緩衝層之一矽基板上。該多層包括一矽鈍化層。一分裂平面形成於該多層內，且多層結構結合至包括一介電層之一處置基板。沿該分裂平面切割多層結構以藉此製備一絕緣體上半導體結構，該絕緣體上半導體結構包括一半導體處置基板、一介電層、一矽鈍化層及該交替層對(其包括一矽層及視情況具有矽之一鍺層)之至少一部分。

Description

製造絕緣體上半導體之方法 [相關申請案之交叉參考]
本申請案主張2015年6月1日申請之美國臨時專利申請案第62/169,173號之優先權，該申請案之全部內容特此以引用的方式併入。
本發明大體上係關於半導體晶圓製造之領域。更具體而言，本發明係關於一種用於形成一絕緣體上半導體結構(諸如一絕緣體上Ge(Si)結構或一絕緣體上Ge結構)之方法。
大體上自一單晶晶錠(例如，一矽晶錠)製備半導體晶圓，在後續程序中該單晶晶錠經修整及研磨以具有用於晶圓之適當定向之一或多個平面或凹口。接著，將該晶錠切成個別晶圓。儘管本文將參考由矽構造之半導體晶圓，但其他材料可用以製備半導體晶圓，諸如鍺、碳化矽、矽鍺、砷化鎵及III族及V族元素之其他合金(諸如氮化鎵或磷化銦)或II族及IV族元素之合金(諸如硫化鎘或氧化鋅)。
可在製備複合層結構中利用半導體晶圓(例如，矽晶圓)。一複合層結構(例如，一絕緣體上半導體，且更具體而言，一絕緣體上矽(SOI)結構)大體上包括一處置晶圓或層、一裝置層及該處置層與該裝置層之間的一絕緣(即，介電)薄膜(通常一氧化物層)。通常，該裝置 層係0.01微米與20微米之間厚，諸如0.05微米與20微米之間厚。厚膜裝置層可具有介於大約1.5微米與大約20微米之間的一裝置層厚度。薄膜裝置層可具有介於大約0.01微米與大約0.20微米之間的一厚度。一般而言，藉由將兩個晶圓放置成密切接觸來產生複合層結構(諸如絕緣體上矽(SOI)、矽-藍寶石(SOS)及矽-石英)，藉此藉由凡得瓦(van der Waal)力起始鍵結，接著進行一熱處理以強化該鍵結。退火可將端矽烷醇基轉換成兩個介面之間的矽氧烷鍵，藉此強化該鍵結。
在熱退火之後，鍵結結構經歷進一步處理以移除施體晶圓之一實質部分來達成層轉移。例如，可使用通常指稱回蝕SOI(即，BESOI)之晶圓薄化技術(例如，蝕刻或研磨)，其中一矽晶圓鍵結至處置晶圓且接著被緩慢蝕刻掉直至處置晶圓上僅剩餘一薄層矽。參閱(例如)美國專利第5,189,500號，該專利之全部內容以宛如闡述引用的方式併入本文中。此方法耗時且昂貴，浪費該等基板之一者且對於比數微米薄之層通常不具有適合厚度均勻性。
達成層轉移之另一一般方法利用一氫植入，接著進行熱致層分裂。粒子(原子或離子化原子，例如，氫原子或氫原子及氦原子之一組合)依一指定深度植入於施體晶圓之正面下方。所植入之粒子依粒子依其植入之該指定深度在施體晶圓中形成一分裂平面。施體晶圓之表面經分裂以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染物(諸如硼化合物)。
接著，將施體晶圓之正面鍵結至一處置晶圓以透過一親水性鍵結程序形成一鍵結晶圓。在鍵結之前，藉由使晶圓之表面曝露於含有(例如)氧或氮之電漿而活化施體晶圓及/或處置晶圓。曝露於電漿在通常指稱表面活化之一程序中修改表面之結構，該活化程序使施體晶圓及處置晶圓之一或兩者之表面具有親水性。可藉由一濕處理(諸如一SC1清潔或氫氟酸)額外地化學活化晶圓之表面。濕處理及電漿活化可 以任意順序發生，或晶圓可僅經受一處理。接著，將晶圓擠壓在一起，且在晶圓之間形成一鍵。歸因於凡得瓦力，此鍵相對較弱，且必須在進一步處理可發生之前強化。
在一些程序中，藉由加熱或退火鍵結晶圓對來強化施體晶圓與處置晶圓(即，一鍵結晶圓)之間的親水性鍵。在一些程序中，晶圓鍵結可在低溫下(諸如約300℃與約500℃之間)發生。高溫致使共價鍵形成於施體晶圓及處置晶圓之相鄰表面之間，因此固化施體晶圓與處置晶圓之間的鍵。與鍵結晶圓之加熱或退火同時，先前植入於施體晶圓中之粒子弱化分裂平面。
接著，使施體晶圓之一部分沿分裂平面與鍵結晶圓分離(即，分裂)以形成SOI晶圓。可藉由將鍵結晶圓放置於一夾具中(其中垂直於鍵結晶圓之相對側施加機械力以將施體晶圓之一部分與鍵結晶圓拉開)來實施分裂。根據一些方法，吸盤用以施加機械力。藉由在分裂平面處在鍵結晶圓之邊緣應用一機械楔來起始施體晶圓之該部分之分離以起始一裂縫沿分裂平面之傳播。接著，藉由吸盤施加之機械力自鍵合晶圓提拉施體晶圓之該部分，因此形成一SOI晶圓。
根據其他方法，鍵結對可代以經受一高溫達一段時間以使施體晶圓之該部分與鍵結晶圓分離。曝露於高溫致使裂縫沿分裂平面起始及傳播，因此分離施體晶圓之一部分。歸因於自所植入之離子形成空隙而形成裂縫，該等空隙藉由奧斯特瓦爾德熟化生長。空隙填滿氫氣及氦氣。空隙變成薄片。薄片中之加壓氣體傳播微腔及微裂縫，微腔及微裂縫弱化植入平面上之矽。若退火在適當時間停止，則可藉由一機械程序來分裂被弱化之鍵結晶圓。然而，若熱處理延續達一更長持續時間及/或在一更高溫度下，則微裂縫傳播達到所有裂縫沿分裂平面合併之位準，因此分離施體晶圓之一部分。此方法容許轉移層之更佳均勻性且允許施體晶圓之再循環，但通常需要加熱經植入及鍵結對 至接近500℃之溫度。
通常藉由鍺冷凝或一矽鍺層自生長於一矽基板上之一磊晶沈積矽鍺緩衝層之層轉移來製造絕緣體上矽鍺(SGOI)基板。在Ge冷凝方法中，一應變SiGe磊晶層生長於一絕緣體上Si(SOI)上。參閱T.Tezuka等人之APL 79,p1798(2001)。該SiGe磊晶層之Ge濃度通常在10%與30%之間之範圍內。在一矽鍺層之磊晶沈積之後，在一爐中使用O2周圍氣氛中之各種熱循環來處理晶圓以優先使矽氧化。在氧化循環之間，一氬周圍氣氛中之一退火通常用以允許Ge擴散且使層均質化。藉由穿透位錯之解離(此係歸因於Ge冷凝期間之SiGe層之應變鬆弛)產生之堆積缺陷之高密度係此方法之一缺點。
替代地，使用智慧型切割技術使一薄SiGe層自一應變鬆弛SiGe緩衝層轉移。參閱Fitzgerald,Solid-State Electronics 48(2004)1297-1305。藉由生長於施體基板上之SiGe磊晶層來判定經轉移之SiGe層之層品質。迄今為止之研究已展示：獲得高品質應變鬆弛SiGe緩衝層非常具有挑戰性。為利用相較於一矽層之SiGe層中之更高載體遷移率，SiGe層中之Ge濃度需要高於50%，較佳地高於80%。由密集穿透位錯引起之具有高Ge濃度及粗糙表面(Rms介於大約2nm與50nm之間)之應變鬆弛SiGe緩衝層中之穿透位錯之高密度(每cm2~1010穿透位錯)降級經轉移之SiGe層品質且使層轉移程序複雜化。此外，SiGe緩衝層中之殘餘應力導致尤其針對300mm晶圓之高晶圓彎曲度，其致使晶圓鍵結及層轉移中之程序問題。
簡言之，本發明係針對一種製備一多層結構之方法。該方法包括：(a)使包括鍺之一第一層沈積於一矽基板之一正面上，其中該矽基板包括：兩個主要、大體上平行表面，兩個表面之一者為該矽基板之正面且兩個表面之另一者為該矽基板之一背面；一圓周邊緣，其結 合該矽基板之該正面及該背面；一中心平面，其在該矽基板之該正面與該背面之間且平行於該矽基板之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該矽基板之該正面與該背面之間，且此外其中包括鍺之該第一層具有如沿該中心軸所量測之大約0.5微米與大約100微米之間之一厚度；(b)使包括矽之一第二層沈積於包括鍺之該第一層上，其中包括矽之該第二層具有如沿該中心軸所量測之大約0.5奈米與大約5奈米之間之一厚度；及(c)使包括鍺且視情況包括矽之一第三層沈積於包括矽之該第二層上，其中包括矽及鍺之該第三層具有一化學式SixGe1-x，其中x係介於大約0莫耳比率與大約0.8莫耳比率之間且此外其中包括矽及鍺之該第三層具有至少大約1奈米之一厚度。
本發明係進一步針對一種製備一絕緣體上半導體結構之方法。該方法包括在一多層結構中形成一分裂平面，該多層結構包括：(i)一矽基板，其包括：兩個主要、大體上平行表面，兩個表面之一者為該矽基板之一正面且兩個表面之另一者為該矽基板之一背面；一圓周邊緣，其結合該矽基板之該正面及該背面；一中心平面，其在該矽基板之該正面與該背面之間且平行於該矽基板之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該矽基板之該正面與該背面之間；(ii)一鍺層，其與該矽基板之該正面介面接觸；(iii)至少一對層，其等與該鍺層介面接觸，各對層包括一矽層及包括鍺且視情況包括矽之一層，其具有一化學式SixGe1-x，其中x係介於大約0莫耳比率與大約0.8莫耳比率之間；及(iv)一矽鈍化層，其與該至少一對層接觸，其中該分裂平面經形成於包括該矽層及該矽鍺層之該至少一對層內；及將該多層結構結合至與一半導體處置基板之一正面介面接觸之一介電層，該半導體處置基板包括：兩個主要、大體上平行表面，兩個表面之一者為該半導體處置晶圓之該正面且兩個表面之另一者為 該半導體處置基板之一背面；一圓周邊緣，其結合該半導體處置基板之該正面及該背面；及一塊狀區域，其在該半導體處置基板之該正面與該背面之間。
本發明亦係進一步針對一多層結構，其包括：(i)一矽基板，其包括：兩個主要、大體上平行表面，兩個表面之一者為該矽基板之一正面且兩個表面之另一者為該矽基板之一背面；一圓周邊緣，其結合該矽基板之該正面及該背面；一中心平面，其在該矽基板之該正面與該背面之間且平行於該矽基板之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該矽基板之該正面與該背面之間，(ii)一鍺層，其與該矽基板之該正面介面接觸，(iii)至少一對層，其等與該鍺層介面接觸，各對層包括一矽層及包括鍺且視情況包括矽之一層，其具有一化學式SixGe1-x，其中x係介於大約0莫耳比率與大約0.8莫耳比率之間；及(iv)一矽鈍化層，其與該至少一對層接觸。
本發明之其他目的及特徵將在下文部分可見及部分地指出。
10‧‧‧半導體基板
12‧‧‧正面
14‧‧‧背面
16‧‧‧圓周邊緣
18‧‧‧塊狀區域
20‧‧‧中心平面
22‧‧‧中心軸
24‧‧‧徑向長度
30‧‧‧鍺緩衝層
40‧‧‧蝕刻止擋層/矽蝕刻層
50‧‧‧層
60‧‧‧矽蝕刻層
70‧‧‧層
100‧‧‧多層結構/多層施體結構
102‧‧‧多層施體結構
103‧‧‧結構
104‧‧‧所得多層施體結構
110‧‧‧多層結構/多層施體結構
210‧‧‧處置基板
220‧‧‧介電層
230‧‧‧絕緣體上矽鍺(SGOI)結構
310‧‧‧處置基板
320‧‧‧介電層
330‧‧‧額外絕緣體上半導體
圖1A至圖1E描繪根據本發明之方法之一些實施例之製造一多層矽鍺施體結構之一例示性程序流程。
圖2描繪根據本發明之方法之一些實施例之製造一絕緣體上矽鍺(SGOI)結構之一例示性程序流程。
根據本發明之一些實施例，提供一種用於產生一絕緣體上半導體結構(SOI)且更具體而言一絕緣體上矽鍺結構(SGOI)之方法。在一些實施例中，包括Ge之一緩衝層沈積於一矽基板(例如，一矽晶圓，且更具體而言一單晶矽晶圓)上。該緩衝層實現一或多個高品質Ge或SiGe層之後續沈積。在一Ge或SiGe層之沈積之後接著進行一薄矽層之沈積。沈積一Ge或SiGe層之程序(接著進行一薄矽層之沈積)可重複 一或多次(例如，兩次、三次、四次、五次、六次、七次、八次或更多次)以形成交替Ge或SiGe及矽層之一多層堆疊。高品質矽鍺層會經受離子植入且結合至一處置基板及經受用於製造SGOI之一分裂技術。
I. 基板
參考圖1A，本發明之方法中使用之一基板可包括一半導體基板10，諸如一矽基板(例如，一矽晶圓，且更具體而言一單晶矽晶圓)。一般而言，半導體基板10包括兩個主要、大體上平行表面12、14。平行表面之一者為晶圓之一正面12且另一平行表面為晶圓之一背面14。半導體基板10包括：一圓周邊緣16，其結合正面12及背面14；一塊狀區域18，其在正面12與背面14之間；及一中心平面20，其在該正面與該背面之間。半導體基板10額外地包括垂直於中心平面20之一虛中心軸22及自中心軸22延伸至圓周邊緣16之一徑向長度24。此外，因為半導體晶圓(例如，矽晶圓)通常具有某種總厚度變化(TTV)、翹曲及彎曲度，所以正面上之每個點與背面上之每個點之間的中點不會精確地落入一平面內。然而，實際上，TTV、翹曲及彎曲度通常輕微使得中點近似可謂落入在正面與背面之間近似等距離之一虛中心平面內。
在本發明之任何操作之前，一半導體基板10之正面12及背面14可實質上相同。一表面僅為方便而指稱一「正面」或一「背面」且大體上區分於其上執行本發明之方法之操作之表面。在本發明之背景中，一半導體基板10(例如，一單晶矽晶圓)之一「正面」指稱其上執行本發明之方法之步驟之主要表面。
半導體基板10可為一單晶半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、碳化矽、藍寶石、氮化鋁、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其等之組合組成之群組之一半導體材料。本發明之單晶半導體晶圓通常具有至少大約150mm、至少大約 200mm、至少大約300mm或至少大約450mm之一標稱直徑。晶圓厚度可自大約250微米變動至大約1500微米，諸如大約300微米與大約1000微米之間，適合地落入大約500微米至大約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為大約725微米。
在尤其較佳實施例中，半導體基板10包括已自根據習知丘克拉斯基(Czochralski)晶體生長方法或浮區生長方法生長之一單晶晶錠切片之一單晶矽晶圓。在(例如)F.Shimura之「Semiconductor Silicon Crystal Technology」,Academic Press,1989及「Silicon Chemical Etching」(J.Grabmaier ed.)Springer-Verlag,N.Y.,1982(以引用的方式併入本文中)中揭示此等方法以及標準矽切片技術、研磨技術、蝕刻技術及拋光技術。較佳地，藉由熟習技術者已知標準方法來拋光及清潔晶圓。參閱(例如)W.C.O’Mara等人之「Handbook of Semiconductor Silicon Technology」,Noyes Publications。若需要，則可(例如)在一標準SC1/SC2溶液中清潔晶圓。在一些實施例中，本發明之單晶矽晶圓係已自根據習知丘克拉斯基(「Cz」)晶體生長方法生長之一單晶晶錠切片之單晶矽晶圓，其通常具有至少大約150mm、至少大約200mm、至少大約300mm或至少大約450mm之一標稱直徑。較佳地，單晶矽處置晶圓與單晶矽施體晶圓兩者具有沒有表面缺陷(諸如刮痕、大粒子等等)之鏡面拋光正面修整。晶圓厚度可自大約250微米變動至大約1500微米，諸如介於大約300微米與大約1000微米之間，適合地落入大約500微米至大約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為大約725微米。
在一些實施例中，半導體基板10(例如，單晶矽晶圓)包括具有大體上藉由丘克拉斯基生長方法達成之濃度之填隙氧。在一些實施例中，半導體晶圓包括具有介於大約4PPMA與大約18PPMA之間的一濃度之氧。在一些實施例中，半導體晶圓包括具有介於大約10PPMA 與大約35PPMA之間的一濃度之氧。較佳地，單晶矽晶圓包括具有不大於大約10ppma之一濃度之氧。可根據SEMI MF 1188-1105來量測填隙氧。
一般而言，不存在對SOI基板之處置晶圓之電阻率之約束。半導體基板10可具有可藉由丘克拉斯基方法或浮區方法獲得之任何電阻率。相應地，半導體基板10之電阻率係基於本發明之結構之最終用途/應用之要求。因此，電阻率可自毫歐或更小變動至兆歐或更大。在一些實施例中，半導體基板10包括一p型或一n型摻雜劑。適合摻雜劑包含硼(p型)、稼(p型)、磷(n型)、銻(n型)及砷(n型)。基於處置晶圓之所要電阻率來選擇摻雜劑濃度。在一些實施例中，單晶半導體處置基板包括一p型摻雜劑。在一些實施例中，單晶半導體處置基板為包括一p型摻雜劑(諸如硼)之一單晶矽晶圓。
在一些實施例中，半導體基板10具有一相對較低之最小體電阻率，諸如低於大約100ohm-cm、低於大約50ohm-cm、低於大約1ohm-cm、低於大約0.1ohm-cm或甚至低於大約0.01ohm-cm。在一些實施例中，半導體基板10具有一相對較低之最小體電阻率，諸如低於大約100ohm-cm或介於大約1ohm-cm與大約100ohm-cm之間。低電阻率晶圓可包括電活性摻雜劑，諸如硼(p型)、稼(p型)、磷(n型)、銻(n型)及砷(n型)。
在一些實施例中，半導體基板10具有一相對較高之最小體電阻率。高電阻率晶圓大體上自藉由丘克拉斯基方法或浮區方法生長之單晶晶錠切片。高電阻率晶圓可包括具有大體上非常低濃度之電活性摻雜劑，諸如硼(p型)、稼(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。Cz生長矽晶圓可經受依自大約600℃至大約1000℃之範圍中之一溫度之一熱退火以消除由晶體生長期間併入之氧氣引起之熱施體。在一些實施例中，單晶半導體處置晶圓具有至少100Ohm-cm、 至少大約500Ohm-cm、至少大約1000Ohm-cm、或甚至至少大約3000Ohm-cm之一最小體電阻率，諸如大約100Ohm-cm與大約100,000Ohm-cm之間，或大約500Ohm-cm與大約100,000Ohm-cm之間，或大約1000Ohm-cm與大約100,000Ohm-cm之間，或大約500Ohm-cm與大約10,000Ohm-cm之間，或大約750Ohm-cm與大約10,000Ohm-cm之間、大約1000Ohm-cm與大約10,000Ohm-cm之間、大約2000Ohm-cm與大約10,000Ohm-cm之間、大約3000Ohm-cm與大約10,000Ohm-cm之間，或大約3000Ohm-cm與大約5,000Ohm-cm之間。在一些實施例中，高電阻率單晶半導體處置基板可包括一p型摻雜劑，諸如硼、鎵、鋁或銦。在一些實施例中，高電阻率單晶半導體處置基板可包括一n型摻雜劑，諸如磷、銻或砷。用於製備高電阻率晶圓之方法係此項技術中已知的，且可自商業供應商(諸如SunEdison Semiconductor Ltd.(St.Peters,MO；先前稱為MEMC Electronic Materials,Inc.))獲得此等高電阻率晶圓。
半導體基板10可包括單晶矽。半導體基板10可具有(100)、(110)或(111)晶體定向之任一者，且晶體定向之選擇可由結構之最終用途所支配。在一些較佳實施例中，半導體基板10具有(100)晶體定向，此係因為本發明之矽鍺層適合於替代一邏輯裝置中之矽裝置層。矽鍺之使用增強該邏輯裝置之切換速度，且由於此晶體平面提供最佳裝置性能，因此(100)晶體定向大體上用於CMOS裝置(諸如邏輯裝置)中。
參考圖1A，半導體基板10包括一中心軸22。在圖1A中明確劃界中心軸22，此係因為基板10之各種層及根據本發明之方法隨後添加之層之「厚度」沿此中心軸22量測。
II. 鍺沈積及退火
根據本發明之方法且參考圖1B，包括鍺之一層30沈積於半導體基板10之正面12(圖1A)上。在一些實施例中，包括鍺之層30實質上 係純鍺，此係因為：經採用以沈積鍺層之前驅物不包含實質上將沈積其他材料(例如，矽)之前驅物。相應地，包括鍺之層30可包括不大於微量之其他材料(小於大約1%，較佳地小於大約0.1%、小於大約0.01%或甚至小於大約0.001%)。換言之，包括鍺之層30係至少大約95% Ge、至少大約98% Ge、至少大約99% Ge、至少大約99.99% Ge或甚至至少大約99.999% Ge。鍺可沈積於具有如沿中心軸22所量測之大約0.1微米與大約100微米之間(諸如如沿中心軸22所量測之大約0.5微米與大約100微米之間、諸如如沿中心軸22所量測之大約0.5微米與大約50微米之間或如沿中心軸22所量測之大約1微米與大約10微米之間)之一沈積厚度之一層30中。
可使用金屬有機化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)或分子束磊晶(MBE)來沈積鍺層30。可依一脈衝或連續模式來沈積鍺。在一些實施例中，可藉由磊晶沈積來沈積鍺。用於Ge沈積之市售工具包含(但不限於)ASM Epsilon E2000、ASM Epsilon E3200、Centura。可使用鍺前驅物(諸如GeH4、Ge2H4、GeCl4、GeCl2、GeF2、GeF4、GeI2、GeI4及其等之組合)藉由磊晶沈積來沈積鍺。室周圍氣氛可額外地包括一載體氣體，其可係惰性的或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體(其亦係一反應物)係氫氣。鍺層沈積溫度可介於大約200℃與大約900℃之間，諸如大約200℃與大約800℃之間、諸如大約300℃與大約700℃之間或大約400℃與大約600℃之間。室周圍壓力可介於大約10托(大約1.33kPa)與大約760托(大約101.32kPa)之間，較佳地介於大約10托(大約1.33kPa)與大約100托(大約13.33kPa)之間。
在本發明之一些實施例中，在鍺層之沈積之後，包括其上包括 鍺之一層30之半導體基板10經受一退火以藉此增加穿透位錯之遷移率且致使穿透位錯之消除。穿透位錯在Ge中具有高遷移率。退火提高透過Ge層之穿透位錯滑動之可能性，其中穿透位錯彼此組合或到達表面，穿透位錯在該表面處消除。參閱Wang等人之APPLIED PHYSICS LETTERS 94,102115_2009。另外，Ge中之穿透位錯之高遷移率防止形成如通常在SiGe緩衝層中所發現之穿透位錯堆積。退火可使鍺緩衝層中之穿透位錯密度減小至不大於大約1x107穿透位錯/cm2，諸如不大於大約1x106穿透位錯/cm2。
此外，Ge中之穿透位錯之高遷移率抑制或甚至防止形成穿透位錯堆積，藉此減小晶圓變形。當一Ge緩衝層中不存在位錯堆積時，一應變鬆弛Ge緩衝層中之殘餘應力係歸因於熱膨脹之係數之失配(對於Ge係5.9ppm且對於Si係2.6ppm)之應力。相比而言，當一SiGe緩衝層生長於一Si基板上時，穿透位錯堆積或不滑動足夠長以歸因於其更高滑動活化能(~對於Ge係1.5eV且對於SiGe係2.3eV)而消除。因此，與與熱應力組合之穿透位錯之高密度相關聯之應力導致大晶圓變形。SiGe緩衝層中之遞增Ge濃度在某種程度上減輕晶圓變形。
再者，退火可減小表面粗糙度。Ge原子之更高表面遷移率導致相較於一SiGe層(均方根，Rms，大約1nm與20nm之間之粗糙度)之緩衝層之改良表面粗糙度(均方根，Rms，大約0.5nm之粗糙度)。藉由方 程式來計算作為粗糙度之一量測之均方根，其中粗糙度量變曲線含有沿曲線排序、等距離間隔之點，且yi係自中線至資料點之垂直距離。通常跨越一2x2微米2面積來量測Rms。平滑Ge緩衝層表面提供用於Si蝕刻止擋層或SiGe頂層之進一步生長之一良好起始表面，且當使用SiGe緩衝層時不需要化學機械拋光程序。
另外，鍺緩衝層促進一平滑Si及SiGe頂層之生長。當Si或SiGe頂層生長於一應變鬆弛Ge緩衝層上時，Si(SiGe)與Ge之間的晶格失配在Si(SiGe)頂層中建立拉伸應力。在SiGe頂層生長期間，拉伸應力提供用於表面平滑化之一驅動力。可藉由此方法獲得一平滑SiGe層，其使後續晶圓結合程序受益。
退火可在至少大約500℃(諸如至少大約750℃，諸如大約500℃與大約930℃之間或大約750℃與大約900℃之間)之一溫度下發生。退火溫度應低於鍺之熔點，其係938.2℃。室周圍壓力可介於大約10托(大約1.33kPa)與大約760托(大約101.32kPa)之間，較佳地介於大約10托(大約1.33kPa)與大約100托(大約13.33kPa)之間。在退火期間，室周圍氣氛可包括一載體氣體，其可係惰性或其可為一還原性氣氛。適合氣體包含氫氣、氦氣、氮氣、氬氣或其等之任何組合。退火持續時間可介於大約1秒與大約60分鐘之間，諸如介於大約10秒與大約30分鐘之間。
III. 矽蝕刻止擋層之沈積
在一些實施例中且參考圖1C，在一鍺緩衝層30之沈積之後，包括矽之一蝕刻止擋層40會沈積於鍺緩衝層30上。可使用金屬有機化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)或分子束磊晶(MBE)來沈積包括矽之蝕刻止擋層40。在一些實施例中，可藉由磊晶沈積來沈積矽。矽前驅物尤其包含甲基矽烷、四氫化矽(矽烷)、三矽烷(Si3H8)、二矽烷(Si2H6)、五矽烷、新五矽烷、四矽烷、二氯矽烷(SiH2Cl2)、三氯矽烷(SiHCl3)、四氯化矽(SiCl4)。在一些較佳實施例中，從矽烷、二氯矽烷(SiH2Cl2)及三氯矽烷(SiHCl3)中選擇矽前驅物。室周圍氣氛可額外地包括一載體氣體，其可係惰性或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何 組合。一較佳載體氣體(其亦係一反應物)係氫氣。在一些實施例中，沈積溫度可介於大約300℃與大約800℃之間，諸如大約300℃與大約600℃之間、諸如大約400℃與大約500℃之間。室周圍壓力可介於大約10托(大約1.33kPa)與大約760托(大約101.32kPa)之間，較佳地介於大約10托(大約1.33kPa)與大約100托(大約13.33kPa)之間。
在一些實施例中，包括矽之蝕刻止擋層40具有如沿中心軸22所量測之大約0.1奈米與大約50奈米之間之一厚度。在一些實施例中，該厚度可介於如沿中心軸22所量測之大約0.5奈米與大約20奈米之間、或介於如沿中心軸22所量測之大約0.5奈米與大約5奈米之間。
在SGOI修整程序期間，Ge或SiGe層與Ge緩衝層之間的包括矽之蝕刻止擋層40係有利地用於提供一止擋層。另外，在最終SGOI結構中，包括矽之蝕刻止擋層40在SiGe裝置層與下伏絕緣體層(通常係SiO2)之間提供有效鈍化。
IV. 含有鍺之層(純鍺層或矽鍺層)之沈積
在一些實施例中且參考圖1D，在鍺緩衝層30及包括矽之蝕刻止擋層40之沈積之後，包括鍺且視情況具有矽之一50沈積於包括矽之蝕刻止擋層40上。包括鍺且視情況具有矽之該層具有一化學式SixGe1-x，其中x係介於大約0.00莫耳比率與大約0.8莫耳比率之間，諸如大約0.1莫耳比率與大約0.8莫耳比率之間(諸如大約0.1莫耳比率與大約0.4莫耳比率之間)。可使用金屬有機化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿輔助化學氣相沈積(PECVD)或分子束磊晶(MBE)來沈積包括鍺且視情況具有矽之層50。在一些實施例中，可藉由磊晶沈積來沈積矽及鍺。矽前驅物尤其包含甲基矽烷、四氫化矽(矽烷)、三矽烷、二矽烷、五矽烷、新五矽烷、四矽烷、二氯矽烷(SiH2Cl2)、三氯矽烷(SiHCl3)、四氯化矽(SiCl4)。在一些較佳實施例中，從矽烷、二氯矽 烷(SiH2Cl2)及三氯矽烷(SiHCl3)中選擇矽前驅物。可使用選自由GeH4、Ge2H4、GeCl4及其等之組合組成之群組之鍺前驅物藉由磊晶沈積來沈積鍺。室周圍氣氛可額外地包括一載體氣體，其可係惰性或其可為一還原性氣氛。適合載體氣體包含氫氣、氬氣、氦氣、氮氣或其等之任何組合。一較佳載體氣體(其亦係一反應物)係氫氣。可在一沈積溫度下沈積包括鍺且視情況具有矽之層50，該沈積溫度可介於大約200℃與大約800℃之間，諸如大約300℃與大約700℃之間。室周圍壓力可介於大約10托(大約1.33kPa)與大約760托(大約101.32kPa)之間，較佳地介於大約10托(大約1.33kPa)與大約100托(大約13.33kPa)之間。
在一些實施例中，包括鍺且視情況具有矽之層50具有如沿中心軸22所量測之大約1奈米與大約1000奈米之間之一厚度。在一些實施例中，該厚度可介於如沿中心軸22所量測之大約5奈米與大約300奈米之間。包括鍺且視情況具有矽之層50之厚度支配最終SGOI結構上之Ge或SiGe裝置層之厚度。
V. 沈積額外層以製備一層堆疊
現在參考圖1E，如本文中所揭示，可重複矽蝕刻止擋層之沈積及包括鍺且視情況具有矽之層之沈積之步驟，導致包括兩個矽蝕刻層40、60及包括鍺且視情況具有矽之兩個層50、70之一多層結構。一對一矽蝕刻止擋層及包括鍺且視情況具有矽之一層之沈積可重複一次或一次以上(即，兩次、三次、四次、五次、六次或更多次)以藉此製備包括多對一矽蝕刻層及包括矽及鍺之一層之一多層結構。
VI. 絕緣體上半導體結構(GeOI或SGOI結構)之層轉移及製造
參考圖2，包括至少一對一矽蝕刻止擋層及包括鍺且視情況包括矽之一層之多層結構(在圖2中標記為100及110)係一絕緣體上半導體230、330(諸如一絕緣體上鍺(GeOI)或一絕緣體上矽鍺(SGOI)結構)之 製造中之一施體結構。如圖2中所描繪，多層施體結構100從四對一矽蝕刻止擋層及包括鍺且視情況具有矽之一層開始層轉移之程序。多層施體結構可包括一或多對(例如，至少兩對、三對、四對、五對、六對、七對或更多對)一矽蝕刻止擋層及包括鍺且視情況具有矽之一層。在一第一層轉移操作之後，包括一粗糙分裂表面之多層施體結構102經受濕式化學蝕刻以移除包括鍺且視情況包括矽之粗糙層且變成結構103。所使用之蝕刻劑僅選擇性地蝕刻包括鍺且視情況包括矽之層但不蝕刻矽蝕刻止擋層。一適合蝕刻劑溶液為一H2O2溶液(每公升蒸餾水包括介於0.1莫耳與1莫耳之間之過氧化氫)。可於室溫或高溫(例如，介於50℃與70℃之間)下在一標準半導體製造清潔劑中完成蝕刻操作。取決於蝕刻劑濃度及溫度，蝕刻時間通常在30秒至10分鐘之範圍內。包括來自開始多層施體結構100之含矽之蝕刻止擋層40及包括鍺且視情況具有矽之層50之一層對可轉移至包括一半導體處置層210及一介電層220之一處置基板上。該程序可重複一或多次，其中來自多層施體結構110之一層對可轉移至包括一半導體處置層310及一介電層320之一處置基板上。在一第二層轉移操作之後，所得多層施體結構104經受另一濕式化學蝕刻以移除包括鍺且視情況包括矽及具有粗糙分裂表面之粗糙層。層轉移導致製造絕緣體上半導體230、330，諸如一絕緣體上鍺(GeOI)或一絕緣體上矽鍺(SGOI)結構。
根據本發明之一些實施例，透過對於製備一矽蝕刻層附近之一分裂平面之該第一步驟中之包括一矽蝕刻止擋層及包括鍺且視情況具有矽之一層之一層對將離子植入至多層結構100。植入離子達一足夠深度使得包括一矽蝕刻層及包括矽及鍺之一層之至少一層對可轉移至一處置基板上。在離子植入之前，多層結構之正面可經熱氧化(其中將消耗經沈積之半導體材料薄膜之某個部分)以製備半導體氧化膜或可藉由CVD氧化物沈積(諸如PECVD或LPCVD)來生長半導體氧化物 (例如，二氧化矽)薄膜。在一些實施例中，可依上文所描述之相同方式在一爐(諸如一ASM A400)中使多層結構之正面熱氧化。在一些實施例中，施體基板經氧化以在正面層上提供至少大約5奈米厚(諸如大約5奈米與大約1000奈米之間厚)或至少大約10奈米厚(諸如大約10奈米與大約10,000奈米之間、大約10奈米與大約5,000奈米之間或大約100奈米與大約800奈米之間(諸如大約600奈米))之一氧化層。
另外，多層結構之正面上之該氧化層會經受化學機械拋光(CMP)以減小表面粗糙度，較佳地減小至小於大約5埃之RMS2x2微米 2之位 準，其中均方根，粗糙度量變曲線含有沿曲線排序、等距離間隔之點，且yi係自中線至資料點之垂直距離。
可在一市售儀器(諸如一Applied Materials Quantum II、一Quantum LEAP或一Quantum X)中實施離子植入。所植入之離子包含He、H、H2或其等之組合。依足以在半導體施體基板中形成一損壞層之一密度及持續時間來實施離子植入。植入密度可在自大約1012離子/cm2至大約1017離子/cm2之範圍內，諸如自大約1014離子/cm2至大約1017離子/cm2(諸如自大約1015離子/cm2至大約1016離子/cm2)。植入能可在自大約1keV至大約3,000keV之範圍內，諸如自大約5keV至大約1,000keV，或自大約5keV至大約200keV，或自大約5keV至大約100keV或自大約5keV至大約80keV。植入之深度判定轉移至一處置基板上之材料之量。較佳地，離子植入深度係(如圖2中所描繪)足以在一矽鍺層中形成一分裂平面使得轉移至該處置基板之材料包括一矽蝕刻止擋層、一矽鍺層及另一矽蝕刻止擋層。Si蝕刻止擋層之插入亦導致一銳化分裂平面且導致該分裂表面之減小表面粗糙度。藉由包括鍺且視情況具有矽之兩個相鄰層之間的介面處之矽蝕刻止擋層誘發之介面 應變趨向於捕獲所植入之離子，諸如H+或He+，其約束矽蝕刻止擋層處之腔穴。分裂可能沿矽蝕刻止擋層發生。
在本發明之一些實施例中，在足以形成一熱活化分裂平面之一溫度下退火其中具有藉由氦離子及/或氫離子植入而形成之一離子植入區域之多層結構。一適合工具之一實例可係一簡單Box爐，諸如一Blue M模型。在一些較佳實施例中，在自大約200℃至大約350℃、自大約225℃至大約325℃(較佳地大約300℃)之一溫度下退火該結構。熱退火可發生達自大約10分鐘至大約10小時(諸如自大約0.5小時至大於4小時或自大約2小時至大約8小時)之一持續時間。此等溫度範圍內之熱退火係足以形成一熱活化分裂平面。
根據本發明之方法，多層結構結合至一處置基板210。處置基板210較佳地包括與處置基板210之一正面介面接觸之一介電層220。多層結構之頂部矽層結合至與處置基板210之該正面介面接觸之介電層220。處置基板210包括選自由矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其等之組合組成之群組之一半導體材料。半導體處置基板210包括：兩個主要、大體上平行表面，兩個表面之一者為半導體處置晶圓之正面且兩個表面之另一者為該半導體處置基板之一背面；一圓周邊緣，其結合該半導體處置基板之該正面及該背面；及一塊狀區域，其在該半導體處置基板之該正面與該背面之間。半導體處置基板210通常係具有至少大約150mm、至少大約200mm、至少大約300mm或至少大約450mm之一標稱直徑之一晶圓。處置基板210厚度可自大約250微米變動至大約1500微米，諸如大約300微米與大約1000微米之間，適合地落入大約500微米至大約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為大約725微米。在一些實施例中，處置基板210包括單晶矽，其已自根據習知丘克拉斯基晶體生長方法或浮區生長方法生長之一單晶晶錠切片。
處置基板包括一介電層220。適合介電層可包括從二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之一組合中選擇之一材料。在一些實施例中，介電層具有至少大約5奈米厚、至少大約10奈米厚(諸如大約10奈米與大約10,000奈米之間、大約10奈米與大約5,000奈米之間、大約50奈米與大約400奈米之間或大約100奈米與大約400奈米之間(諸如大約50奈米、100奈米或200奈米)或大約100奈米與大約800奈米之間(諸如大約600奈米))之一厚度。
在一些實施例中，介電層包括選自由二氧化矽、氮化矽、氮氧化矽及其等之任何組合組成之群組之一或多個絕緣材料。在一些實施例中，介電層具有至少大約5奈米厚、至少大約10奈米厚(諸如大約10奈米與大約10,000奈米之間、大約10奈米與大約5,000奈米之間、大約50奈米與大約400奈米之間或大約100奈米與大約400奈米之間(諸如大約50奈米、100奈米或200奈米)或大約100奈米與大約800奈米之間(諸如大約600奈米))之一厚度。
在一些實施例中，介電層包括多層絕緣材料。介電層可包括兩個絕緣層、三個絕緣層或更多絕緣層。各絕緣層可包括從二氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之任何組合中選擇之一材料。在一些實施例中，各絕緣層可包括選自由二氧化矽、氮化矽、氮氧化矽及其等之任何組合組成之群組之一材料。各絕緣層可具有至少大約5奈米厚、至少大約10奈米厚(諸如大約10奈米與大約10,000奈米之間、大約10奈米與大約5,000奈米之間、大約50奈米與大約400奈米之間或大約100奈米與大約400奈米之間(諸如大約50奈米、100奈米或200奈米)或大約100奈米與大約800奈米之間(諸如大約600奈米))之一厚度。
在一些實施例中，由於多層結構之頂部矽層與處置基板之介電 層220之間的機械結合相對較弱，因此結合結構可經進一步退火以固化該結合。在本發明之一些實施例中，在足以在單晶半導體施體基板中形成一熱活化分裂平面之一溫度下退火結合結構。一適合工具之一實例可係一簡單Box爐，諸如一Blue M模型。在一些較佳實施例中，在自大約200℃至大約350℃、自大約225℃至大約325℃(較佳地大約300℃)之一溫度下退火結合結構。熱退火可發生達自大約10分鐘至大約10小時之一持續時間(較佳地大約2小時之一持續時間)。此等溫度範圍內之熱退火係足以形成一熱活化分裂平面。在熱退火以活化該分裂平面之後，會分裂結合結構。
在熱退火之後，多層結構之頂部矽層與處置基板之介電層220之間的結合足夠強以經由分裂分裂平面處之結合結構而起始層轉移。可根據此項技術中已知之技術發生分裂。在一些實施例中，結合結構可放置於一習知切割台中，該習知切割台之一側固定至固定吸盤且其另一側藉由一鉸接臂上之額外吸盤固定。在吸盤附接附近起始一裂痕且可移動臂圍繞將晶圓分開之鉸鏈樞轉。分裂移除半導體施體晶圓之一部分，藉此使一半導體裝置層(較佳地一矽裝置層)保留於絕緣體上半導體複合結構上。
在分裂之後，分裂結構會經受一可選高溫退火以進一步強化經轉移之層(包括頂部矽層、包括矽及鍺之層及包括矽之一蝕刻止擋層)與半導體處置基板之間的結合。一適合工具之一實例可係一垂直爐，諸如一ASM A400。在一些較佳實施例中，可在自大約800℃至大約900℃(較佳地大約850℃)之一溫度下退火結合結構。退火之溫度應低於Ge之熔點，其係938.2℃。熱退火可發生達自大約0.5小時至大約8小時之一持續時間(較佳地大約4小時之一持續時間)。此等溫度範圍內之熱退火係足以強化經轉移之裝置層與單晶半導體處置基板之間的結合。
在分裂及高溫退火之後，結合結構會經受一蝕刻程序，該蝕刻程序經設計以移除過量材料(包含矽鍺)。可在一溶液中蝕刻包括鍺且視情況具有矽之層。蝕刻劑僅選擇性地蝕刻包括鍺且視情況具有矽之層50但不蝕刻Si蝕刻止擋層。一適合蝕刻劑溶液為一H2O2溶液(每公升蒸餾水包括介於0.1莫耳與1莫耳之間之過氧化氫)。可於室溫或高溫(例如，介於50℃與70℃之間)下在一標準半導體製造清潔劑中完成蝕刻操作。取決於蝕刻劑濃度及溫度，蝕刻時間通常在30秒至10分鐘之範圍內。HCl可添加至含有H2O2之蝕刻劑以幫助移除金屬污染。
在一些實施例中，可藉由在使用H2作為一載體氣體之一水平流單一晶圓磊晶反應器中經受一氣相HCl蝕刻程序來蝕刻結合結構。絕緣體上矽鍺(SGOI)結構230包括一處置基板210、一介電層220、一薄矽層及包括鍺且視情況具有矽之一層。
由於多層結構(在圖1E中例示性地描繪且在圖2中展示為110)仍包括額外對一矽蝕刻止擋層及包括鍺且視情況具有矽之一層，因此離子植入、鍵結、分裂及蝕刻之程序藉此製備一額外絕緣體上半導體330，諸如一絕緣體上鍺(GeOI)或一絕緣體上矽鍺(SGOI)結構，該結構包括一處置基板310、一介電層320、一薄矽層及包括鍺且視情況具有矽之一層。該程序可繼續直至該等額外對一矽蝕刻層及包括鍺且視情況具有矽之一層排出。替代地，施體結構會經受一矽蝕刻層及包括矽及鍺之一層之對之沈積之額外循環。
已詳細描述本發明，吾人當明白在不背離隨附申請專利範圍中界定之本發明之範疇之情況下修改及變動係可行的。
由於可在不會背離本發明之範疇之情況下在以上組合物及程序中實行各種改變，因此吾人意欲以上描述中所含有之所有內容被解釋為具繪示性而非限制性意義。
當引入本發明或其(若干)較佳實施例之元件時，定冠詞「一」及 「該」意欲意謂存在一或多個元件。術語「包括」、「包含」及「具有」意欲為具包含性且意謂除所列出之元件以外可存在額外元件。
100‧‧‧多層結構
102‧‧‧多層施體結構
103‧‧‧結構
104‧‧‧所得多層施體結構
110‧‧‧多層結構
210‧‧‧處置基板
220‧‧‧介電層
230‧‧‧絕緣體上矽鍺(SGOI)結構
310‧‧‧處置基板
320‧‧‧介電層
330‧‧‧額外絕緣體上半導體

Claims (33)

  1. 一種製備一多層結構之方法，該方法包括：(a)使包括鍺之一第一層沈積於一矽基板之一正面上，其中該矽基板包括：兩個主要、大體上平行表面，兩個表面之一者為該矽基板之該正面且兩個表面之另一者為該矽基板之一背面；一圓周邊緣，其結合該矽基板之該正面及該背面；一中心平面，其在該矽基板之該正面與該背面之間且平行於該矽基板之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該矽基板之該正面與該背面之間，且此外其中包括鍺之該第一層具有如沿該中心軸所量測之大約0.5微米與大約100微米之間之一厚度；(b)使包括矽之一第二層沈積於包括鍺之該第一層上，其中包括矽之該第二層具有如沿該中心軸所量測之大約0.5奈米與大約5奈米之間之一厚度；及(c)使包括鍺且視情況包括矽之一第三層沈積於包括矽之該第二層上，其中包括矽及鍺之該第三層具有一化學式SixGe1-x，其中x係介於大約0莫耳比率與大約0.8莫耳比率之間且此外其中包括矽及鍺之該第三層具有至少大約1奈米之一厚度。
  2. 如請求項1之方法，其中重複步驟(b)及(c)。
  3. 如請求項1之方法，其中重複步驟(b)及(c)至少兩次。
  4. 如請求項1之方法，其中包括鍺之該第一層具有如沿該中心軸所量測之大約0.5微米與大約50微米之間之一厚度。
  5. 如請求項1之方法，其中包括鍺之該第一層具有如沿該中心軸所量測之大約1微米與大約10微米之間之一厚度。
  6. 如請求項1之方法，其進一步包括依足以減少穿透位錯之數量之 一溫度及持續時間退火包括含鍺之該第一層之該矽基板。
  7. 如請求項6之方法，其中該穿透位錯密度係不大於大約1x107穿透位錯/cm2。
  8. 如請求項6之方法，其中該穿透位錯密度係不大於大約1x106穿透位錯/cm2。
  9. 如請求項1之方法，其中包括矽之該第二層具有如沿該中心軸所量測之大約0.5奈米與大約20奈米之間之一厚度。
  10. 如請求項1之方法，其中該第三層包括鍺及矽，且具有一化學式SixGe1-x，其中x係介於大約0.1莫耳比率與大約0.4莫耳比率之間。
  11. 如請求項1之方法，其中包括鍺且視情況包括矽之該第三層具有大約1奈米與大約1000奈米之間之一厚度。
  12. 如請求項1之方法，其中包括鍺且視情況包括矽之該第三層具有大約5奈米與大約300奈米之間之一厚度。
  13. 如請求項1之方法，其中藉由磊晶沈積來沈積該等層之各者。
  14. 一種製備一絕緣體上半導體結構之方法，該方法包括：在一多層結構中形成一分裂平面，該多層結構包括：(i)一矽基板，其包括：兩個主要、大體上平行表面，兩個表面之一者為該矽基板之一正面且兩個表面之另一者為該矽基板之一背面；一圓周邊緣，其結合該矽基板之該正面及該背面；一中心平面，其在該矽基板之該正面與該背面之間且平行於該矽基板之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該矽基板之該正面與該背面之間；(ii)一鍺層，其與該矽基板之該正面介面接觸；(iii)至少一對層，其等與該鍺層介面接觸，各對層包括一矽層及包括鍺且視情況包括矽之一層，其具有一化學式SixGe1-x，其中x係介於大約0莫耳比率與大 約0.8莫耳比率之間；及(iv)一矽鈍化層，其與該至少一對層接觸，其中該分裂平面形成於包括該矽層及該矽鍺層之該至少一對層內；及將該多層結構結合至與一半導體處置基板之一正面介面接觸之一介電層，該半導體處置基板包括：兩個主要、大體上平行表面，兩個表面之一者為該半導體處置晶圓之該正面且兩個表面之另一者為該半導體處置基板之一背面；一圓周邊緣，其結合該半導體處置基板之該正面及該背面；及一塊狀區域，其在該半導體處置基板之該正面與該背面之間。
  15. 如請求項14之方法，其中該多層結構包括至少兩對層，該至少兩對層包括該矽層及包括鍺且視情況包括矽之該層。
  16. 如請求項14之方法，其中該分裂平面係藉由以下步驟形成：將離子植入至該多層結構，其中透過該矽鈍化層將該等離子植入包括該矽層及包括鍺且視情況包括矽之該層之該至少一對層內達峰值植入離子濃度之一深度；且依足以依或接近峰值植入離子濃度之該深度形成該分裂平面之一溫度及一持續時間退火該多層結構。
  17. 如請求項16之方法，其中所植入之離子選自由氫、氦及其等之一組合組成之群組。
  18. 如請求項14之方法，其中該鍺層具有如沿該中心軸所量測之大約0.5微米與大約100微米之間之一厚度。
  19. 如請求項14之方法，其中該矽層具有如沿該中心軸所量測之大約0.5奈米與大約5奈米之間之一厚度。
  20. 如請求項14之方法，其中包括鍺且視情況包括矽之該層具有一化學式SixGe1-x，其中x係介於大約0.1莫耳比率與大約0.4莫耳比率之間。
  21. 如請求項14之方法，其中包括鍺且視情況包括矽之該層具有大約1奈米與大約1000奈米之間之一厚度。
  22. 如請求項14之方法，其進一步包括切割包括該矽層及包括鍺且視情況包括矽之該層之該至少一對層內之該分裂平面處之該多層結構以藉此製備一絕緣體上半導體結構，該絕緣體上半導體結構包括該半導體處置基板、該介電層、該矽鈍化層及包括該矽層及包括鍺且視情況包括矽之該層之該對層之至少一部分。
  23. 如請求項22之方法，其進一步包括蝕刻及平滑化包括該矽層及包括鍺且視情況包括矽之該層之該對層之該分裂部分。
  24. 一種多層結構，其包括：(i)一矽基板，其包括：兩個主要、大體上平行表面，兩個表面之一者為該矽基板之一正面且兩個表面之另一者為該矽基板之一背面；一圓周邊緣，其結合該矽基板之該正面及該背面；一中心平面，其在該矽基板之該正面與該背面之間且平行於該矽基板之該正面與該背面；一中心軸，其垂直於該中心平面；及一塊狀區域，其在該矽基板之該正面與該背面之間，(ii)一鍺層，其與該矽基板之該正面介面接觸，(iii)至少一對層，其等與該鍺層介面接觸，各對層包括一矽層及包括鍺且視情況包括矽之一層，其具有一化學式SixGe1-x，其中x係介於大約0莫耳比率與大約0.8莫耳比率之間；及(iv)一矽鈍化層，其與該至少一對層接觸。
  25. 如請求項24之多層結構，其包括至少兩對層，該至少兩對層包括該矽層及包括鍺且視情況包括矽之該層。
  26. 如請求項24之多層結構，其中該鍺層具有如沿該中心軸所量測之大約0.5微米與大約50微米之間之一厚度。
  27. 如請求項24之多層結構，其中該鍺層具有如沿該中心軸所量測 之大約1微米與大約10微米之間之一厚度。
  28. 如請求項24之多層結構，其中該鍺層具有不大於大約1x107穿透位錯/cm2之一穿透位錯密度。
  29. 如請求項24之多層結構，其中該鍺層具有不大於大約1x106穿透位錯/cm2之一穿透位錯密度。
  30. 如請求項24之多層結構，其中該至少一對層之該矽層具有如沿該中心軸所量測之大約0.5奈米與大約5奈米之間之一厚度。
  31. 如請求項24之多層結構，其中包括鍺及矽之該層具有一化學式SixGe1-x，其中x係介於大約0.1莫耳比率與大約0.4莫耳比率之間。
  32. 如請求項24之多層結構，其中包括鍺且視情況包括矽之該層具有大約1奈米與大約1000奈米之間之一厚度。
  33. 如請求項24之多層結構，其中包括鍺且視情況包括矽之該層具有大約5奈米與大約300奈米之間之一厚度。
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