JP2024072886A - 貼り合わせウェーハ用の支持基板 - Google Patents

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Abstract

【課題】貼り合わせ工程におけるボイド欠陥を抑制する。【解決手段】貼り合わせウェーハ用の支持基板は、活性層用基板と支持基板とを絶縁膜を介在させて貼り合わせてなる貼り合わせウェーハ用の支持基板であって、支持基板本体と、前記支持基板本体上に設けられた酸化膜と、前記酸化膜上に設けられた多結晶シリコン層と、を備え、前記多結晶シリコン層の表面を１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑが０．５ｎｍ以下であり、前記多結晶シリコン層の厚みが１．５μｍ以上、２．０μｍ以下であり、前記多結晶シリコン層の表面でＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＩＣモードにて検出される２ｎｍ以上のピットの個数が１個／ｃｍ２以下である。【選択図】図２

Description

本発明は、貼り合わせウェーハ用の支持基板に関する。
従来、高周波（Radio Frequency，ＲＦ）デバイス用の基板として、ＳＯＩ（Ｓilicon On InＳulator）ウェーハが使用されている。ＳＯＩウェーハは、支持基板（例えば、シリコン単結晶ウェーハ）上に酸化シリコン（ＳｉＯ２）などの絶縁膜、および活性層（例えば、シリコン単結晶）が順次形成された構造を有している。
ＳＯＩウェーハを製造する方法の代表的なものの１つに、貼り合わせ法がある。この貼り合わせ法は、支持基板および活性層用基板の少なくとも一方に絶縁膜を形成し、次いで、これらの基板を絶縁膜を介して貼り合わせた後、１２００℃程度の高温にて熱処理を施すことによりＳＯＩウェーハを製造する方法である（以下、貼り合わせ法により製造されたＳＯＩウェーハを「貼り合わせウェーハ」と言う。）。
上記貼り合わせウェーハにおいては、支持基板の高抵抗化（例えば、抵抗率が３０００Ω・ｃｍ以上）により、ＲＦに対処してきた。しかしながら、デバイスの更なる高速化に対応するためにより高い周波数に対応することが求められており、支持基板の高抵抗化のみでは対応できなくなりつつある。
そこで、支持基板の表面に、高周波数での動作中に発生したキャリアをトラップして消滅させるための多結晶シリコン層を、キャリアトラップ層として形成する方法が提案されている（例えば、特許文献１参照）。この方法では、支持基板のシリコン単結晶上にシリコンがエピタキシャル成長することを防ぐため、支持基板上に極薄酸化膜を形成し、その上に多結晶シリコンが形成される。そして、多結晶シリコンが形成された表面が研磨され、さらに活性層側に形成した絶縁膜と貼り合わせられる。
特開２０００－２００７４１号公報
ところで、貼り合わせウェーハにおいては、貼り合わせ工程においてボイド欠陥が発生すると膜剥がれが生じて、貼り合わせ歩留まりが低下するという問題がある。特許文献１には、多結晶シリコン層の表面粗さを、中心線平均粗さＲａで１ｎｍ以下とすることによって、貼り合わせ加熱時におけるボイド欠陥の発生を抑制し、必要な強度を得る技術が記載されている。
しかしながら、上記技術により貼り合わせウェーハを製造した場合でも、ボイド欠陥が発生する場合があり、貼り合わせウェーハ品質向上のための更なる対策が望まれている。
本発明は、貼り合わせ工程におけるボイド欠陥を抑制することができる貼り合わせウェーハ用の支持基板を提供することを目的とする。
本発明の貼り合わせウェーハ用の支持基板は、活性層用基板と支持基板とを絶縁膜を介在させて貼り合わせてなる貼り合わせウェーハ用の支持基板であって、支持基板本体と、
前記支持基板本体上に設けられた酸化膜と、前記酸化膜上に設けられた多結晶シリコン層と、を備え、研磨された前記多結晶シリコン層の表面を１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑが０．５ｎｍ以下であり、前記多結晶シリコン層の厚みが１．５μｍ以上、２．０μｍ以下であり、前記多結晶シリコン層の表面でＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＩＣモードにて検出される２ｎｍ以上のピットの個数が１個／ｃｍ２以下であることを特徴とする。
本発明によれば、活性層用基板と支持基板とを絶縁膜を介在させて貼り合わせてなる貼り合わせウェーハ用の支持基板において、貼り合わせ工程におけるボイド欠陥を抑制することができる。
本発明の実施形態の貼り合わせウェーハを製造する工程を説明するためのフローチャートである。 本発明の実施形態の貼り合わせウェーハの製造方法を示す工程断面図である。
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。本発明の貼り合わせウェーハ用の支持基板は、例えば、活性層用基板に形成された絶縁膜と貼り合わせてなるＳＯＩウェーハなどの貼り合わせウェーハ用として用いられる支持基板である。
本発明の発明者らは、ボイド欠陥の発生を抑制することができる貼り合わせウェーハ用の支持基板について誠意研究を重ねた。その結果、支持基板の多結晶シリコン層を研磨する際、例えば研磨装置に起因するスラリー残渣などの不純物が多結晶シリコン層に付着し、この不純物が原因となり欠陥として検出されることを見出した。
具体的には、僅かなスラリー残渣が多結晶シリコン層に付着した状態での研磨により、多結晶シリコン層の表面が局所的にエッチングされてピット（ピット状欠陥）が形成され、このピットが貼り合わせ後の欠陥の要因となることを見出した。本発明の支持基板の製造方法では、不純物の影響を排除するために、多結晶シリコン層を保護する保護酸化膜を形成することを特徴としている。
図１は、本実施形態の貼り合わせウェーハを製造する工程を説明するためのフローチャートである。図２は、貼り合わせウェーハの製造方法を示す工程断面図である。
図１に示すように、貼り合わせウェーハの製造方法は、活性層用基板を製造する活性層用基板製造工程Ｓ１と、活性層用基板製造工程Ｓ１とは別に、支持基板を製造する支持基板製造工程Ｓ２（支持基板の製造方法）と、活性層用基板と支持基板とを貼り合わせて貼り合わせウェーハを製造する貼り合わせウェーハ製造工程Ｓ３と、を有する。
活性層用基板製造工程Ｓ１は、活性層用基板本体用意工程Ｓ１１と、絶縁膜成長工程Ｓ１２と、イオン注入層形成工程Ｓ１３と、貼り合わせ前洗浄工程Ｓ１４と、を有する。
活性層用基板本体用意工程Ｓ１１では、図２（ａ）に示されるように、シリコン単結晶ウェーハである活性層用基板本体１０を用意する。
絶縁膜成長工程Ｓ１２では、図２（ｂ）に示されるように、例えば熱酸化やＣＶＤなどによって、活性層用基板本体１０の周囲に、絶縁膜１１（酸化膜）を成長させる。
イオン注入層形成工程Ｓ１３では、絶縁膜１１の上からイオン注入機により、水素イオンまたは希ガスイオンを注入して、活性層用基板本体１０内にイオン注入層１２を形成する。
貼り合わせ前洗浄工程Ｓ１４では、活性層用基板本体１０の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う。
以上の工程により、貼り合わせウェーハ用の活性層用基板１３が製造される。
支持基板製造工程Ｓ２は、支持基板本体用意工程Ｓ２１と、酸化膜形成工程Ｓ２２と、多結晶シリコン層堆積工程Ｓ２３と、保護酸化膜形成工程Ｓ２４と、研磨工程Ｓ２５と、貼り合わせ前洗浄工程Ｓ２６と、を有する。
支持基板本体用意工程Ｓ２１では、図２（ｄ）に示されるように、シリコン単結晶ウェーハからなる支持基板本体２０を用意する。シリコン単結晶ウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットを、ワイヤーソー等でスライスしたものを使用することができる。
酸化膜形成工程Ｓ２２では、図２（ｅ）に示されるように、支持基板本体２０の貼り合わせ面側に、酸化膜２１を形成する。酸化膜２１の厚さは、例えば、０．３ｎｍ以上、１０ｎｍ以下の厚さとすることが好ましい。酸化膜２１の厚さを薄くすることによって、支持基板本体２０と後述する多結晶シリコン層２２との間に酸化膜２１が介在することによるＲＦデバイスの特性への影響を少なくすることができる。
酸化膜２１は、例えばアルカリ洗浄（ＳＣ－１洗浄）、酸洗浄（ＳＣ－２洗浄）などのウェット洗浄によって形成することができる。酸化膜２１の形成方法はこれに限定されず、酸化性雰囲気下での熱酸化や、急速加熱・急速冷却装置を用いた酸化熱処理等により形成することができる。
多結晶シリコン層堆積工程Ｓ２３では、図２（ｆ）に示されるように、支持基板本体２０の貼り合わせ面側であって、酸化膜２１上に多結晶シリコン層２２を堆積させる。多結晶シリコン層２２は、例えば、ＣＶＤ法により堆積することができる。多結晶シリコン層２２の厚さは、２μｍ以上、４μｍ以下とすることが好ましい。
保護酸化膜形成工程Ｓ２４は、図２（ｇ）に示されるように、多結晶シリコン層２２の表面に保護膜として機能する保護酸化膜２３を形成する工程である。保護酸化膜２３の厚さは、例えば、０．５ｎｍ以上、１０ｎｍ以下の厚さとすることが好ましい。保護酸化膜２３の厚さが０．５ｎｍより小さいと、保護膜としての効果を発揮することができない。また、保護酸化膜２３の厚さが１０ｎｍより大きいと、研磨工程Ｓ２５における研磨にかかる時間が増え、製造コストの増大につながる。
保護膜としての効果と製造コストのバランスから、保護酸化膜２３の厚さは、０．７ｎｍ以上、２ｎｍ以下とすることがより好ましい。
保護酸化膜２３は、アルカリ洗浄（ＳＣ－１洗浄）によって形成する。具体的には、保護酸化膜形成工程Ｓ２４では、多結晶シリコン層２２の表面をＮＨ４ＯＨ（水酸化アンモニウム）、およびＨ２Ｏ２（過酸化水素）の水溶液で洗浄することによって多結晶シリコン層２２の表面に酸化膜を形成する。
研磨工程Ｓ２５では、図２（ｈ）に示されるように、保護酸化膜２３を研磨し除去するとともに、多結晶シリコン層２２の表面を研磨して平坦化する。研磨方法として、公知の化学機械研磨（ＣＭＰ：chemical mechanical polishing）法等を好適に用いることができる。
研磨工程Ｓ２５では、多結晶シリコン層２２の厚みが１．５μｍ以上、２．０μｍ以下となるように研磨を行う。さらに、研磨工程Ｓ２５では、研磨された多結晶シリコン層２２の１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑが０．５ｎｍ以下となるように研磨を行う。多結晶シリコン層２２の厚みは、基板の面内における９点にて測定する。９点の測定点は、基板中心点、半径が基板の半径の１／２である同心円に内接する正四角形の各頂点、基板の外周端部から６ｍｍ内側の同心円に内接する正四角形の各頂点である。
ここで、研磨工程Ｓ２５が実行される際、多結晶シリコン層２２が保護酸化膜２３によって覆われているため、研磨装置に起因するスラリー残渣などの不純物が多結晶シリコン層２２に付着することがない。すなわち、多結晶シリコン層２２が不純物によって浸食されることがない。
貼り合わせ前洗浄工程Ｓ２６では、研磨された多結晶シリコン層２２の表面のパーティクルを除去する。
以上の工程により、貼り合わせウェーハ用の支持基板２４が製造される。なお、活性層用基板製造工程Ｓ１（Ｓ１１～Ｓ１４）と、支持基板製造工程Ｓ２（Ｓ２１～Ｓ２６）とは並行して進めることができる。
次に、活性層用基板１３と支持基板２４とを貼り合わせて貼り合わせウェーハを製造する、貼り合わせウェーハ製造工程Ｓ３について説明する。
貼り合わせウェーハ製造工程Ｓ３は、貼り合わせ工程Ｓ３１と、剥離熱処理工程Ｓ３２と、結合熱処理工程Ｓ３３と、を有する。
貼り合わせ工程Ｓ３１では、図２（ｉ）に示されるように、絶縁膜１１を介して、支持基板２４の多結晶シリコン層２２の研磨面と活性層用基板１３とを貼り合わせる。この際、活性層用基板１３の注入面が多結晶シリコン層２２に向くように貼り合わせる。
剥離熱処理工程Ｓ３２では、イオン注入層１２に微小気泡層を発生させる熱処理（剥離熱処理）を施し、発生した微小気泡層にて剥離させる。これにより、図２（ｊ）に示されるように、支持基板２４上に、絶縁膜１１と活性層３１が形成された貼り合わせウェーハ３０が製造される。なお、この際、剥離面４１を有する剥離ウェーハ４０が形成される。
結合熱処理工程Ｓ３３では、貼り合わせウェーハ３０に結合熱処理を施して、貼り合わせ界面の結合強度を増加させる。
上記のようにして、貼り合わせウェーハ３０を製造することができる。
上記した貼り合わせウェーハの製造方法で使用される支持基板２４は、研磨された多結晶シリコン層２２の表面を１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑは０．５ｎｍ以下となる。また、支持基板２４の多結晶シリコン層２２の表面における、２ｎｍ以上のピットの個数は、１個／ｃｍ２以下となる。ピットは、ＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＩＣモードにて検出される。
上記実施形態の支持基板製造工程Ｓ２によれば、研磨工程Ｓ２５が実行される際、多結晶シリコン層２２が不純物によって浸食されることがなくなる。これにより、不純物に起因するピットの形成が抑制され、ピットに起因する貼り合わせ後のボイド欠陥の発生を抑制することができる。
なお、上記実施形態では、保護酸化膜形成工程Ｓ２４において、保護酸化膜２３をＳＣ－１洗浄にて形成したが、これに限ることはない。例えば、オゾンパッシベーションを用いて保護酸化膜２３を形成してもよい。
オゾンパッシベーションを用いた保護酸化膜形成工程Ｓ２４では、熱処理は行なわずに、堆積された多結晶シリコン層２２に常温で高濃度オゾンを暴露することにより、多結晶シリコン層２２の表面に保護酸化膜２３を形成する。これにより、多結晶シリコン層２２上に緻密な保護酸化膜２３を形成することができる。
また、保護酸化膜形成工程Ｓ２４において形成する保護酸化膜２３は、保護酸化膜２３の厚みを０．５ｎｍ以上、１０ｎｍ以下とすることができれば、その製法は問わない。すなわち、保護酸化膜２３は、自然酸化膜、熱酸化膜、堆積酸化膜などであってもよい。
次に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
本発明の保護酸化膜の効果を検証するために、多結晶シリコン層を堆積後、保護酸化膜を形成することなく研磨を行った支持基板（比較例）と、保護酸化膜を形成した後、研磨を行った支持基板（実施例１、実施例２）について、研磨後のピット数を比較した。
〔比較例〕
支持基板本体に多結晶シリコン層を堆積後、保護酸化膜を形成することなく研磨を行い支持基板を製造した。
〔実施例１〕
支持基板本体に多結晶シリコン層を堆積後、ＳＣ－１洗浄にて保護酸化膜を形成した後、研磨を行い支持基板を製造した。
〔実施例２〕
支持基板本体に多結晶シリコン層を堆積後、オゾンパッシベーションにて保護酸化膜を形成した後、研磨を行い支持基板を製造した。
保護酸化膜の有無、および保護酸化膜の形成方法以外の支持基板の製造方法は同一である。
表１に、比較例、実施例１、および実施例２を、多結晶シリコン層上のピットの平均個数で比較した表を示す。ピットの個数は、ＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＩＣモードにて検出される２ｎｍ以上のピットの個数である。計測は、複数の支持基板で行い、
表１には、その平均を記した。
Figure 2024072886000002
表１からわかるように、比較例では、ピットの平均個数が１．１４個／ｃｍ２となっている。これに対し、ＳＣ－１洗浄にて保護酸化膜を形成した実施例１では、ピットの平均個数が０．３９個／ｃｍ２、オゾンパッシベーションにて保護酸化膜を形成した実施例２では、ピットの個数が０．４９個／ｃｍ２と、いずれも１個／ｃｍ２以下となっている。すなわち、保護酸化膜を形成することにより、貼り合わせウェーハ用の支持基板のピットの平均個数を１個／ｃｍ２以下とすることができ、これにより、貼り合わせ工程を経て製造される貼り合わせウェーハのボイド欠陥を抑制することができる。
Ｓ１…活性層用基板製造工程、Ｓ２…支持基板製造工程、Ｓ３…貼り合わせウェーハ製造工程、Ｓ２１…支持基板本体用意工程、Ｓ２２…酸化膜形成工程、Ｓ２３…多結晶シリコン層堆積工程、Ｓ２４…保護酸化膜形成工程、Ｓ２５…研磨工程、Ｓ２６…貼り合わせ前洗浄工程、Ｓ３１…貼り合わせ工程、２０…支持基板本体、２１…酸化膜、２２…多結晶シリコン層、２３…保護酸化膜、２４…支持基板、３０…貼り合わせウェーハ。

Claims (1)

  1. 活性層用基板と支持基板とを絶縁膜を介在させて貼り合わせてなる貼り合わせウェーハ用の支持基板であって、
    支持基板本体と、
    前記支持基板本体上に設けられた酸化膜と、
    前記酸化膜上に設けられた多結晶シリコン層と、を備え、
    研磨された前記多結晶シリコン層の表面を１０μｍ×１０μｍの面積領域で測定した二乗平均平方根粗さＲｑが０．５ｎｍ以下であり、前記多結晶シリコン層の厚みが１．５μｍ以上、２．０μｍ以下であり、前記多結晶シリコン層の表面でＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＩＣモードにて検出される２ｎｍ以上のピットの個数が１個／ｃｍ２以下である貼り合わせウェーハ用の支持基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959877B2 (ja) 1999-01-06 2007-08-15 株式会社Ｓｕｍｃｏ 張り合わせ誘電体分離ウェーハの製造方法
US6559040B1 (en) * 1999-10-20 2003-05-06 Taiwan Semiconductor Manufacturing Company Process for polishing the top surface of a polysilicon gate
KR100541157B1 (ko) * 2004-02-23 2006-01-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7268463B2 (en) * 2005-07-28 2007-09-11 Freescale Semiconductor, Inc. Stress release mechanism in MEMS device and method of making same
JP2009259855A (ja) * 2008-04-11 2009-11-05 Sony Corp 有機半導体素子及びその製造方法
JP6471078B2 (ja) * 2015-10-26 2019-02-13 日立オートモティブシステムズ株式会社 多結晶材表面の加工方法およびそれを用いて加工された多結晶材の接合方法
JP6498635B2 (ja) * 2016-06-23 2019-04-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

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