CN103460371A - 用于射频应用的绝缘型衬底上的半导体的制造方法 - Google Patents

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Abstract

本发明涉及一种用于射频应用的绝缘型衬底上的半导体的制造方法，依次包括下面的步骤：（a）准备电阻率大于500Ohm.cm的硅衬底（1），（b）在所述衬底（1）上形成多晶硅层（4），所述方法在步骤a）和步骤b）之间包括在衬底（1）上形成介电材料层（5）的步骤，介电材料层（5）不同于自然氧化层，厚度在0.5nm和10nm之间。

Description

用于射频应用的绝缘型衬底上的半导体的制造方法
技术领域
本发明涉及一种用于射频应用的绝缘型衬底上的半导体的制造方法以及使用所述方法获得的衬底。
背景技术
目前存在用于制造射频（RF）器件的不同类型的衬底。
第一类型的衬底包括具有在绝缘衬底上的硅层的衬底，例如石英上硅（SOQ）衬底、蓝宝石上硅（SOS）衬底或玻璃上硅（SOG）衬底。
这些衬底具有优秀的射频性能，但是由于硅的质量差使这些衬底具有涉及逻辑器件的非常差的特性。它们也是非常昂贵的。
第二类型的衬底是高电阻率（HR）体硅衬底。
“高电阻率”具体地指高于500Ohm.cm的电阻率。
尽管这些衬底确实具有不昂贵的优势，但是，这些衬底的性能比第一衬底的性能低，并且逻辑器件不受益于SOI型结构的优势。
第三类型的衬底是高电阻率绝缘体上硅（HR-SOI）衬底，换句话说，由在高电阻率硅衬底上的硅层组成，厚氧化层隐埋在分界面处。这是该氧化层通常称作BOX（“隐埋的氧化物”）的原因。
这些衬底尤其有利于逻辑器件的运行，但是它们的射频性能不如SOQ衬底和SOS衬底的射频性能好。
这些衬底具有这样的缺点，它们有时包括在氧化层下面的低电阻率层。
出于本文的目的，“低电阻率”指的是低于500Ohm.cm的电阻率。
该低电阻率层的存在可能是由于键合之前衬底的表面污染（例如由于硼和/或磷的凝聚）。然后，这些污染物在键合分界面处封装，并且可以扩散到高电阻率衬底。
当初始衬底是具有高密度填隙氧原子的硅衬底时，形成低电阻率层的另一个原因是：热处理是必须的，以形成氧沉淀并且获取所需的高电阻率。然而，在该处理之前或在该处理期间氧原子会在衬底中扩散，这导致在衬底中，尤其是接近于衬底的表面，形成具有低沉淀率的区域，因此电阻率低。
目前难以控制这两个原因。
第四类型的衬底由HR-SOI型衬底组成，其中HR衬底通过添加阱来改善。
为此，已经研发了不同的技术，但是这些技术具有的缺点是，对用于制造SOI及SOI上的器件的热处理非常敏感。
因此，可以在氧化层（BOX）和HR衬底之间沉积多晶硅层。
关于该主题的进一步的信息可以在以下文献中找到：D.Lederer、R.Lobet和J.-P.Raskin所著的“Enhanced high resistivity SOI wafers forRF applications”，IEEE Intl.SOI Conf.，pp.46-47，2004；D.Lederer和J.-P.Raskin，“New substrate passivation method dedicated to highresistivity SOI wafer fabrication with increased substrate resistivity”，IEEEElectron Device Letters，vol.26，no.11，pp.805-807，2005；D.Lederer和J.-P.Raskin，“RF performance of a commercial SOI technologytransferred onto a passivated HR silicon substrate”，IEEE Transactions onElectron Devices，vol.55，no.7，pp.1664-1671，2008；以及D.C.Kerr等，“Identification of RF harmonic distortion on Si substrates and itsreduction using a trap-rich layer”，978-1-4244-1856-5/08，IEEE2008IEEE。
图1示出了如下衬底：包括HR硅衬底1，接着依次是多晶硅层4、氧化层2和形成衬底的有源层的单晶硅层3。
然而，多晶硅在高温下再结晶，并且存在于多晶硅层和HR硅衬底之间的分界面处的掺杂剂扩散在HR硅衬底中，这具有降低其电阻率的效果。
图2中的图表中的曲线（a）（虚线所示）示出了在模拟用于生产HR-SOI衬底的热预算的1100℃下进行6个小时的热处理之后，被多晶硅层4覆盖的图1中的衬底1的电阻率ρ的变化，其作为深度d的函数。
因此，在该图表上，横坐标d=0对应于多晶硅层的上表面，换句话说，对应于BOX2和多晶硅层4之间的分界面。
电阻率是使用扩展电阻分析（SRP）方法来进行测量的。
从曲线（a）可以看出，电阻率在层4中降低得非常快以达到延伸到在多晶硅和HR硅之间的分界面之外的衬底1的最低水平。
在BOX下面大约2μm的深度之外，衬底1的电阻率快速增加以达到高电阻率值。
在该曲线上观察到的电阻率的下降可以通过在上述热处理期间多晶硅的再结晶和/或通过掺杂剂在多晶硅层4和衬底1之间的分界面处的扩散或甚至层4的上表面的污染来解释。
在图5中可以看出，大约三分之一的多晶硅从与衬底1的分界面开始再结晶，在图5中的照片（a）是通过透射电子显微镜（TEM）获得的层4和衬底1之间的分界面的图像。
另一个技术由通过整个HR硅衬底扩散金组成。
例如，关于该主题的信息可以在以下文章中找到：D.M.Jordan、Kanad Mallik、R.J.Falster、P.R.Wilshaw所著的“Semi-insulating siliconfor microwave devices”，Solid-state phenomena Vols156-158（2010）pp101-106，其中，作者提出通过在衬底上沉积金然后在高温热处理的作用下扩散来将金杂质引入硅衬底。这些金杂质的作用是引入禁带中的深能级并阻挡禁带的中间处的费米能级，这使材料产生非常高的电阻率。
然而，防止金从衬底逸出是必要的；金是缩短硅的寿命非常强的元素并且无尘室和/或薄硅层的污染将使在其中制造的器件的性能严重变差。
为了防止金逸出，必须提供有效的扩散势垒（例如，氮化物势垒），但是这会损害器件的性能。例如，氮化物电荷影响晶体管阈值电压。
另一个相关专利是US6,548,382，相反地，其提出通过将杂质捕获在通过注入气态种类或注入形成对稍后的热处理不敏感的沉淀物的颗粒而形成的层中，来避免杂质在HR衬底中存在。所述颗粒可以包括氧和/或其他材料，除金属和半导体之外。然后，这些沉淀物形成杂质捕获点。
文献WO2010/002515公开了一种替代形式，其使用上述的HR-SOI衬底中的HR硅基衬底，通过用在具有标准电阻率的支撑物上包括具有高电阻率的厚半导体层的结构来代替该体基础衬底。
为了防止掺杂剂或污染物在扩散到该高电阻率半导体层中的支撑物中存在并因此降低其电阻率的风险，推荐应该在支撑物和所述半导体层之间放置扩散势垒。这种扩散势垒可以包括一个或几个二氧化硅层和/或氮化硅层并且厚度至少为20nm。
而且，该电阻层由于其厚度大（大约50μm到100μm）而被看作是衬底。
用于射频器件的衬底受电场的影响，该电场由于高频率而渗透到衬底中并且影响任何电荷载流子，使得实现下列结果：首先具有无用的能量消耗（称作“传输损耗”），其次其可以影响其他器件，其他器件的行为将贯穿衬底而改变（称作“串扰”现象）。
而且，增加并减少信号导致引起以主频的谐振频率的波的产生的衬底电容的变化。这些谐波及其组合可以形成寄生信号，这对于射频应用尤其有害。使用多晶硅层阻碍BOX下面的电位，从而限制电容变化并因此降低产生的谐波的功率。
最后，在BOX中存在任何电荷并且使用通过一些器件的DC电压可以导致在BOX下面产生累积层或逆变层（因此高导电）。多晶硅层通过阻碍BOX下面的电位来消除该负面影响。
因此，本发明的第一个目的是限定用于制造HR-SOI型衬底的方法，其对于射频应用具有更好的性能。
本发明的另一个目的是获得HR-SOI型衬底，将在其中或其上制造用于具有改善的操作特性的射频器件的元件。
发明内容
本发明公开了一种用于射频应用的绝缘型衬底上的半导体的制造方法，依次包括下面的步骤：
（a）准备电阻率大于500Ohm.cm的硅衬底，
（b）在所述衬底上形成多晶硅层，
所述方法的特征在于，在步骤a）和步骤b）之间包括在衬底上形成介电材料层的步骤，介电材料层不同于自然氧化层，厚度在0.5nm和10nm之间。
有利地，方法在步骤（b）之后依次包括下面的步骤：
（c）在所述多晶硅层和/或施主衬底的半导体材料层上形成介电材料层；
（d）在施主衬底上键合在步骤（c）中获得的衬底，步骤（c）中形成的介电层在分界面处；
（e）从施主衬底分离所述薄层。
在多晶硅层中的掺杂剂的浓度小于或等于1016cm-3，并且优选地小于或等于1014cm-3。
而且，多晶硅层的厚度在100nm和10000nm之间，并且优选地在300nm和3000nm之间。
根据本发明的一个优选实施方案，在多晶硅层下面形成的介电材料是二氧化硅。
本发明也涉及一种用于形成绝缘型衬底上的半导体的基础衬底，包括电阻率大于500Ohm.cm的硅衬底和多晶硅层，其特征在于，所述基础衬底包括介电材料层，所述介电材料层不同于自然氧化层，在衬底和多晶硅层之间，厚度在0.5nm和10nm之间。
本发明的另一个目的是用于射频应用的绝缘型衬底上的半导体，包括电阻率大于500Ohm.cm的硅衬底，接着依次是多晶硅层、介电材料层和单晶半导体材料层，其特征在于，所述半导体包括不同于自然氧化层的介电材料层，所述介电材料层在衬底和多晶硅层之间，厚度小于或等于2nm，并且多晶硅层的电阻率至少等于衬底的电阻率。
在多晶硅层中的掺杂剂的浓度小于或等于1016cm-3，并且优选地小于或等于1014cm-3。
多晶硅层的厚度在100nm和10000nm之间，优选地在300nm和3000nm之间。
最后，本发明涉及一种射频器件，如上所述，所述射频器件包括绝缘型衬底上的半导体中的半导体材料层中或半导体材料层上的元件。
附图说明
阅读下述参考所附幅图的描述之后，将清楚本发明的特性和优点，附图中：
-图1是已知HR-SOI型衬底的示意图；
-图2是显示作为在衬底中的深度的函数的电阻率的变化的图表，其中，（a）针对根据现有技术的衬底，（b）针对符合本发明的衬底；
-图3是符合本发明的HR-SOI衬底的示意图；
-图4A到图4D示意地显示了符合本发明的HR-SOI衬底的制造方法的步骤；
-图5显示了根据现有技术的HR-SOI衬底的多晶硅层的照片（a）和符合本发明的HR-SOI衬底的多晶硅层的照片（b），照片（a）和（b）通过透射电子显微镜获得；
-图6是显示作为在衬底中的深度的函数的电阻率的变化的图表，（b）针对符合本发明的其中位于多晶硅层下面的介电层是二氧化硅层的衬底，（c）针对相似衬底但是具有氮化硅层而不是氧化层；
-图7是符合本发明的其中介电层是氮化硅层的HR-SOI衬底的多晶硅层的照片，该照片通过透射电子显微镜获得。
具体实施方式
图3显示了符合本发明的绝缘HR-SOI型衬底上的半导体的实例。
注意，各层的厚度不都根据相同的比例显示，以使得图更容易理解。
该衬底根据基础衬底（像图4B中所示的）获得，该基础衬底包括高电阻率硅衬底1，接着依次是介电材料（比如，二氧化硅）层5和多晶硅层4。
在该基础衬底中的介电材料层5的厚度在0.5nm和10nm之间，优选地在3nm和5nm之间。
下面给出的详细描述通常指的是作为优选介电材料的二氧化硅（SiO2），那么层5指的是“氧化层”。
然而，本发明不限于该材料，并且可以使用任何其他类型的介电材料（比如，氮化硅或具有低介电常数（“低-k”）的任何电介质）来实现本发明。
下面详细描述制造该基础衬底的方法。
使用任何合适的方法来根据该基础衬底制造绝缘型衬底（HR-SeOI）上的半导体。
参考图3，该HR-SeOI衬底包括高电阻率衬底1，接着依次是（基础衬底的）多晶硅层4、介电材料层2（也叫作BOX）以及半导体材料层3，例如硅（在SOI衬底的情况下）。
所述SOI衬底也可以包括在高电阻率衬底1和多晶硅层4之间的氧化层5，但是氧化层的厚度小于基础衬底中层5的厚度。
下面将会看到，基础衬底中氧化层5的厚度在形成SOI期间由于施加热处理而降低。
该氧化层5由于其化学计量（SiO2）和其较高的密度而与自然氧化层不同。
在这方面，应该注意到，自然氧化层不够厚，也不具有足够好的质量来确保再结晶中的较大延迟。
相反地，例如通过快速热氧化（RTO）、干燥热氧化或低温氧等离子体处理而形成的氧化层具有接近于SiO2的化学计量。
由于其较大的密度，这种氧化层足够的坚固以承受热处理并且防止或至少大大地延迟再结晶。
高于给定厚度（取决于使用的工艺、热处理和氧化物中达到的应力水平），氧化物将完全稳定并且不会破裂或消失。
用于防止或至少大大延迟多晶层的再结晶的合适的二氧化硅层具有吸收峰值，该吸收峰值通过FTIR-ATR（傅里叶变换红外光谱-衰减全反射的首字母缩略词）方法以大于1220cm-1、优选地大于1230cm-1并且甚至更优选地大于1240cm-1的波数测量。
例如，对于热二氧化硅，吸收峰值对应于大约1245cm-1的波数。
相反，对于自然二氧化硅，吸收峰值对应于大约1210cm-1的波数。
对于FTIR-ATR方法的进一步细节，可以参考Kermit S.Kwan的论文“The Role of Penetrant Structure on the Transport and MechanicalProperties of a Thermoset Adhesive”，Virginia Polytechnic Institute andState University，1998的第4章。
衬底1是高电阻率硅衬底。
为了描述的目的，“高电阻率”指的是有效电阻率，该有效电阻率高于500Ohm.cm，优选地高于1000Ohm.cm并且甚至更优选地高于3000Ohm.cm，有效电阻率是等效电路中均匀电阻率元件的电阻率。
层4具有多晶结构，换句话说层4由具有不同结晶取向并且可能具有非晶区的不同区域组成。
当层4包括非晶区时，这些区在稍后施加到衬底上的热处理期间结晶。
层4可以以非晶硅的形式来沉积，非晶硅在稍后的热处理期间变成多晶。
有利地，层4通过MOCVD（金属有机化学气相沉积）来生产。
优选地，层4具有非常低浓度的掺杂剂，换句话说，浓度低于或等于1016cm-3，优选地低于或等于1014cm-3，并且甚至更优选地低于1012cm-3。
已在D.Lederer和D.C.Kerr的上述文献中示出，在多晶硅的晶界处存在的缺陷将极大地改善形成在这种SOI衬底上的射频器件的性能。
层3是由所需的器件可以由其制成的任何半导体材料而制成的层。
优选地，该层3是单晶硅层，但是层3也可以由锗或SiGe或者III-V或II-VI型合金等组成。
因为这是在其中或在其上制造器件的层，所以该层称为有用层。
在衬底1和SOI多晶硅层4之间的二氧化硅层5的厚度通常小于2nm。
因此，二氧化硅层5足够薄以对于自由载流子是透明的，从而它不防止多晶硅层4发挥其作用，该作用包括捕获在下方的衬底1中散布的载流子。
应该注意到，层5不一定是连续的；它可能在制造SOI和形成在SOI中或SOI上的器件期间而施加的热处理期间在施加到层5的高机械应力的作用下已经破裂。
现在将参考图4A到图4D来描述HR-SOI衬底的制造方法。
图4A和图4B显示形成基础衬底1、5和4的步骤。
如图4A所示，介电层5（例如，由SiO2制成）形成在高电阻率衬底1上。
该氧化层的厚度将在稍后的热处理期间减小。
形成层5，使得在制成SOI或最终的射频器件之后，层5的剩余厚度为零或足够小（即，小于或等于大约2nm）以致它不构成载流子从衬底1到多晶硅层4的通道的障碍。
然而，层5的初始厚度必须是足够的以防止多晶硅层4在制造SOI或最终的射频器件而施加的热处理期间再结晶，或至少大大延迟该再结晶。
考虑到这些限制，明智的选择是形成厚度在0.5nm和10nm之间，优选地在3nm和5nm之间的介电层5，对作为直到完成最终的器件为止应用到基础衬底的热预算（温度，持续的时间）的函数的厚度作出选择。
因此，已经验证，厚度为3.5nm的SiO2防止多晶硅在随后数小时的1100℃的热处理期间再结晶，这是形成绝缘衬底上的半导体并然后在有用层中或有用层上制造射频器件期间应用的典型热预算。
层5也执行捕获功能，以在其形成期间捕获衬底1的表面上存在的不需要的掺杂剂。
参考图4B，使多晶或非晶硅层4在层5上生长。
本领域技术人员熟悉可以用于沉积以多晶或非晶形式的层的技术。
层4的厚度在100nm和10000nm之间，优选地在300nm和3000nm之间。
因而，因此获得的衬底形成基础衬底，用于实施使用下面描述的步骤制造绝缘型衬底上的半导体的方法。
参考图4C，最终将形成BOX的全部或部分的介电材料层2形成在基础衬底的层4上。
根据一个特定的实施方案，所述层2单独形成BOX。
可选地（未示出），介电材料层可以形成在基础衬底层4上和将键合到基础衬底以转移薄层3的施主衬底面上，所述介电层的厚度的总和等于所需的BOX2的厚度。
根据另一个变体（未示出），将形成BOX的层全部形成在将键合到基础衬底的施主衬底表面上。
用于层2的材料可以是二氧化硅，或尤其有利的是低-K介电材料。
参考图4D，包括将变成有用层3的施主衬底30键合到因此形成的结构上。
本领域技术人员将能够在所有已知的技术中选择合适的技术。
例如，本文所示，可以使用涉及形成在键合之前划定施主衬底30中的层3的边界的弱化带31的
Figure BDA0000384133990000101
型工艺。
然后，层3从施主衬底30分离。
一旦弱化带已经创建，可以通过施加机械和/或热和/或化学力发起沿着该带解理。
可选地，可以通过“键合及背面蚀刻绝缘体上硅”（BESOI）方法从背面使施主衬底30变薄。
在可选择的抛光/平面化步骤之后，得到图3中所示的衬底。
然后，射频器件可以通过本领域技术人员已知的任何方法形成在该SOI的层3中或该SOI的层3上。
由于用于制造该器件的工艺也涉及高温热处理，所以位于多晶硅层4下面的氧化层5的厚度可以进一步减小或层可能被消除。
然而，在该工艺的整个过程中，氧化层5将已防止或大大延迟多晶硅再结晶，并因此保持多晶结构和从而的层4的高电阻率。
如果氧化层5足够薄（通常，小于0.8nm），在热处理之后它已被消除。
如果氧化层5更厚，其厚度可以减小几埃而不导致层的消除。
然而，施加到衬底的热处理在层5产生非常强的机械应力，这往往使层破裂并使其不连续。
而且，氧化物的溶解显然地发生在晶界处，这可能由多晶硅层4中的氧浓度小于该层中氧的溶解度造成。
而且，即使氧化物的剩余厚度确实保持在多晶硅层4以下，它也足够的薄从而不会使氧化层绝缘。
因此，不管该可能的剩余氧化层，多晶硅层4能够捕获在衬底1中循环的自由载流子，尤其是如果它不连续。
图2中的图表的曲线（b）（实线）显示了在模拟用于生产HR-SOI衬底的热预算的6个小时的1100℃下的热处理之后，图4B的衬底中作为深度d的函数的电阻率ρ的变化。
因此，如上所述，横坐标d=0对应于多晶硅层的上表面，换句话说，对应于BOX2和多晶硅层4之间的分界面。
为了说明的目的，氧化层5的厚度在该图表上已被夸大；该厚度实际上大约为几纳米。
从曲线（b）上可以看出，多晶硅层的电阻率从与BOX的分界面开始大致保持不变，而大于根据现有技术的衬底中的多晶硅中观察到的最大电阻率（接近于在下方的氧化层5观察到的切口形状的增加是SRP测量的假象）。
电阻率在氧化层5和衬底1之间的分界面处突然下降，然而，在与衬底1的分界面处达到最小值，远远大于针对根据现有技术的衬底获得的值。
在HR硅的衬底1中观察到的最小电阻率大约为80Ohm.cm，比现有技术中的大约大两个数量级。
层4中的电阻率保持较高的事实是由于多晶硅在上述热处理期间不再结晶的事实，不像现有技术中的情况。
在图5中的照片（b）中可以看出对多晶结构的该保护，照片（b）呈现了在图3中的层4和5与衬底1之间的分界面处的图像，该图像采用透射电子显微镜获得。
该结果必然是由于氧化层5的存在，由于其非晶结构防止多晶硅再结晶。
而且，在HR硅衬底中获得的最小电阻率值远远大于针对根据现有技术的衬底获得的最小电阻率值的事实可以通过氧化层5捕获衬底1的表面上存在的污染物的至少部分的事实来解释。
二氧化硅的该特别作用在图6中的图表上示出，图6示出了符合本发明的基础衬底的电阻率的变化（实线曲线（b））和在类似于以前的衬底（但是其中SiO2层5被另一介电材料层代替，此处是氮化硅）的衬底中的电阻率的变化（虚线曲线（c）），换句话说，符合本发明的基础衬底包括HR硅，接着依次是SiO2层5和多晶硅层4。
横坐标轴的原点（d=0）对应于多晶硅层4的上表面。
1100℃下的热处理施加到这两个衬底6个小时，并且这些衬底包括应用热预算之后厚度大约为3.5nm的层5（分别由SiO2和Si3N4制成）。
可见，如同SiO2层，通过多晶硅的电阻率保持较高的事实可以看出氮化硅层5用于阻碍再结晶，不像现有技术中的情况。
也可以从图7中看出多晶硅层没有再结晶，图7是使用透射电子显微镜获得的在图3中的层4和5与衬底1之间的分界面的照片，在该照片上可以看出层5中的不同硅晶。
尽管本文呈现的实例中的氮化硅层实际上对接近于分界面的HR硅衬底1的电阻率无影响（与现有技术相比），这也可以通过在沉积氮化硅层之前消除在衬底1的表面处的所有污染物来纠正。
本发明的示例性实施方案
第一步包括对高电阻率硅衬底应用特别的清洁。
该清洁的目的是使在衬底表面处的掺杂剂（主要是硼原子和磷原子）的量最小。
合适的清洁方法例如可以包括使用稀释到0.2%的氢氟酸（HF）来清洁以去除化学氧化物，接着依次是通过使用臭氧并然后使用盐酸（HCl）来清洁以形成薄氧化层（换句话说厚度大约为0.7nm到0.8nm）。该循环可以重复两次，以增加对不合需要的污染物所处的硅表面的消耗。
下一步是在高电阻率硅衬底的表面上形成薄氧化层（大约0.5nm到10nm）。
采用的技术包括本领域技术人员已知的标准热氧化处理（如，快速热氧化（RTO））、干燥热氧化处理或低温氧等离子体处理。
重要的是限制衬底暴露于清洁房间中的周围空气的时间，以便防止不需要的掺杂剂凝聚在表面上。
未掺杂的多晶硅层可以在先前形成的薄氧化层上生长。
这可以通过使用传统的低压力化学气相沉积（LPCVD）方法或金属有机化合物化学气相沉淀（MOCVD）来实现。
例如，多晶硅层的厚度大约为1μm并且它具有可能的最低掺杂剂浓度，换句话说，不多于大约1014cm-3，并且优选地不少于1012cm-3。
可选地，可以执行氧化物沉积或氧化步骤，或者热处理或平面化步骤，以便为与包括将变成有用层的薄硅层的施主衬底键合准备因此获得的结构的表面。
然后，使用本领域技术人员已知的任何方法来制造SeOI衬底，并且先前形成的结构将形成接收衬底或基础衬底。有利地，使用Smart Cut
Figure BDA0000384133990000131
方法。
显然，上面已经给出的实例仅是具体解释并且绝不对本发明的范围进行限制。

Claims (10)

1.一种用于射频应用的绝缘型衬底上的半导体的制造方法，依次包括下面的步骤：
（a）准备电阻率大于500Ohm.cm的硅衬底（1），
（b）在所述衬底（1）上形成多晶硅层（4），
所述方法的特征在于，在步骤a）和步骤b）之间包括在衬底（1）上形成介电材料层（5）的步骤，所述介电材料层（5）不同于自然氧化层，厚度在0.5nm和10nm之间。
2.根据权利要求1所述的方法，其特征在于，在步骤（b）之后依次包括下面的步骤：
（c）在所述多晶硅层（4）和/或施主衬底（30）的半导体材料层（3）上形成介电材料层，
（d）在所述施主衬底（30）上键合在步骤（c）中获得的衬底，步骤（c）中形成的介电层在分界面处，
（e）从所述施主衬底（30）分离所述薄层（3）。
3.根据权利要求1或2所述的方法，其特征在于，在所述多晶硅层（4）中的掺杂剂的浓度小于或等于1016cm-3，并且优选地小于或等于1014cm-3。
4.根据权利要求1至3中的任一项所述的方法，其特征在于，所述多晶硅层（4）的厚度在100nm和10000nm之间，并且优选地在300nm和3000nm之间。
5.根据权利要求1至4中的任一项所述的方法，其特征在于，形成在衬底（1）和所述多晶硅层（4）之间的层（5）的介电材料是二氧化硅。
6.一种用于形成绝缘型衬底上的半导体的基础衬底，包括电阻率大于500Ohm.cm的硅衬底（1）和多晶硅层（4），其特征在于，所述基础衬底包括介电材料层（5），所述介电材料层（5）不同于自然氧化层，在衬底（1）和所述多晶硅层（4）之间，厚度在0.5nm和10nm之间。
7.一种用于射频应用的绝缘型衬底上的半导体，包括电阻率大于500Ohm.cm的硅衬底（1），接着依次是多晶硅层（4）、介电材料层（2）和单晶半导体材料层（3），其特征在于，所述半导体包括不同于自然氧化层、在衬底（1）和所述多晶硅层（4）之间、厚度小于或等于2nm的介电材料层（5），并且所述多晶硅层（4）的电阻率至少等于衬底（1）的电阻率。
8.根据权利要求7所述的衬底，其特征在于，在所述多晶硅层（4）中的掺杂剂的浓度小于或等于1016cm-3，并且优选地小于或等于1014
cm-3。
9.根据权利要求7或8所述的衬底，其特征在于，所述多晶硅层（4）的厚度在100nm和10000nm之间，并且优选地在300nm和3000nm之间。
10.一种包括形成在根据权利要求7至9中的任一项所述的绝缘型衬底上的半导体中的半导体材料层（3）中或半导体材料层（3）上的元件的射频器件。
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