CN109727907B - 绝缘体上硅衬底、半导体装置及其制造方法 - Google Patents

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Abstract

本发明实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。一种绝缘体上硅SOI衬底，其包含半导体衬底及多层多晶硅结构。所述多层多晶硅结构放置于所述半导体衬底上方。所述多层多晶硅结构包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。

Description

绝缘体上硅衬底、半导体装置及其制造方法
技术领域
本发明实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。
背景技术
通过各种制造操作(例如沉积、光刻、蚀刻、植入或类似物)在半导体衬底上制造半导体裸片。近年来，已经开发绝缘体上硅(SOI)衬底作为一替代衬底。SOI衬底具有通过绝缘层与底层处置硅晶片分离的装置硅层的衬底。SOI衬底具有例如减小的寄生电容、减小的功率消耗、减小的电流泄漏及在更高温下操作的增大能力的优点。
处置硅晶片具有高电阻率，这允许满足一些应用要求(例如装置间隔离、无源装置质量因数等)。归因于处置硅晶片的低掺杂物，载子趋于邻近处置硅晶片与绝缘层之间的介面累积。施加到上覆装置的电压可与累积的载子相互作用，从而劣化上覆装置的性能。在一些应用(例如RF应用)中，RF信号可遭受串扰及非线性失真。
发明内容
本发明的一实施例揭露一种绝缘体上硅(SOI)衬底，其包括：半导体衬底；及多层多晶硅结构，其在所述半导体衬底上方，所述多层多晶硅结构包括：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在所述多个多晶硅层的各相邻对之间。
本发明的一实施例揭露一种半导体装置，其包括：绝缘体上硅(SOI)衬底；及半导体组件，其在所述SOI衬底上方。所述绝缘体上硅(SOI)衬底包括：高电阻率处置衬底；多层富阱结构，其在所述高电阻率处置衬底上方；绝缘层，其在所述多层富阱结构上方。其中，所述多层富阱结构包括：多个富阱层，其彼此堆叠；及阻障层，其在所述多个富阱层的各相邻对之间。
本发明的一实施例揭露一种用于制造绝缘体上硅(SOI)衬底的方法，其包括：接纳半导体衬底；使多层多晶硅结构形成于所述半导体衬底上方；及使埋入氧化物层及有源层形成于所述多层多晶硅结构上方。其中，所述多层多晶硅结构包括：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在所述多个多晶硅层的各相邻对之间。
附图说明
在结合附图阅读时，从以下详细描述最佳理解本揭露的实施例的方面。应注意，根据产业中的标准实践，各个结构未按比例绘制。实际上，为了论述的清楚起见，可任意增大或减小各个结构的尺寸。
图1是绘示根据本揭露的一或多个实施例的各种方面的用于制造绝缘体上硅(SOI)衬底的方法的流程图。
图2是绘示根据本揭露的一或多个实施例的各种方面的用于制造多层多晶硅结构的操作的流程图。
图3A、3B、3C、3D、3E、3F及3G是根据本揭露的一或多个实施例的制造绝缘体上硅(SOI)衬底的各种操作的一者处的示意图。
图4是根据本揭露的一些实施例的半导体装置的示意图。
具体实施方式
下列揭露提供用于实施所提供主题的不同装置的许多不同实施例或实例。下文描述元件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一装置形成于第二装置上方或上可包含其中所述第一装置及所述第二装置经形成为直接接触的实施例，且还可包含其中额外装置可形成在所述第一装置与所述第二装置之间，使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本揭露可在各个实例中重复参考数字和/或字母。此重复是用于简单及清楚的目的且本身并不指示所论述的各项实施例和/或配置之间的关系。
此外，为便于描述，可在本文中使用空间相对术语(例如“在……下方”、“在……下”、“下”、“在……上”、“上”、“在……上方”及类似者)以描述如图中所绘示的一个元件或装置与另一(若干)元件或装置的关系。空间相对术语旨在涵盖使用或操作中的装置除在图中描绘的定向以外的不同定向。设备可经另外定向(旋转90度或以其它定向)，且因此可同样解释本文中所使用的空间相对描述词。
如本文中所使用，术语(例如“第一”、“第二”及“第三”)描述各种元件、组件、区域、层和/或区段，这些元件、组件、区域、层和/或区段不应受限于这些术语。这些术语可仅用以区分一个元件、组件、区域、层或区段与另一者。例如“第一”、“第二”及“第三”的术语当在本文中使用时，并非意指一序列或顺序，除非上下文清楚指示。
如本文中所使用，术语“近似”、“大体上”、“大体的”及“约”用于描述并考量小变化。当结合事件或状况使用时，所述术语可指代其中确切地发生所述事件或状况的例项以及其中近似发生所述事件或状况的例项。例如，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)的变化的范围。例如，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么所述值可被视为“大体上”相同或相等。例如，“大体上”平行可指代相对于0°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变化的范围。例如，“大体上”垂直可指代相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变化的一范围。
在本揭露的一或多个实施例中，提供具有多层富阱结构的复合衬底，所述多层富阱结构包含多个富阱层及一或多个阻障层。在一些实施例中，复合衬底可包含绝缘体上硅(SOI)衬底；富阱层可包含多晶硅层；且一或多个阻障层可包含氧化硅层。多层富阱结构的富阱层包含具有差排的晶体缺陷，其用以捕获半导体衬底中的载子。通过将载子捕获在多层富阱结构的晶体缺陷内，可减轻可导致对RF信号的非线性失真的寄生表面传导。多层富阱结构的阻障层可阻挡富阱层的裸片彼此邻接，且因此可帮助抑制裸片的再生长。凭借阻障层，可将富阱层的裸片控制为具有较小裸片尺寸及微粒结构，且因此可增大多层富阱结构的陷阱密度。
图1是绘示根据本揭露的一或多个实施例的各种方面的用于制造绝缘体上硅(SOI)衬底的方法的流程图。方法100开始于其中接纳半导体衬底的操作110。方法100继续进行其中使多层多晶硅结构形成于半导体衬底上方的操作120。多层多晶硅结构可包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。方法100继续进行其中使埋入氧化物层及有源层形成于多层多晶硅结构上方的操作130。
方法100仅为实例，且并不旨在将本揭露限制于发明权利要求书中明确叙述的内容。可在方法100之前、期间及之后提供额外操作，且可针对方法的额外实施例替换、消除或移动所描述的一些操作。
图2是绘示根据本揭露的一或多个实施例的各种方面的用于制造多层多晶硅结构的操作的流程图。操作120开始于其中使第一多晶硅层形成于半导体衬底上方的子操作122。操作120继续进行其中使原生氧化物层形成于第一多晶硅层上方的子操作124。操作120继续进行其中使第二多晶硅层形成于原生氧化物层上方的子操作126。在一些实施例中，子操作122、124及126可经多次循环以形成多晶硅层及原生氧化物层的更多堆叠。在一些实施例中，多晶硅层的数目在2与6之间，但不限于此。
图3A、3B、3C、3D、3E、3F及3G是根据本揭露的一或多个实施例的制造绝缘体上硅(SOI)衬底的各种操作的一者处的示意图。如图3A中所示及图1中的操作110所示，接纳半导体衬底10。半导体衬底10具有第一表面101及与第一表面101相对的第二表面102。在一些实施例中，半导体衬底10经配置为用于处置并建立待形成的上覆层的基底的处置衬底。在一些实施例中，半导体衬底10为高电阻率处置衬底。通过实例，半导体衬底10可具有大于1KΩ-cm的电阻率，但不限于此。在一些实施例中，半导体衬底10包含硅晶片(例如单晶硅衬底)，但不限于此。在一些实施例中，半导体衬底10的材料可包含其它半导体材料(例如III-V半导体材料、碳化硅、硅锗、锗、砷化镓或类似物)。
如图3B中所示及图2中的子操作122所示，使第一多晶硅层201形成于半导体衬底10上方。在一些实施例中，第一多晶硅层201通过沉积操作(例如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或类似物)形成。在一些实施例中，在沉积操作期间引入反应气体(例如硅烷(SiH4)或二氯硅烷(H2SiCl2)及氢气(H2))。在一些实施例中，在低温下执行用于形成第一多晶硅层201的沉积操作，以防止第一多晶硅层201的裸片尺寸过生长。在一些实施例中，用于形成第一多晶硅层201的沉积操作的工艺温度低于950℃。通过实例，用于形成第一多晶硅层201的沉积操作的工艺温度大体上在从约600℃到约900℃的范围内，但不限于此。在一些实施例中，第一多晶硅层201的裸片尺寸小于或等于0.1微米。通过实例，第一多晶硅层201的裸片尺寸大体上在从0.03微米到0.1微米的范围内，但不限于此。第一多晶硅层201可经配置为富阱层。在一些实施例中，第一多晶硅层201可包含经配置以捕获半导体衬底10中的载子的晶体缺陷。
在一些实施例中，第一多晶硅层201可为无掺杂的。在一些实施例中，第一多晶硅层201可经掺杂以形成N型材料、P型材料或两者。在一些实施例中，第一多晶硅层201可与半导体衬底10电接触。在一些替代实施例中，不干扰第一多晶硅层201与半导体衬底10之间的载子转移的中间层可存在于第一多晶硅层201与半导体衬底10之间。
如图3C中所示及图2中的子操作124所示，使原生氧化物层22形成于第一多晶硅层201上方。在一些实施例中，原生氧化物层22可包含可由热操作形成的热氧化物层(例如氧化硅层)。在一些实施例中，通过将半导体衬底10放置于含氧环境中而形成原生氧化物层22。在一些实施例中，通过将半导体衬底10放置于大气环境中而形成原生氧化物层22。在一些实施例中，通过将半导体衬底10放置于惰性气体环境(其中引入惰性气体(例如氮气)及氧气)中而形成原生氧化物层22。在一些实施例中，可在从约10ppm到约300ppm的流速下引入氮气及氧气，但不限于此。在一些实施例中，原生氧化物层22的厚度大体上在从0.5纳米到1.5纳米的范围内，但不限于此。
在一些实施例中，可以原位方式形成第一多晶硅层201及原生氧化物层22。通过实例，第一多晶硅层201可经形成于LPCVD设备的沉积室中，而原生氧化物层22可经形成于同一LPCVD设备的另一室中。在一些实施例中，原生氧化物层22可经形成于同一CVD设备的承载室中。在一些实施例中，在形成第一多晶硅层201之后，可将半导体衬底10从沉积室递送到承载室。承载室处于低于沉积室的低真空度中，且因此一些氧气可保留于承载室中。保留在承载室中的氧气可用作氧化源，以在高温下形成原生氧化物层22。在一些实施例中，可以异位方式形成第一多晶硅层201及原生氧化物层22。通过实例，第一多晶硅层201可经形成于CVD设备的沉积室中，而原生氧化物层22可经形成于另一制造设备的另一室中。在一些实施例中，氧气及其它惰性气体(例如氮气)可经引入到室，以形成原生氧化物层22。
如图3D中所示及图2中的子操作126所示，使第二多晶硅层202形成于原生氧化物层22上方。在一些实施例中，第二多晶硅层202通过沉积操作(例如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或类似物)形成。在一些实施例中，在沉积操作期间引入反应气体(例如硅烷(SiH4)或二氯硅烷(H2SiCl2)及氢气(H2))。在一些实施例中，在低温下执行用于形成第二多晶硅层202的沉积操作，以防止第二多晶硅层202的裸片尺寸生长。在一些实施例中，用于形成第二多晶硅层202的沉积操作的工艺温度低于950℃。通过实例，用于形成第二多晶硅层202的沉积操作的工艺温度大体上在从约600℃到约900℃的范围内，但不限于此。在一些实施例中，第二多晶硅层202的裸片尺寸小于或等于0.1微米。通过实例，第二多晶硅层202的裸片尺寸大体上在从0.03微米到0.1微米的范围内，但不限于此。第二多晶硅层202可经配置为富阱层。在一些实施例中，第二多晶硅层202可包含经配置以捕获半导体衬底10中的载子的晶体缺陷。
在一些实施例中，第二多晶硅层202可为无掺杂的。在一些实施例中，第二多晶硅层202可经掺杂以形成N型材料、P型材料或两者。
在一些实施例中，插置于第一多晶硅层201与第二多晶硅层202之间的原生氧化物层22可经配置为阻障层或阻挡层。原生氧化物层22可阻挡第一多晶硅层201及第二多晶硅层202的裸片彼此邻接，且因此可帮助抑制裸片的再生长。可将第一多晶硅层201及第二多晶硅层202的裸片控制为具有较小裸片尺寸、较精细结构及高陷阱密度。
如图3E中所示及图2中的操作120所示，子操作122、124及126可经多次循环以形成另一或多个多晶硅层及原生氧化物层，以使多层多晶硅结构20形成于半导体衬底10上方。在一些实施例中，多层多晶硅结构20可包含插置于多晶硅层的各相邻对之间的四个多晶硅层及三个原生氧化物层22。例如，随后使第三多晶硅层203及第四多晶硅层204形成于第二多晶硅层202上方。在多晶硅层的各相邻对之间形成原生氧化物层22。在一些实施例中，可通过与第一多晶硅层201及第二多晶硅层202类似的操作而形成第三多晶硅层203及第四多晶硅层204。第三多晶硅层203及第四多晶硅层204可具有与第一多晶硅层201及第二多晶硅层202类似的特性。在一些实施例中，可通过与原生氧化物层22类似的操作形成额外原生氧化物层22。在一些实施例中，第三多晶硅层203或第四多晶硅层204的裸片尺寸可小于或等于0.1微米。例如，第三多晶硅层203或第四多晶硅层204的裸片尺寸可大体上在从0.03微米到0.1微米的范围内，但不限于此。在一些实施例中，多层多晶硅结构20的厚度小于或等于3微米。通过实例，多层多晶硅结构20的厚度大体上在从0.6微米到3微米的范围内，但不限于此。在一些实施例中，多层多晶硅结构20的多晶硅层的数目在2与6之间，但不限于此。在一些实施例中，多层多晶硅结构20的多晶硅层的数目可超过6。在一些实施例中，多层多晶硅结构20的多晶硅层的厚度经配置以抑制裸片的生长。例如，多层多晶硅结构20的各多晶硅层的厚度大体上在从约0.1微米到约1.5微米的范围内，但不限于此。
在一些实施例中，可对多层多晶硅结构20执行于平面化操作(例如化学机械抛光(CMP)操作)，以平面化多层多晶硅结构20的表面。
如图3F中所示及图1中的操作130所示，使埋入氧化物层30形成于多层多晶硅结构20上方。在一些实施例中，埋入氧化物层30埋入氧化硅层(例如热氧化硅层)。在一些实施例中，可通过熔炉中的氧化或通过其它适合氧化操作而形成埋入氧化物层30。在一些实施例中，埋入氧化物层30可经配置为绝缘层。埋入氧化物层30将待形成的有源半导体层与半导体衬底10电隔离。在一些实施例中，可对埋入氧化物层30执行平面化操作(例如CMP操作)，以平面化埋入氧化物层30的表面。
如图3G中所示及图1中的操作130所示，可使有源层40形成于埋入氧化物层30上方以形成SOI衬底1。在一些实施例中，有源层40可包含有源半导体层(例如表面硅层或其它半导体层)，但不限于此。在一些实施例中，可通过将半导体晶片(例如硅晶片)接合到埋入氧化物层30而形成有源层40。在一些实施例中，半导体晶片可通过(例如)研磨或抛光而经薄化到适合厚度。在一些实施例中，有源层40可经配置为用于制造半导体组件(例如无源装置和/或有源装置)的有源区。在一些实施例中，半导体组件可包含射频(RF)装置。
在本揭露的一些实施例中，多层多晶硅结构20经配置为多层富阱结构。多层多晶硅结构20的多晶硅层包含具有差排的晶体缺陷。晶体缺陷经配置以捕获半导体衬底10和/或埋入氧化物层30中的载子。通过将载子捕获在多层多晶硅结构20的晶体缺陷内，可减轻可导致对RF信号的非线性失真的寄生表面传导。在装置(例如RF开关)的制造期间，SOI衬底1可经历一些退火操作或经历高温。多层多晶硅结构20的原生氧化物层22经配置以阻挡多晶硅层的裸片彼此邻接，且因此可帮助在退火操作期间或在高温下抑制裸片的再生长。凭借原生氧化物层22，可将多晶硅层的裸片控制为具有较小裸片尺寸及微粒结构，且因此可增大多层多晶硅结构20的陷阱密度。
本揭露的绝缘体上硅(SOI)衬底及半导体装置不限于上文提及的实施例，且可具有其它不同实施例。为了简化描述，并为了方便本揭露的实施例的各者之间的比较起见，以下实施例的各者中的相同组件由相同元件符号标记。为使更容易比较实施例之间的差异，下文描述将详述不同实施例之间的不同之处，且相同特征将不再赘述。
图4是根据本揭露的一些实施例的半导体装置的示意图。如图4中所示，半导体装置60可包含绝缘体上硅(SOI)衬底2及半导体组件50。在一些实施例中，SOI衬底2可类似于如图3G中所绘示的SOI衬底1。半导体组件50经放置于SOI衬底2上方。在一些实施例中，半导体组件50可包含RF晶体管或类似者。在一些实施例中，半导体组件50可包含栅极电极52、一栅极绝缘层54、源极/漏极区56及间隔结构58。栅极电极52可经放置于有源层40上方。栅极绝缘层54可经放置于栅极电极52与有源层40之间。源极/漏极区56可在栅极电极52的相对侧处形成于有源层40中。间隔结构58可经放置于栅极电极52的相对侧上。在一些替代实施例中，半导体组件50可包含RF装置(例如RF开关或类似者)。
如果RF信号的周期短于多数(majority)载子缓冲时间，那么接着半导体衬底10中的多数载子可不响应于RF信号。多数载子可呈现被固着，且半导体衬底10可表现为一介电质。然而，硅具有可在一些RF应用中产生不期望的行为的特定特性。例如，高电阻率半导体衬底10中的掺杂水平是非常低的或不存在的。因此，半导体衬底10的表面处的氧化物电荷或半导体衬底10中的弱电场可诱发反转或累积层，所述反转或累积层可用作半导体衬底10的表面处的表面传导层。在半导体衬底10的表面上方横穿的RF信号可调制表面传导层，其可导致非线性电容、非线性传导性或两者，影响半导体衬底10与其它上覆层之间的RF相互作用。非线性特性可引入RF信号中可超过可允许限制的谐波失真。多层多晶硅结构20可经配置为一多层富阱结构。多层多晶硅结构20的多晶硅层包含具有差排的晶体缺陷。晶体缺陷经配置以捕获半导体衬底10和/或埋入氧化物层30中的载子。通过将载子捕获在多层多晶硅结构20的晶体缺陷内，可减轻可导致对RF信号的非线性失真的寄生表面传导。在一些实施例中，SOI衬底2可经历一些退火操作或经历高温。多层多晶硅结构20的原生氧化物层22经配置以阻挡多晶硅层的裸片彼此邻接，且因此可帮助在退火操作期间或在高温下抑制裸片的再生长。凭借原生氧化物层22，可将多晶硅层的裸片控制为具有较小裸片尺寸及微粒结构，且因此可增大多层多晶硅结构20的陷阱密度。
在本揭露的一些实施例中，SOI衬底的多层多晶硅结构可经配置为可大体上在射频(RF)频率下将表面传导层固定在半导体衬底的表面处的多层富阱结构。多层富阱结构可具有捕获来自表面传导层的载子的高密度陷阱。来自陷阱的平均释放时间可长于RF信号的周期，借此有效地固定表面传导层，其可大体上防止归因于RF信号的电容及电感变化。因此，可减小或减轻RF信号的谐波失真。原生氧化物层可经配置为可阻挡富阱层的裸片彼此邻接的阻障层。因此，阻障层可帮助抑制多晶硅的裸片的再生长，并增大多层富阱结构的陷阱密度。
在一项示范性方面中，绝缘体上硅(SOI)衬底包含半导体衬底及多层多晶硅结构。多层多晶硅结构经放置于半导体衬底上方。多层多晶硅结构包含彼此堆叠的多个多晶硅层，及在多晶硅层的各相邻对之间的原生氧化物层。
在另一方面中，半导体装置包含绝缘体上硅(SOI)衬底及SOI衬底上方的半导体组件。SOI衬底包含高电阻率处置衬底、多层富阱结构及绝缘层。多层富阱结构在高电阻率处置衬底上方。多层富阱结构包含彼此堆叠的多个富阱层，及在富阱层的各相邻对之间的一或多个阻障层。绝缘层在多层富阱结构上方。
在又另一方面中，用于制造绝缘体上硅(SOI)衬底的方法包含以下操作。接纳半导体衬底。使多层多晶硅结构形成于半导体衬底上方。多层多晶硅结构包含彼此堆叠的多个多晶硅层，及在多晶硅层的各相邻对之间的原生氧化物层。使埋入氧化物层及有源层形成于多层多晶硅结构上方。
前文概述数项实施例的结构，使得所属领域的一般技术人员可更佳理解本揭露的方面。所属领域的一般技术人员应明白，其可容易将本揭露用作设计或修改用于实行本文中介绍的实施例的相同目的和/或达成相同优点的其它程序及结构的基础。所属领域的一般技术人员还应认识到，这些等效构造未脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下在本文中进行各种改变、置换及更改。
附图标记
1 绝缘体上硅(SOI)衬底
2 绝缘体上硅(SOI)衬底
10 半导体衬底
20 多层多晶硅结构
22 原生氧化物层
30 埋入氧化物层
40 有源层
50 半导体组件
52 栅极电极
54 栅极绝缘层
56 源极/漏极区
58 间隔结构
60 半导体装置
100 方法
101 第一表面
102 第二表面
110 操作
120 操作
122 子操作
124 子操作
126 子操作
130 操作
201 第一多晶硅层
202 第二多晶硅层
203 第三多晶硅层
204 第四多晶硅层

Claims (20)

1.一种绝缘体上硅SOI衬底，其包括：
半导体衬底；及
多层多晶硅结构，其在所述半导体衬底上方，所述多层多晶硅结构包括：
多个多晶硅层，其彼此堆叠，其中所述多个多晶硅层包括N型掺杂多晶硅层或P型掺杂多晶硅层；及
原生氧化物层，其在所述多个多晶硅层的各相邻对之间。
2.根据权利要求1所述的SOI衬底，其进一步包括所述多层多晶硅结构上方的埋入氧化物层。
3.根据权利要求2所述的SOI衬底，其进一步包括所述埋入氧化物层上方的表面硅层。
4.根据权利要求1所述的SOI衬底，其中所述多晶硅层的数目在从2到6的范围内。
5.根据权利要求1所述的SOI衬底，其中所述多晶硅层的各者的裸片尺寸小于或等于0.1微米。
6.根据权利要求5所述的SOI衬底，其中所述多晶硅层的各者的所述裸片尺寸在从0.03微米到0.1微米的范围内。
7.根据权利要求1所述的SOI衬底，其中所述多层多晶硅结构的厚度小于或等于3微米。
8.根据权利要求7所述的SOI衬底，其中所述多层多晶硅结构的所述厚度在从0.6微米到3微米的范围内。
9.根据权利要求1所述的SOI衬底，其中所述一或多个原生氧化物层的厚度在从0.5纳米到1.5纳米的范围内。
10.一种半导体装置，其包括：
绝缘体上硅SOI衬底，其包括：
高电阻率处置衬底；
多层富阱结构，其在所述高电阻率处置衬底上方，所述多层富阱结构包括：
多个富阱层，其彼此堆叠，其中所述多个富阱层不掺杂碳，所述多个富阱层包括N型掺杂多晶硅层或P型掺杂多晶硅层；及
阻障层，其在所述多个富阱层的各相邻对之间；
绝缘层，其在所述多层富阱结构上方；及
半导体组件，其在所述SOI衬底上方。
11.根据权利要求10所述的半导体装置，其中所述富阱层的数目在从2到6的范围内。
12.根据权利要求10所述的半导体装置，其中所述多个富阱层的各者包括多晶硅层。
13.根据权利要求10所述的半导体装置，其中所述富阱层的各者的裸片尺寸在从0.03微米到0.1微米的范围内。
14.根据权利要求10所述的半导体装置，其中所述多层富阱结构的厚度在从0.6微米到3微米的范围内。
15.根据权利要求10所述的半导体装置，其中所述一或多个阻障层包括原生氧化物层。
16.根据权利要求10所述的半导体装置，其中所述一或多个阻障层的厚度在从0.5纳米到1.5纳米的范围内。
17.一种用于制造绝缘体上硅SOI衬底的方法，其包括：
接纳半导体衬底；
使多层多晶硅结构形成于所述半导体衬底上方，其中所述多层多晶硅结构包括：
多个多晶硅层，其彼此堆叠，其中所述多个多晶硅层包括N型掺杂多晶硅层或P型掺杂多晶硅层；及
原生氧化物层，其在所述多个多晶硅层的各相邻对之间；及
使埋入氧化物层及有源层形成于所述多层多晶硅结构上方。
18.根据权利要求17所述的方法，其中通过将所述半导体衬底放置于含氧环境中而形成所述原生氧化物层。
19.根据权利要求17所述的方法，其中所述多晶硅层的各者的裸片尺寸在从0.03微米到0.1微米的范围内。
20.根据权利要求17所述的方法，其中在所述多个多晶硅层的各相邻对之间的所述原生氧化物层抑制所述多个多晶硅层的各相邻对的裸片的再生长。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3048306B1 (fr) * 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
US11296209B2 (en) 2019-08-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. RF switch device with a sidewall spacer having a low dielectric constant
US11362176B2 (en) 2020-05-28 2022-06-14 Taiwan Semiconductor Manufacturing Company Limited RFSOI semiconductor structures including a nitrogen-doped charge-trapping layer and methods of manufacturing the same
CN112420915B (zh) * 2020-11-23 2022-12-23 济南晶正电子科技有限公司 复合衬底的制备方法、复合薄膜及电子元器件
US20230245922A1 (en) * 2022-01-17 2023-08-03 Psemi Corporation Methods for simultaneous generation of a trap-rich layer and a box layer

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886391A (en) * 1997-04-18 1999-03-23 Micron Technology, Inc. Antireflective structure
CN1538531A (zh) * 2003-04-16 2004-10-20 ��������ͨ���о�Ժ 肖特基势垒晶体管及其制造方法
CN1914722A (zh) * 2004-03-31 2007-02-14 国际商业机器公司 制作应变绝缘体上硅结构的方法及用此方法形成的绝缘体上硅结构
CN101364539A (zh) * 2007-08-09 2009-02-11 中芯国际集成电路制造(上海)有限公司 栅层的制造方法、半导体器件的制造方法和半导体结构
CN102693933A (zh) * 2011-03-22 2012-09-26 Soitec公司 用于绝缘体型衬底上的半导体的基础衬底的制造方法
CN203038923U (zh) * 2012-10-09 2013-07-03 哈尔滨工程大学 一种抗辐射加固的绝缘体上硅结构
CN103460371A (zh) * 2011-03-22 2013-12-18 Soitec公司 用于射频应用的绝缘型衬底上的半导体的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012633B1 (ko) 1993-08-27 1996-09-23 서울대학교 공과대학 교육연구재단 젖음성(wettability)향상을 위한 SOI 웨이퍼의 암모니아 급속열처리
KR100291931B1 (ko) 1999-05-14 2001-06-01 김순택 다결정 실리콘의 박막 태양 전지
US7915706B1 (en) * 2007-07-09 2011-03-29 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate using passivation
KR20090054020A (ko) * 2007-11-26 2009-05-29 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 하이브리드 ｓｏｉ-형 다층 구조체
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6344271B2 (ja) * 2015-03-06 2018-06-20 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
SG10201913373WA (en) * 2016-10-26 2020-03-30 Globalwafers Co Ltd High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886391A (en) * 1997-04-18 1999-03-23 Micron Technology, Inc. Antireflective structure
CN1538531A (zh) * 2003-04-16 2004-10-20 ��������ͨ���о�Ժ 肖特基势垒晶体管及其制造方法
CN1914722A (zh) * 2004-03-31 2007-02-14 国际商业机器公司 制作应变绝缘体上硅结构的方法及用此方法形成的绝缘体上硅结构
CN101364539A (zh) * 2007-08-09 2009-02-11 中芯国际集成电路制造(上海)有限公司 栅层的制造方法、半导体器件的制造方法和半导体结构
CN102693933A (zh) * 2011-03-22 2012-09-26 Soitec公司 用于绝缘体型衬底上的半导体的基础衬底的制造方法
CN103460371A (zh) * 2011-03-22 2013-12-18 Soitec公司 用于射频应用的绝缘型衬底上的半导体的制造方法
CN203038923U (zh) * 2012-10-09 2013-07-03 哈尔滨工程大学 一种抗辐射加固的绝缘体上硅结构

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