KR20180084147A - 무선 주파수 응용들을 위한 절연체 위 반도체형 기판의 제조 방법 - Google Patents

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Abstract

본 발명은, (a) 500 ohm.cm 이상의 전기 저항율을 갖는 실리콘 기판(1)을 제공하는 단계, 상기 기판(1) 위에 다결정 실리콘층(4)을 형성하는 단계를 순차로 포함하는 무선 주파수 응용들을 위한 절연체 위 반도체형
기판을 제조하기 위한 방법에 관한 것으로서, 상기 방법은 단계 a)와 b) 사이에, 0.5와 10 nm 사이의 두께의, 자연발생 산화물층과 다른 유전 재료층(5)을 기판(1) 위에 형성하기 위한 단계를 포함한다.

Description

무선 주파수 응용들을 위한 절연체 위 반도체형 기판의 제조 방법{Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications}
본 발명은 무선 주파수 응용들을 위한 절연체 위 반도체형 기판을 제조하는 방법 및 상기 방법을 이용하여 얻어지는 기판에 관한 것이다.
현재 무선주파수(RF) 장치들을 제조하기 위한 상이한 유형들의 기판들이 있다.
제 1 유형의 기판은 예를 들어 석여 위 실리콘(Silicon on Quartz; SOQ), 사파이어 위 실리콘(Silicon on Saphire; SOS) 또는 글라스 위 실리콘(Silicon on Glass; SOG) 기판들과 같은 절연체 기판 위 실리콘층을 포함하는 기판들을 구비한다.
이들 기판들은 우수한 무선주파수 성능들을 주지만 실리콘의 낮은 품질로 인해, 논리 장치들에 관해 매우 불량한 특성들을 가진다. 이들은 또한 매우 고가이다.
제 2 유형의 기판은 고저항율(HR) 벌크 실리콘 기판이다.
≪고저항율(high resistivity)≫은 특히 500 ohm.cm보다 큰 전기 저항율을 의미한다.
이들 기판들의 성능들은 제 1 기판들의 성능들보다 낮고, 논리 장치들은 비록 이들이 고가가 아니라는 이점을 가지지만, SOI형 구조들의 이점들로부터 이익은 얻지 못한다.
제 3 유형의 기판은, 다른 말로 고저항율 실리콘 기판 위에 실리콘층으로 구성되는 절연체 위 고저항율 실리콘(HR-SOI) 기판이고, 두꺼운 산화물층 경계에 매립된다. 이것은 이러한 산화물층이 보통 BOX(≪Buried Oxide≫)로서 불리기 때문이다.
이와 같은 기판들은 논리 장치들의 기능을 위해 특히 유리하지만, 이들의 무선주파수 성능들은 SOQ 및 SOS 기판들만큼 양호하지 않다.
이들 기판들은 이들이 종종 산화물층 아래에 낮은 저항율 층을 포함한다는 문제점들을 가진다.
이러한 문서의 목적을 위해, ≪낮은 저항율≫은 500 ohm.cm보다 낮은 전기 저항율을 의미한다.
이러한 낮은 저항율 층의 존재는 접합 전 기판들 표면 오염 때문(예를 들어 붕소 및/또는 인의 응결(condensation)일 수 있다.
이들 오염물들은 이때 접합 계면에서 캡슐화되고, 고감도 기판 내로 확산할 수 있다.
낮은 저항율 층의 형성의 다른 원인은 초기 기판이 격자 간 산소 원자들의 높은 밀도를 갖는 실리콘 기판일 때 일어나고; 열 처리는 이때 산소 침전물을 만들고 필요한 고저항율을 얻을 필요가 있다. 그러나, 산소 원자들은 특히 기판 표면 가까운, 낮은 침전 속도 - 및 그러므로 낮은 저항율 - 를 갖는 기판에 영역들의 형성으로 이어지는, 이러한 처리 전 또는 동안 기판에 확산할 수 있다.
이들 2개의 원인들은 지금 제어하기 곤란하다.
제 4 유형의 기판은 HR 기판이 트랩들(traps)의 추가에 의해 개선되는 HR-SOI형 기판으로 구성된다.
상이한 기술들이 이러한 목적을 위해 개발되어 왔지만 이들은 이들이 SOI 및 이후 SOI 위에 장치들을 제조하는 데 이용되는 열 처리들에 매우 민감하다는 문제점을 가진다.
따라서, 다결정 실리콘의 층은 산화물층(BOX)과 HR 기판 사이에 침착될 수 있다.
이러한 주제에 대한 추가 정보는 디. 레더러(D. Lederer), 알. 로베트(R. Lobet) 및 제이. -피. 라스킨(J. -P. Raskin)에 의해 쓰여진 공보들 "Enhanced high resistivity SOI wafers for RF applications,"(IEEE Intl. SOI Conf., pp. 46-47, 2004); 디. 레더러(D. Lederer) 및 제이. -피. 라스킨(J. -P. Raskin)의 "New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,"(IEEE Electron Device Letters, vol. 26, no. 11 , pp. 805-807, 2005); 디. 레더러(D. Lederer) 및 제이. -피. 라스킨(J. -P. Raskin)의 "RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate"(IEEE Transactions on Electron Devices, vol. 55, no. 7, pp. 1664-1671, 2008); 디. 시. 커(D. C. Kerr) 등의 "Identification of RF harmonic distortion on Si substrates 및 its reduction using a trap-rich layer"(978-1-4244-1856-5/08, IEEE 2008 IEEE)에서 발견될 수 있다.
도 1은 HR 실리콘 기판(1) 다음에 연속해서 다결정 실리콘층(4), 산화물층(2), 및 기판의 활성층을 형성하는 단결정 실리콘층(3)을 포함하는 이와 같은 기판을 나타낸다.
그러나, 다결정 실리콘은 고온에서 재결정화하고, 다결정 실리콘층과 HR 실리콘 기판 사이의 계면에 존재하는 도핑액들은 그것의 저항율을 감소시키는 영향을 가지는 HR 실리콘 기판에 확산한다.
도 2의 그래프에서의 곡선(a)(파선들로 나타냄)은 HR-SOI 기판의 생성에 대한 열 버짓(thermal budget)을 시뮬레이팅하여, 6시간 동안 1100℃에서의 열 처리 후 깊이(d)의 함수로서 다결정 실리콘층(4)에 의해 덮인 도 1의 기판(1)의 전기 저항율(ρ)의 변동을 도시한다.
그러므로, 이러한 그래프 상에서 가로축 d=0은 다결정 실리콘층의 상측 표면, 다른 말로 BOX(2)와 다결정 실리콘층(4) 사이의 계면에 대응한다.
저항율은 확산 저항 프로파일링(Spreading Resistance Profiling; SRP) 방법을 이용하여 측정된다.
곡선(a)에서 알 수 있는 것과 같이, 저항율은 다결정 실리콘과 HR 실리콘 사이의 계면을 넘어 기판(1) 내로 연장하는 최소 레벨에 도달하기 위해 층(4) 내에서 매우 신속하게 감소한다.
BOX 아래의 2 ㎛ 정도의 깊이를 넘어서는, 기판(1)의 저항율은 신속하게 증가하여 고저항율값들에 도달한다.
이러한 곡선상에서 관찰되는 저항율의 강하는 위에서 언급한 열 처리 동안의 다결정 실리콘의 재결정 및/또는 다결정 실리콘의 층(4)과 기판(1) 사이의 계면에서의 도핑액들의 확산, 또는 심지어 층(4)의 상측 표면의 오염에 의해 설명될 수 있다.
사진(a)이 투과 전자 현미경(TEM)에 의해 촬영된 층(4)과 기판(1) 사이의 계면의 이미지인 도 5에서 알 수 있는 것과 같이, 다결정 실리콘의 약 1/3은 기판(1)과의 계면으로부터 시작해서 재결정되었다.
다른 기술은 전체 HR 실리콘 기판을 통해 금을 확산시키는 것으로 구성된다.
예를 들어, 이러한 주제에 대한 정보는 디.엠. 조단(D.M. Jordan), 카나드 말릭(Kanad Mallik), 알.제이. 팔스터(R.J. Falster), 피.알. 윌쇼(P.R. Wilshaw)에 의해 쓰여진 논문 "Semi-insulating silicon for microwave devices"(Solid-state phenomena Vols 156-158(2010) pp 101 -106)에서 발견될 수 있고, 여기서 저자들은 고온 열 처리의 영향을 받아 확산에 의해 추정되는 기판 위의 금 증착에 의해 실리콘 기판으로 금 불순물들로 도입하는 것을 제안한다. 이들 금 불순물들의 영향은 금지대(forbidden band) 내의 깊은 레벨들로 도입하고 재료의 매우 높은 저항율을 발생하는 금지대의 중간의 페르미 레벨(Fermi level)을 차단하는 것이다.
그러나, 금이 기판으로부터 빠져나가는 것을 방지하는 것이 필수이고; 금은 실리콘의 수명을 매우 강하게 단축시키는 원소이고, 클린 룸(clean room)의 오염 및/또는 얇은 실리콘층은 그것에 제조되는 장치들의 성능들을 심각하게 열화시킬 수 있다.
유효 확산 배리어들(Efficient diffusion barriers)(예를 들어 질화물 배리어들)은 금이 빠져나가는 것을 방지하기 위해 제공되어야 하지만, 이것은 장치들의 성능들에 손상을 줄 수 있다. 예를 들어, 질화물 전하들은 트랜지스터 임계 전압들에 영향을 준다.
다른 관련 특허는 그와는 반대로, 기체 종들의 주입에 의해 또는 나중의 열 처리들에 둔감한 침전물들을 형성하는 입자들의 주입에 의해 형성되는 층에 이들을 트래핑하여 HR 기판에서 불순물들의 존재를 피하는 것을 제안하는 US 6,548,382이다. 상기 입자들은 금속들 및 반도체들을 제외하고, 산소 및/또는 다른 재료들로 구성될 수 있다. 이들 침전물들은 이후 불순물 트래핑 사이트들을 형성한다.
문헌 WO 2010/002515는 표준 저항율을 갖는 지지체 위에 고저항율을 갖는 두꺼운 반도체층을 포함하는 구조에 의해 이러한 벌크(bulk) 베이스 기판을 대체하여 위에서 언급한 HR-SOI 기판들에서의 HR 실리콘계 기판의 사용에 대한 대안을 개시한다.
지지체에 존재하는 도핑액들 또는 오염물들이 이러한 고 저항성 반도체 층 내로 확산하여 그것의 저항율을 감소시키는 위험을 방지하기 위해, 확산 배리어가 지지체와 상기 반도체 층 사이에 놓여야 하는 것이 권장된다. 이와 같은 확산 배리어는 산화 실리콘 및/또는 실리콘 질화물의 하나 또는 수개의 층들로 구성될 수 있고 적어도 20 nm의 두께를 가진다.
더욱이, 이러한 저항성 층은 그것의 높은 두께(50 내지 100 ㎛ 정도의)로 인해 기판과 같이 고려될 수 있다.
무선 주파수 장치들의 기판들은, 다른 장치들에 영향을 줄 수 있는 고주파수로 인해, 기판을 관통하고 임의의 전하 캐리어들에 영향을 주는 전기장의 영향을 받고, 그것은 먼저 쓸모없는 에너지 소비결과들에 의해 충족되고(≪전송 손실(transmission loss)≫로 불림), 둘째 그것은 거동(behaviour)이 기판을 통해 변경될 수 있는 다른 장치들에 영향을 줄 수 있다(≪누화(crosstalk)≫ 현상이라 불림).
더욱이, 신호를 증가시키고 감소시키는 것은 주 주파수의 고조파들(harmonic frequencies)에서 파들을 발생시키는 기판 용량의 변동을 유도한다. 이들 조화파(harmonic wave)들 및 이들의 조합들은 특히 무선 주파수 응용들을 손상시키는 기생 신호들을 형성할 수 있다. 다결정 실리콘층의 사용은 BOX 아래의 퍼텐셜을 차단하여, 용량 변동들을 제한하고 그러므로 발생된 조화파들의 전력을 감소시킨다.
끝으로, BOX 내의 임의의 전하들의 존재 및 몇몇 장치들에 의한 DC 전압들의 사용은 축적 또는 반전층(그러므로 높은 전도성의)의 생성으로 이어질 수 있다. 다결정 실리콘층은 BOX 아래의 퍼텐셜을 차단하여 이러한 부정적인 효과를 제거한다.
그러므로, 본 발명의 제 1 목적은 무선 주파수 응용들에 대해 개선된 특성들을 갖는 HR-SOI형 기판을 제조하기 위한 방법을 규정하는 것이다.
본 발명의 다른 목적은 개선된 동작 특징들을 갖는 무선 주파수 장치들을 위한 구성요소들이 기판 안에 또는 위에 제조될 HR-SOI형 기판을 구하는 것이다.
본 발명의 일 실시 예는, 무선 주파수 응용들을 위한 절연체 위 반도체형 기판을 제조하기 위한 방법으로서,
(a) 500 ohm.cm 이상의 전기 저항율을 갖는 실리콘 기판을 제공하는 단계,
(b) 기판 위에 다결정 실리콘층을 형성하는 단계를 순차로 포함하는, 절연체 위 반도체형 기판을 제조하기 위한 방법에 있어서,
상기 기판 위에, 자연발생 산화물층(native oxide layer)과는 다른, 0.5와 10 nm 사이의 두께의 유전 재료층을 형성하는 단계를, 단계들 a)와 b) 사이에 포함하는 절연체 위 반도체형 기판 제조 방법을 개시한다.
유리하게는, 상기 방법은, 단계 (b) 이후에,
(c) 다결정 실리콘층 및/또는 도너 기판의 반도체 재료층 위에 유전 재료층을 형성하는 단계,
(d) 도너 기판 위에 단계 (c)에서 얻어진 기판을 접합하는 단계로서, 단계 (c)에서 형성된 유전체층(들)은 계면에 있는, 기판을 접합하는 단계,
(e) 도너 기판으로부터 얇은 층을 분리하는 단계를 포함한다.
다결정 실리콘층에서 도핑액들(doping agents)의 농도는 1016 cm-3, 바람직하게는 1014 cm-3보다 작거나 같다.
더욱이, 다결정 실리콘층은 100와 10000 nm 사이의 두께, 바람직하게는 300과 3000 nm 사이의 두께이다.
본 발명의 바람직한 실시예에 따르면, 다결정 실리콘층 아래에 형성된 유전 재료는 산화 실리콘이다.
본 발명의 일 실시 예는 또한 500 ohm.cm 이상의 전기 저항율을 갖는 실리콘 기판 및 다결정 실리콘층을 포함하는, 절연체 위 반도체형 기판의 형성을 위한 베이스 기판에 있어서, 상기 기판과 다결정 실리콘층 사이에, 0.5와 10 nm 사이의 두께의, 자연발생 산화물층과는 다른 유전 재료층을 포함하는 베이스 기판에 관한 것이다.
본 발명의 다른 목적은 다결정 실리콘층, 유전 재료층 및 단결정 반도체 재료층이 연속해서 추종되는 500 ohm.cm 이상의 전기 저항율을 갖는 실리콘 기판을 포함하는, 무선 주파수 응용들을 위한 절연체 위 반도체형 기판에 있어서, 2 nm보다 작거나 같은 두께를 갖는, 기판과 다결정 실리콘층 사이의, 자연발생 산화물층과는 다른, 유전 재료층을 포함하고, 다결정 실리콘층의 전기 저항율은 적어도 기판(1)의 것과 같은 절연체 위 반도체형 기판에 관한 것이다.
다결정 실리콘층에서 도핑액들의 농도는 1016 cm-3보다 작거나 같고, 바람직하게는 1014 cm-3보다 작거나 같다.
다결정 실리콘층의 두께는 100과 10000 nm 사이에, 바람직하게는 300과 3000 nm 사이에 있다.
위에 기재한 것과 같은 절연체 위 반도체형 기판에서 반도체 재료의 층에 또는 위에 형성되는 구성요소들을 포함하는 무선 주파수 장치에 관한 것이다.
본 발명의 다른 특징들 및 이점들은 첨부 도면들에 대한 다음의 상세한 설명을 읽은 후 명확하게 될 것이다.
도 1은 알려진 HR-SOI형 기판의 다이어그램이고;
도 2는 종래 기술(a)에 따른 기판 및 본 발명(b)에 따른 기판에 대한, 기판의 깊이의 함수로서 전기 저항율의 변동을 나타내는 그래프이고;
도 3은 본 발명의 일 실시 예에 따른 HR-SOI 기판의 다이어그램이고;
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 HR-SOI 기판을 제조하는 방법의 단계들을 개략적으로 나타내고;
도 5는 투과 전자 현미경을 촬영한, 종래 기술(a)에 따른 HR-SOI 기판의 다결정 실리콘층 및 본 발명(b)의 일 실시 예에 따른 HR-SOI 기판의 사진들을 나타내고;
도 6은, 다결정 실리콘층 아래에 위치된 유전체층이 산화 실리콘층(b)인 본 발명의 일 실시 예에 따른 기판 및 유사하지만 산화물층 대신에 실리콘 질화물층(c)을 갖는 기판에 대한, 기판의 깊이의 함수로서 전기 저항율의 변동을 나타내는 그래프이고;
도 7은 투과 전자 현미경으로 촬영한, 유전체층이 실리콘 질화물층인 본 발명의 일 실시 예에 따른 HR-SOI 기판의 다결정 실리콘층의 사진이다.
도 3은 본 발명에 따른 절연체 위 반도체 HR-SOI형 기판의 예를 나타낸다.
도면을 더 용이하게 이해할 수 있도록 하기 위해, 여러 층들의 두께들은 동일한 축적으로 도시되지 않았음을 유의하라.
이러한 기판은 고저항율 실리콘 기판(1) 다음에 산화 실리콘과 같은 유전 재료의 층(5), 및 다결정 실리콘층(4)을 연속해서 포함하는 베이스 기판(도 4b에 나타낸 것과 같음)으로부터 얻어진다.
이러한 베이스 기판에서 유전 재료층(5)의 두께는 0.5와 10 nm 사이, 바람직하게는 3과 5 nm 사이에 있다.
이하에 주어지는 상세한 설명은 일반적으로 바람직한 유전 재료로서 산화 실리콘(Si02)을 언급하고, 층(5)은 이때 "산화물층(oxide layer)"으로서 불린다.
그러나, 본 발명은 이러한 재료로 한정되지 않고 실리콘 질화물과 같은 임의의 다른 유형의 유전 재료 또는 낮은 유전 상수(≪로우(low)-k≫)를 갖는 임의의 유전체를 이용하여 구현될 수 있다.
이러한 베이스 기판을 제조하기 위한 방법은 이하에 상세히 기재된다.
절연체 위 반도체형 기판(HR-SeOI)은 임의의 적절한 방법을 이용하여 이러한 베이스 기판으로 제조된다.
도 3과 관련하여, 이러한 HR-SeOI 기판은 고저항율 기판(1) 다음에 연속해서 다결정 실리콘층(4)(베이스 기판의), BOX로도 불리는 유전 재료층(2), 및 반도체 재료, 예를 들어 실리콘(SOI 기판의 경우에)의 층(3)을 포함한다.
상기 SOI 기판은 또한 고저항율 기판(1)과 다결정 실리콘층(4) 사이에 산화물층(5)을 구비할 수 있지만, 이러한 산화물층의 두께는 베이스 기판에서의 층(5)의 두께보다 얇다.
나중에 알 수 있는 것과 같이, 베이스 기판에서의 산화물층(5)의 두께는 적용되는 열 처리로 인해 SOI의 형성 중 감소시킨다.
이러한 산화물층(5)은 그것의 화학 양론(Si02) 및 높은 그것의 밀도로 인해 자연발생 산화물층과는 다르다.
이 점에 있어서, 자연발생 산화물층은 재결정시 중요한 지연을 보장할 수 있을 만큼 충분한 두께도 충분히 양호한 품질도 가지지 않음을 주목해야 한다.
그와는 반대로, 예컨대 급속 열산화(rapid thermal oxidation; RTO), 건식 열산화(dry thermal oxidation) 또는 저온 산소 플라즈마 처리에 의해 형성되는 산화물층은 Si02에 가까운 화학양론을 가진다.
그것의 더 높은 밀도로 인해, 이와 같은 산화물층은 열처리를 견딜 수 있을 만큼 강하고, 재결정을 방지하거나 적어도 실질적으로 지연시킨다.
주어진 두께(이용되는 공정, 열처리 및 산화물에 도달하는 스트레스의 레벨에 의존함) 이상에서, 산화물은 완전히 안정할 것이고 파괴 또는 사라지지 않을 것이다.
폴리실리콘층의 재결정을 방지 또는 적어도 지연시키는 적절한 산화 실리콘층은 1220 cm-1 보다 큰, 바람직하게는 1230 cm-1 보다 큰, 훨씬 더 바람직하게는 1240 cm-1 보다 큰 파수(wavenumber)에서, FTIR-ATR 방법(퓨리에 변환 적외선 분광학에 대한 두문자어- 감쇠 전반사)에 의해 측정되는 흡수 피크(absorbance peak)를 가진다.
예를 들어, 열(thermal) 산화 실리콘에 대해, 흡수 피크는 약 1245 cm-1의 파수에 대응한다.
대조적으로, 자연발생 산화 실리콘에 대해, 흡수 피크는 약 1210 cm-1의 파수에 대응한다.
FTIR-ATR 방법에 대한 더 상세들에 대해, 커미트 에스. 칸(Kermit S. Kwan)에 의한 논문["The Role of Penetrant Structure on the Transport and Mechanical Properties of a Thermoset Adhesive", Virginia Polytechnic Institute and State University, 1998]의 4장이 참조될 수 있다.
기판(1)은 고저항율 실리콘 기판이다.
이러한 설명을 위해, "고저항율(high resistivity)"은 500 ohm.cm보다 큰, 바람직하게는 1000 ohm.cm보다 큰, 훨씬 더 바람직하게는 3000 ohm.cm보다 큰 유효 전기 저항율을 의미하고, 유효 전기 저항율은 등가 전기 회로에서의 균질 저항 요소(homogenous resistive element)의 저항율이다.
층(4)은 다결정 구조를 가지며, 다른 말로, 그것은 상이한 결정 배향들 및 가능하게는 비정질 영역들(amorphous zones)을 갖는 상이한 영역들로 구성된다.
층(4)은 비정질 영역들을 포함할 경우, 이들 영역들은 기판에 나중에 가해지는 열 처리들 동안 결정화한다.
층(4)은 나중의 열 처리들 동안 다결정으로 되는 비정질 실리콘 형태로 증착될 수 있다.
층(4)은 유리하게는 MOCVD(Metal Organic Chemical Vapour deposition)에 의해 생성된다..
층(4)은 바람직하게는 도핑액들의 매우 낮은 농도를 가지며, 다른 말로 농도는 1016 cm-3보다 낮거나 같고, 바람직하게는 1014 cm-3보다 낮거나 같고, 훨씬 더 바람직하게는 1012 cm-3보다 낮거나 같다.
다결정 실리콘의 결정 경계들에서 존재하는 결함들이 이와 같은 SOI 기판 위에 형성되는 무선 주파수 장치들의 성능을 크게 향상시킬 수 있는, 디. 레더러(D. Lederer) 및 디.시.커(D.C. Kerr)에 의한 위에서 언급한 공보들에 보이고 있다.
층(3)은 요구되는 장치들이 만들어지는 임의의 반도체 재료로 만들어지는 층이다.
이러한 층(3)은 바람직하게는 단결정 실리콘층이지만, 그것은 또한 게르마늄 또는 SiGe, 또는 타입 III-V 또는 II-VI 합금 등으로 구성될 수 있다.
유용한 층은 장치들이 그 안에 또는 그 위에 제조되는 층이기 때문에 유용한 층이라고 한다.
기판(1)과 SOI 다결정 실리콘층(4) 사이의 이산화 실리콘층(5)은 전형적으로 2 nm 두께보다 작다.
그러므로, 자유 캐리어들(free carriers)에 대해 투명하도록 충분히 얇아 다결정 실리콘층(4)이 아래에 있는 기판(1)에서 순환하는 캐리어들을 트래핑하는 것으로 구성되는 그것의 역할을 수행하는 것을 방지하지 못한다
층(5)은 반드시 연속일 필요는 없다는 점을 주목해야 하고, 그것은 SOI 및 그 SOI에 또는 위에 형성되는 장치들의 제조 중 적용되는 열 처리들 동안 그것에 가해지는 높은 기계적 스트레스들의 영향을 받아 파괴될 수 있다.
우리는 지금 도 4a 내지 도 4d에 대해 HR-SOI 기판을 제조하는 방법을 기술할 것이다.
도 4a 및 도 4b는 베이스 기판(1, 5, 4)의 형성 단계들을 나타낸다.
도 4a에 나타낸 것과 같이, 예를 들어 Si02로 만들어지는 유전체층(5)은 고저항율 기판(1) 위에 형성된다.
이러한 산화물층의 두께는 나중의 열 처리들 동안 감소할 것이다.
SOI 또는 최종 주파수 장치가 만들어진 후, 층(5)의 잔여 두께가 영 또는 충분히 작아(즉 약 2 nm보다 작거나 같음) 그것이 기판(1)으로부터 다결정 실리콘층(4)으로 캐리어들의 통행에 대한 장애물로서 작용하지 않도록 층(5)은 형성된다.
그러나, 층(5)의 초기 두께는 다결정 실리콘층(4)이 SOI 또는 최종 주파수 장치를 만들기 위해 적용되는 열 처리들 동안 재결정하는 것을 충분히 방지하거나, 또는 적어도 이러한 재결정을 크게 지연시켜야 한다.
이들 제한들을 고려하여, 신중한 선택은 0.5와 10 nm 사이, 바람직하게는 3과 5 nm 사이의 두께를 갖는 유전체층(5)을 형성하는 것으로 구성되고, 두께의 선택은 최종 장치가 달성될 때까지 베이스 기판에 적용되는 열 버짓(온도, 지속 시간)의 함수로서 만들어진다.
따라서, Si02의 3.5 nm의 두께는, 반도체의 형성 동안, 유용한 층에 또는 그 위에 무선 주파수 장치들을 만들 때 적용되는 전형적인 열 버짓인, 수 시간 동안 1100℃에서의 후속 열 처리 동안 다결정 실리콘의 재결정을 방지한다는 것이 증명되었다.
층(5)은 또한 그것의 형성 동안 기판(10)의 표면 위에 존재하는 바람직하지 않은 도핑액들을 트래핑하기 위한 트래핑 기능을 수행한다.
도 4b에 대해, 다결정 또는 비정질 실리콘층(4)은 층(5) 위에서 성장시킨다.
이 기술분야에서 숙련된 사람들은 이와 같은 층을 다결정 또는 비정질 형태로 증착하기 위해 사용될 수 있는 기술들과 친숙하다.
층(4)의 두께는 100과 10000 nm 사이에, 바람직하게는 300과 3000 nm 사이에있다.
그러므로, 이렇게 얻어진 기판은 이하에 기재되는 단계들을 이용하여 절연체 위 반도체형 기판을 만드는 방법을 구현하기 위한 베이스 기판을 형성한다.
도 4c에 대해, 결국 BOX의 전부 또는 일부를 형성할 유전 재료층(2)은 베이스 기판의 층(4) 위에 형성된다.
하나의 특정 실시예에 따르면, 상기 층(2)은 단독으로 BOX를 형성한다..
대안으로(도시하지 않음), 유전 재료층은 베이스 기판층(4) 및 또한 얇은 층(3)을 전사하는 베이스 기판에 접합될 도너 기판면 위에 형성될 수 있고, 상기 유전체층들의 두께들의 합은 BOX(2)의 요구 두께와 같다.
다른 변형 예(도시하지 않음)에 따르면, BOX를 형성할 층은 베이스 기판에 접합될 도너 기판면 위에 전부 형성된다.
층(2)에 사용되는 재료는 산화 실리콘, 또는 특히 유리하게는 낮은-K 유전 재료일 수 있다.
도 4d에 대해, 유용한 층(3)이 될 층을 포함하는 도너 기판(30)은 이렇게 형성된 구조에 접합된다.
이 기술분야에서 숙련된 사람은 모든 알려진 기술들 중에서 적절한 기술을 선택할 수 있다.
예를 들어, 본원에 나타낸 것과 같이, 접합 전에 도너 기판(30)에 층(3)의 한계를 정하는 약화 영역(31)을 형성하는 것을 포함하는 Smart-Cut®형 공정이 사용된다.
층(3)은 이후 도너 기판(30)으로부터 분리된다.
일단 약화 영역이 생성되면, 이러한 영역을 따라 틈이 기계적 및/또는 열 및/또는 화학적 힘들을 적용하여 개시될 수 있다.
대안으로, 도너 기판(30)은 ≪ Bonded and Etched-Back Silicon-On-lnsulator≫(BESOI) 방법에 의해 후면으로부터 얇게 될 수 있다.
선택적 폴리싱/평탄화 단계들 후, 도 3에 나타낸 기판이 달성된다.
무선 주파수 장치는 이후 이 기술분야에서 숙련된 사람에게 알려진 임의의 방법에 의해 이러한 SOI의 층(3)에 또는 위에 형성될 수 있다.
이러한 장치를 만들기 위한 공정은 또한 고온 열 처리들을 포함하므로, 다결정 실리콘층(4) 아래에 위치된 산화물층(5)의 두께는 더 감소될 수 있고 또는 층은 가능하게는 제거될 수 있다.
그러나, 이러한 공정을 통해, 산화물층(5)은 다결정 실리콘의 재결정을 방지 또는 크게 지연시킬 수 있고, 그러므로 다결정 구조 및 그 결과 층(4)의 고저항율을 유지한다.
만약 산화물층(5)이 충분히 얇으면(전형적으로 0.8 nm보다 작은), 그것은 열 처리들 후 제거될 수 있다.
만약 산화물층(5)이 두꺼우면, 그것의 두께는 층을 제거하지 않고 수 옴스트롱(a few Angstrom)만큼 감소될 수 있다.
그러나, 기판에 적용되는 열 처리들은 층을 파괴하고 그것은 불연속으로 만드는 경향이 있는 층(5)에 매우 강한 기계적 스트레스들을 발생시킨다.
더욱이, 산화물의 분해는 가능하게는 이러한 층에서의 산소의 용해도보다 낮은 다결정 실리콘층(4)에서의 산소 농도에 의해 만들어지는 결정 경계들에서 명백히 일어난다.
더욱이, 산화물의 잔여 두께가 다결정 실리콘층(4) 아래에 남아 있을 때조차, 그것은 충분히 얇아 그것은 절연을 위한 산화물층을 만들지 않는다.
그 결과, 이러한 가능한 잔류 산화물층에도 불구하고, 다결정 실리콘층(4)은 특히 만약 그것이 불연속이면, 기판(1)에서 순환하는 자유 캐리어들을 트래핑할 수 있다.
도 2의 그래프에서의 곡선(b)(실선으로)은 HR-SOI 기판의 생성에 대한 열 버짓을 시뮬레이팅하여, 6 시간 동안 1100℃에서 열 처리 후 깊이(d)의 함수로서 도 4b의 기판에서의 전기 저항율(ρ)의 변동을 나타낸다.
그러므로, 위에서 언급한 것과 같이, 가로축 d=0은 다결정 실리콘층의 상측 표면, 다른 말로 BOX(2)와 다결정 실리콘층(4) 사이의 계면에 대응한다.
산화물층(5)의 두께는 설명 목적들을 위해 이러한 그래프 상에 확대되어 있고; 이 두께는 실제로는 수 나노미터 정도이다.
곡선(b) 상에서 알 수 있는 것과 같이, 다결정 실리콘층의 저항율은 종래 기술에 따른 기판의 다결정 실리콘에서 관찰되는 최대 저항율보다 더 크면서 BOX와의 계면으로부터 시작해서 대략 일정하게 유지된다(아래에 있는 산화물층(5)에 가까이에서 발견되는 노치형 증가(notch-shaped increase)는 SRP 측정의 가상실제(artefact)이다).
저항율은 산화물층(5)과 기판(1) 사이의 계면에서 갑자기 떨어지지만, 그럼에도 불구하고, 그것은 종래 기술에 따른 기판에 의해 얻어지는 값보다 훨씬 더 큰 기판(1)과의 계면에서 최소값에 도달한다.
HR 실리콘의 기판(1)에서 관찰된 최소 저항은 종래 기술에서보다 약 100배 큰, 80 ohm.cm 정도이다.
층(4)의 저항율이 높게 유지된다는 사실은 종래 기술의 경우와는 달리, 다결정 실리콘이 위에서 언급한 열처리 중 재결정되지 않았다는 사실 때문이다.
다결정 구조의 이러한 보존은 투과 전자 현미경으로 촬영한, 도 3의 기판의 기판(1)과 층들(4, 5) 사이의 계면의 이미지를 제공하는 도 5의 사진(b)에서 알아 볼 수 있다.
이러한 결과는 기본적으로 산화물층의 비정질 구조로 인해 다결정 실리콘의 재결정이 방지된 산화물층(5)이 존재하기 때문이다.
더욱이, HR 실리콘 기판에서 얻어진 최소 저항율값이 종래 기술에 따른 기판에 의해 얻어진 것보다 상당히 크다는 사실은 산화물층(5)이 기판(1)의 표면 위에 제공된 오염물들의 적어도 일부를 트래핑한다는 사실에 의해 설명될 수 있다.
산화 실리콘의 이러한 특별한 효과는 본 발명에 따른, 다른 말로 HR 실리콘 기판(1) 다음에 Si02 층(5), 다결정 실리콘층(4)(실선의 곡선(b))을 연속해서 포함하고 HR 실리콘 기판(1)을 포함하는 베이스 기판 및 Si02 층(5)이 다른 유전 재료, 여기서는 실리콘 질화물(파선의 곡선(c))의 층으로 대체되는 기판에서의 저항율의 변동을 나타내는 도 6의 그래프 상에서 입증된다.
가로축의 원점(d=0)은 다결정 실리콘층(4)의 상측 표면에 대응한다.
1100℃에서의 열 처리는 6 시간동안 이들 2개의 기판들에 적용되었고, 이들 기판들은 열 버짓의 적용 후 3.5 nm 두께 정도의 층(5)(Si02 및 Si3N4로 각각 만들어짐)을 포함한다.
Si02 층과 같이, 다결정 실리콘의 저항율은 종래 기술에서의 경우와 달리, 높게 유지된다는 사실에 의해 알 수 있는 것과 같이, 실리콘 질화물층(5)은 재결정을 차단하기 위해 작용되었다는 것을 보인다.
다결정 실리콘층의 재결정의 부족은 또한, 실리콘의 상이한 입자들이 층(5)에서 보여질 수 있는 도 3의 기판의 기판(1)과 층들(4, 5) 사이의 계면의 투과 전자 현미경을 이용하여 촬영한 사진인 도 7에서 알 수 있다.
본원에 제시된 예에서의 실리콘 질화물층이 계면에 가까운 HR 실리콘 기판(1)의 저항율에 대해 거의 영향을 미치지 않지만, 이것은 실리콘 질화물층의 침착 전에 기판(1)의 표면에서 모든 오염을 제거하여 보정될 수 있다.
본 발명의 예시적인 실시 예
제 1 단계는 고저항율 실리콘 기판의 특수 세정(cleaning)을 적용하는 것으로 구성된다.
이러한 세정의 목적은 기판 표면에서의 도핑액들(주로 붕소 및 인 원자들)의 양을 최소화하는 것이다.
적절한 세정 방법은 예를 들어 화학적 산화물을 제거하기 위해 0.2%까지 희석된 불화수소산(HF)에 의한 세정에 이어 연속해서 오존으로 세정한 다음 염화 수소산(HCl)으로 세정하여 산화물의 얇은 층(다른 말로 약 0.7 내지 0.8 nm의 두께로)을 형성하는 것을 포함할 수 있다. 이러한 싸이클은 원치 않는 오염들이 위치되는 실리콘 표면의 소모를 증가시키기 위해 2번 반복될 수 있다.
다음 단계는 고저항율 실리콘 기판의 표면 위에 산화물의 얇은 층(약 0.5 내지 10 nm)을 형성하는 것이다.
적응된 기술들은 ≪급속 열산화≫(RTO), 건식 열산화 또는 저온 산소 플라즈마 처리로서 이 기술분야에서 숙련된 사람에게 알려진 표준 열 산화 처리를 포함한다.
표면 위에 바람직하지 않은 도핑액들의 응결을 방지하기 위해 클린 룸에서의 주변 공기에 대한 기판의 노출 시간을 제한하는 것이 중요하다.
도핑되지 않은 다결정 실리콘의 층은 이전에 형성된 얇은 산화물층 위에 성장될 수 있다.
이것은 종래의 저압 화학적 기상 증착(Low Pressure Chemical Vapour Deposition; LPCVD)법 또는 금속 산화물 화학적 기상 증착(Metal Oxide Chemical Vapour Deposition; MOCVD)을 이용하여 행해질 수 있다.
예를 들어, 다결정 실리콘층의 두께는 약 1 ㎛이고 그것은 도핑액들의 최저 가능한 농도, 다른 말로 1014 cm-3 정도를 넘지 않고, 바람직하게는 1012 cm-3보다 작은 농도를 가진다.
선택적으로, 산화물 증착 또는 산화 단계, 또는 열 처리 또는 평탄화 단계가 유용한 층으로 될 얇은 실리콘층을 포함하는 도너 기판에 접합하기 위해 이렇게 얻어진 구조의 표면을 준비하기 위해 행해질 수 있다.
SeOI 기판은 이후 이 기술분야에서 숙련된 사람에게 알려진 임의의 방법을 이용하여 만들어지고, 이전에 형성된 구조는 수용 기판 또는 베이스 기판을 형성할 것이다. 유리하게는, Smart Cut® 방법이 이용된다.
명백히, 위에 주어진 예들은 단지 특별한 실례들이고 결코 본 발명의 범위를 제한하지 않는다.

Claims (12)

  1. 무선 주파수 응용들(radiofrequency applications)을 위한 절연체 위 반도체(semiconductor on insulator)형 기판을 제조하기 위한 방법으로서,
    - 500 ohm.cm 보다 큰 전기 저항율(electrical resistivity)을 갖는 실리콘 기판을 제공하는 단계;
    - 자연발생 산화물층(native oxide layer)과는 다른, 0.5와 10 nm 사이의 두께를 가지는 유전 재료층을 상기 실리콘 기판 위에 형성하는 단계;
    - 상기 유전 재료층 위에 다결정 실리콘층을 형성하는 단계;
    - 상기 실리콘 기판, 상기 유전 재료층 및 상기 다결정 실리콘층에 열처리하는 단계;를 포함하며,
    상기 유전 재료층은 상기 열처리 동안 상기 다결정 실리콘층의 재결정을 방지하거나 적어도 지연시키면서 적어도 일부분 용해되고,
    상기 열처리 이후 상기 유전 재료층의 잔여 두께가 상기 실리콘 기판으로부터 상기 다결정 실리콘층으로의 캐리어의 통과를 허용하도록 상기 열처리 이후 상기 유전 재료층의 잔여 두께는 2 nm 이하인, 절연체 위 반도체형 기판 제조 방법.
  2. 제 1 항에 있어서,
    상기 다결정 실리콘층 위에 또 다른 유전 재료층을 형성하는 단계;
    도너 기판의 반도체 재료층 상에 상기 또 다른 유전 재료층을 접합하는 단계;
    상기 도너 기판으로부터 상기 반도체 재료층을 분리하는 단계;를 더 포함하는, 절연체 위 반도체형 기판 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 다결정 실리콘층에서 도핑액들(doping agents)의 농도는 1016 cm-3 보다 작거나 같은, 절연체 위 반도체형 기판 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 다결정 실리콘층은 100와 10000 nm 사이의 두께인, 절연체 위 반도체형 기판 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 기판과 상기 다결정 실리콘층 사이에 형성된 상기 유전 재료층은 산화 실리콘인, 절연체 위 반도체형 기판 제조 방법.
  6. 절연체 위 반도체형 기판을 형성하기 위한 베이스 기판에 있어서,
    500 ohm.cm 보다 큰 전기 저항율을 갖는 실리콘 기판;
    다결정 실리콘층; 및
    상기 실리콘 기판과 상기 다결정 실리콘층 사이에, 0.5와 10 nm 사이의 두께의, 자연발생 산화물층과는 다른 유전 재료층을 포함하며,
    상기 다결정 실리콘층의 전기 저항율은 적어도 상기 실리콘 기판의 것과 같은, 베이스 기판.
  7. 500 ohm.cm 보다 큰 전기 저항율을 갖는 실리콘 기판과 상기 실리콘 기판에 연속적으로 계속되는, 다결정 실리콘층, 유전 재료층 및 단결정 반도체 재료층을 포함하는 무선 주파수 응용들을 위한 절연체 위 반도체형 기판에 있어서,
    2 nm 이하의 두께를 갖는, 상기 실리콘 기판과 상기 다결정 실리콘층 사이의, 자연발생 산화물층과는 다른 유전 재료층을 포함하고, 상기 다결정 실리콘층의 전기 저항율은 적어도 상기 실리콘 기판의 것과 같은, 절연체 위 반도체형 기판.
  8. 제 7 항에 있어서,
    상기 다결정 실리콘층에서 도핑액들의 농도는 1016 cm-3보다 작거나 같은, 절연체 위 반도체형 기판.
  9. 제 8 항에 있어서,
    상기 다결정 실리콘층에서 도핑액들의 농도는 1014 cm-3보다 작거나 같은, 절연체 위 반도체형 기판.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 다결정 실리콘층의 두께는 100과 10000 nm 사이에 있는, 절연체 위 반도체형 기판.
  11. 제 10 항에 있어서,
    상기 다결정 실리콘층의 두께는 300과 30000 nm 사이에 있는, 절연체 위 반도체형 기판.
  12. 제 7 항 또는 제 8 항에 따른 절연체 위 반도체형 기판에서 상기 단결정 반도체 재료층 안에 또는 위에 형성되는 구성요소들(components)을 포함하는 무선 주파수 장치.
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