JP6023165B2 - 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法 - Google Patents

無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法 Download PDF

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Description

本発明は、無線周波数応用分野向けの半導体オンインシュレータタイプの基板を製造するための方法、および該方法を使用して得られる基板に関する。
現在、無線周波数（ＲＦ）デバイスを作製するための様々なタイプの基板がある。
第１のタイプの基板は、たとえばシリコンオンクォーツ（ＳＯＱ）、シリコンオンサファイア（ＳＯＳ）、またはシリコンオンガラス（ＳＯＧ）など、絶縁基板上にシリコン層を備える基板を含む。
これらの基板は、優れた無線周波数性能をもたらすが、シリコンのより低い質により、論理デバイスに関して非常に不十分な特性を有する。また、これらの基板は、非常に高価である。
第２のタイプの基板は、高抵抗率（ＨＲ）バルクシリコン基板である。
「高抵抗率」は、特に５００Ω・ｃｍより大きい電気抵抗率を意味する。
これらの基板の性能は、第１の基板の性能より低く、論理デバイスは、高価でないという利点を有するが、ＳＯＩタイプの構造の利点から利益を受けない。
第３のタイプの基板は、高抵抗率シリコンオンインシュレータ（ＨＲ−ＳＯＩ）基板であり、換言すれば、高抵抗率シリコン基板上のシリコン層で構成され、厚い酸化物層が界面に埋め込まれる。このような理由で、この酸化物層は、通常、ＢＯＸ（埋込み酸化物）と称される。
そのような基板は、論理デバイスが機能するのに特に有利であるが、それらの無線周波数性能は、ＳＯＱ基板およびＳＯＳ基板ほど良好でない。
これらの基板は、酸化物層の下に低抵抗率層を含むことがあるという欠点を有する。
本書では、「低抵抗率」は、５００Ω・ｃｍ未満の電気抵抗率を意味する。
この低抵抗率層が存在するのは、接合前の（たとえば、ホウ素および／またはリンの凝縮による）基板の表面汚染による。そのとき、これらの汚染物質は、接合界面でカプセル封じされ、高感度基板内に拡散することができる。
低抵抗率層の形成の別の原因は、初期基板が、高密度の格子間酸素原子を有するシリコン基板であるときに生じ、そのとき、酸素を析出させ、必要とされる高抵抗率を得るために、熱処理が必要である。しかし、酸素原子は、この処理前または処理中に基板内に拡散することができ、これにより、基板内、特に基板の表面近くに、析出率の低い−したがって低抵抗率の−領域が形成される。
これらの２つの原因は、今のところ制御するのが困難である。
第４のタイプの基板は、ＨＲ基板がトラップの追加によって改善されているＨＲ−ＳＯＩタイプの基板からなる。
この目的のために様々な技法が開発されているが、それらは、ＳＯＩを、次いでＳＯＩ上にデバイスを製造するために使用される熱処理に非常に敏感であるという欠点を有する。
したがって、多結晶シリコンの層を、酸化物層（ＢＯＸ）とＨＲ基板の間に堆積することができる。
この話題に関するさらなる情報は、出版物に見出すことができる（たとえば、非特許文献１、非特許文献２、非特許文献３、非特許文献４参照）。
図１は、ＨＲシリコン基板１と、それに連続的に続く多結晶シリコン層４と、酸化物層２と、基板の活性層を形成する単結晶シリコン層３とを備える基板を示す。
しかし、多結晶シリコンは高温で再結晶化し、多結晶シリコン層とＨＲシリコン基板の間の界面に存在するドーピングエージェントがＨＲシリコン基板内に拡散し、これはその抵抗率を低下させる作用を有する。
図２におけるグラフ内の曲線（ａ）（破線で示されている）は、多結晶シリコン層４によって覆われた図１における基板１の電気抵抗率ρの変動を、１１００℃で６時間の間、熱処理した後の深さｄの関数として示し、ＨＲ−ＳＯＩ基板の生産に関するサーマルバジェットをシミュレーションする。
したがって、このグラフでは、横軸ｄ＝０は、多結晶シリコン層の上部表面、換言すればＢＯＸ２と多結晶シリコン層４の間の界面に対応する。
抵抗率は、広がり抵抗測定（ＳＲＰ）法を使用して測定される。
曲線（ａ）でわかるように、抵抗率は、層４内で非常に急速に低下し、多結晶シリコンとＨＲシリコンの間の界面を越えて基板１内に延びる最低レベルに達する。
ＢＯＸの下で２μｍ程度の深さを越えると、基板１の抵抗率は急速に高まり、高抵抗率値に達する。
この曲線で観察される抵抗率の降下は、前述の熱処理中の多結晶シリコンの再結晶化によって、および／または多結晶シリコンの層４と基板１の間の界面でのドーピングエージェントの拡散、さらには層４の上部表面の汚染によって説明することができる。
写真（ａ）は透過電子顕微鏡（ＴＥＭ）によって撮られた層４と基板１の間の界面の画像である図５でわかるように、基板１との界面から始まって、多結晶シリコンの約３分の１が再結晶化している。
別の技法は、ＨＲシリコン基板全体にわたって金を拡散することからなる。
たとえば、この話題に関する情報は、非特許文献５に見出すことができ、この中で著者らは、基板上の金の堆積と、それに続く、高温熱処理の作用下での拡散により、金不純物をシリコン基板内に導入することを提案する。これらの金不純物の作用は、禁制帯内に深い準位を導入し、禁制帯の中央部でフェルミレベルを遮断し、それにより材料の非常に高い抵抗率を生成する。
しかし、金が基板から逃げるのを防止することが欠かせない。すなわち、金はシリコンの寿命を非常に激しく短縮する元素であり、クリーンルームおよび／または薄いシリコン層の汚染は、その中で製造されるデバイスの性能をひどく劣化させることになる。
効率的な拡散バリア（たとえば、窒化物バリア）を設け、金が逃げるのを防止しなければならないが、これはデバイスの性能を犠牲にすることになる。たとえば、窒化物チャージは、トランジスタの閾値電圧に影響を及ぼす。
別の関連特許は、特許文献１であり、これは、対照的に、気体化学種の注入により、または後の熱処理に対して非感受性の析出物を形成する粒子の注入により、不純物を層内にトラップすることによってＨＲ基板内に不純物が存在することを回避することを提案する。前記粒子は、金属および半導体を除いて、酸素および／または他の材料からなる。そのとき、これらの析出物は、不純物トラップサイトを形成する。
特許文献２は、上述のＨＲ−ＳＯＩ基板におけるＨＲシリコンベースの基板の使用に対して、このバルクベース基板を、標準的な抵抗率を有する支持体上に高抵抗率を有する厚い半導体層を備える構造体で置き換えることによる代替形態を開示している。
支持体内に存在するドーピングエージェントまたは汚染物質がこの高抵抗性の半導体層内に拡散し、したがってその抵抗率を低下させる危険性を防止するために、拡散バリアを支持体と前記半導体層の間に配置すべきであることが推奨される。そのような拡散バリアは、シリコン酸化物および／またはシリコン窒化物の１つまたは複数の層からなり、少なくとも２０ｎｍの厚さを有する。
さらに、この抵抗性の層は、（５０から１００μｍ程度という）その厚い厚さにより、基板のように考えることができる。
無線周波数デバイス用の基板は、高い周波数のために基板内に侵入しチャージキャリアに影響及ぼす電界によって影響を受けし、それにより、まず第１には無駄なエネルギー消費（「伝送損失」と呼ばれるという結果がもたらされ、電界は、次に、その挙動が基板を通して修正されることになる他のデバイスに影響を及ぼす可能性がある（「クロストーク」現象と呼ばれる）。
さらに、信号を増減することは基板のキャパシタンスの変動を誘発し、それにより、主周波数の高調波周波数の波が生成される。これらの高調波、およびそれらの組合せは、無線周波数応用分野にとって特に有害な寄生信号を形成する可能性がある。多結晶シリコン層の使用は、ＢＯＸの下の電位を遮断し、したがってキャパシタンス変動を制限し、したがって生成される高調波の電力を低減する。
最後に、ＢＯＸ内の電荷の存在、および一部のデバイスによるＤＣ電圧の使用は、ＢＯＸの下に蓄積層または反転層（したがって、非常に導電性）を生み出すことに通じる可能性がある。多結晶シリコン層は、ＢＯＸの下の電位を遮断することによってこの負の作用を解消する。
米国特許第６５４８３８２号明細書 国際公開第２０１０／００２５１５号パンフレット
D. Lederer, R. Lobet and J. -P. Raskin, "Enhanced high resistivity SOI wafers for RF applications," IEEE Intl. SOI Conf., pp. 46-47, 2004 D. Lederer and J. -P. Raskin, "New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity," IEEE Electron Device Letters, vol. 26, no. 11, pp. 805-807, 2005 D. Lederer and J. -P. Raskin, "RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate", IEEE Transactions on Electron Devices, vol. 55, no. 7, pp. 1664-1671, 2008 D. C. Kerr and al., "Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer", 978-1-4244-1856-5/08, IEEE 2008 IEEE D.M. Jordan, Kanad Mallik, R.J. Falster, P.R. Wilshaw, "Semi-insulating silicon for microwave devices", Solid-state phenomena Vols 156-158 (2010) pp 101 -106 chapter 4 of the dissertation by Kermit S. Kwan, "The Role of Penetrant Structure on the Transport and Mechanical Properties of a Thermoset Adhesive", Virginia Polytechnic Institute and State University, 1998
したがって、本発明の第１の目的は、無線周波数応用分野のために改善された特性を有するＨＲ−ＳＯＩタイプの基板を製造するための方法を規定することである。
本発明の他の目的は、改善された動作特性を有する無線周波数デバイス用の構成部品がその中またはその上に製造されることになるＨＲ−ＳＯＩタイプの基板を獲得することである。
本発明は、無線周波数応用分野向けの半導体オンインシュレータタイプの基板を製造するための方法であって、順番に
（ａ）５００Ω・ｃｍより大きい電気抵抗率を有するシリコン基板を用意するステップと、
（ｂ）前記基板上に多結晶シリコン層を形成するステップとを具えた方法において、
ステップａ）とステップｂ）の間に、自然酸化物層とは異なる誘電材料層を、基板上に、厚さ０．５ｎｍと１０ｎｍの間で形成するステップを含むことを特徴とする方法を開示する。
有利には、この方法は、ステップ（ｂ）の後に、
（ｃ）前記多結晶シリコン層上、および／またはドナー基板の半導体材料層上に、誘電材料層を形成するステップと、
（ｄ）ステップ（ｃ）で得られた基板をドナー基板上に接合するステップであって、ステップ（ｃ）で形成された誘電体層（１つまたは複数）が界面にある、ステップと、
（ｅ）ドナー基板から前記薄い層を分離するステップとを順次具えた。
多結晶シリコン層内のドーピングエージェントの濃度は、１０１６ｃｍ−３以下、好ましくは１０１４ｃｍ−３以下である。
さらに、多結晶シリコン層は、厚さ１００ｎｍと１００００ｎｍの間、好ましくは３００ｎｍと３０００ｎｍの間である。
本発明の好ましい一実施形態によれば、多結晶シリコン層の下に形成される誘電材料は、シリコン酸化物である。
また、本発明は、半導体オンインシュレータタイプの基板を形成するためのベース基板であって、５００Ω・ｃｍより大きい電気抵抗率を有するシリコン基板と、多結晶シリコン層とを具えたベース基板において、基板と多結晶シリコン層の間に、厚さ０．５ｎｍと１０ｎｍの間の、自然酸化物層とは異なる誘電材料層を具えたことを特徴とするベース基板に関する。
本発明の他の目的は、無線周波数応用分野向けの半導体オンインシュレータタイプの基板であって、５００Ω・ｃｍより大きい電気抵抗率を有するシリコン基板と、それに連続的に続く多結晶シリコン層と、誘電材料層と、単結晶半導体材料層とを具えた基板において、基板と多結晶シリコン層の間に、２ｎｍ以下の厚さを有する、自然酸化物層とは異なる誘電材料層を具えること、および多結晶シリコン層の電気抵抗率が少なくとも基板の電気抵抗率に等しいことを特徴とする基板である。
多結晶シリコン層内のドーピングエージェントの濃度は、１０１６ｃｍ−３以下、好ましくは１０１４ｃｍ−３以下である。
多結晶シリコン層の厚さは、１００ｎｍと１００００ｎｍの間、好ましくは３００ｎｍと３０００ｎｍの間である。
最後に、本発明は、上述のような半導体オンインシュレータタイプの基板内の半導体材料の層内またはその上に形成された構成部品を備える無線周波数デバイスに関する。
本発明の他の特徴および利点は、添付の図面を参照して以下の説明を読んだ後で明確になろう。
知られているＨＲ−ＳＯＩタイプの基板の図である。 従来技術の基板（ａ）および本発明による基板（ｂ）について、基板内の深さの関数として電気抵抗率の変動を示すグラフである。 本発明によるＨＲ−ＳＯＩ基板の図である。 本発明によるＨＲ−ＳＯＩ基板を製造する方法におけるステップの線図である。 本発明によるＨＲ−ＳＯＩ基板を製造する方法におけるステップの線図である。 本発明によるＨＲ−ＳＯＩ基板を製造する方法におけるステップの線図である。 本発明によるＨＲ−ＳＯＩ基板を製造する方法におけるステップの線図である。 透過電子顕微鏡で撮られた従来技術によるＨＲ−ＳＯＩ基板（ａ）および本発明によるＨＲ−ＳＯＩ基板（ｂ）の多結晶シリコン層の写真である。 多結晶シリコン層の下に位置する誘電体層がシリコン酸化物層である本発明による基板について（ｂ）、および同様の、しかし酸化物層ではなくシリコン窒化物層を有する基板について（ｃ）、基板内の深さの関数として電気抵抗率の変動を示すグラフである。 透過電子顕微鏡で撮られた、誘電体層がシリコン窒化物層である本発明によるＨＲ−ＳＯＩ基板の多結晶シリコン層の写真である。
図３は、本発明による半導体オンインシュレータＨＲ−ＳＯＩタイプの基板の一例を示す。
様々な層の厚さは、図をより容易に理解可能なものにするために、すべてが同じ縮尺に比例して示されているとは限らないことに留意されたい。
この基板は、高抵抗率シリコン基板１と、それに連続的に続くシリコン酸化物など誘電材料の層５と、多結晶シリコン層４とを備える（図４Ｂに示されているもののような）ベース基板から得られる。
このベース基板内の誘電材料層５の厚さは、０．５ｎｍと１０ｎｍの間、好ましくは３ｎｍと５ｎｍの間である。
以下の詳細な説明は、好ましい誘電材料として概してシリコン酸化物（ＳｉＯ２）に言及し、したがって層５は「酸化物層」と称される。
しかし、本発明は、この材料に限定されず、シリコン窒化物または低い誘電率（低ｋ）を有する任意の誘電体など、任意の他のタイプの誘電材料を使用して実施することができる。
以下、このベース基板を製造するための方法について詳細に述べる。
半導体オンインシュレータタイプの基板（ＨＲ−ＳｅＯＩ）は、任意の適切な方法を使用してこのベース基板から製造される。
図３を参照すると、このＨＲ−ＳｅＯＩ基板は、高抵抗率シリコン基板１と、それに連続的に続く（ベース基板の）多結晶シリコン層４と、ＢＯＸとも呼ばれる誘電材料層２と、半導体材料、たとえば（ＳＯＩ基板の場合には）シリコンの層３とを備える。
また、前記ＳＯＩ基板は、高抵抗率基板１と多結晶シリコン層４の間に酸化物層５を含むが、この酸化物層の厚さは、ベース基板内の層５の厚さより薄い。
後でわかるように、ベース基板内の酸化物層５の厚さは、ＳＯＩの形成中に、適用される熱処理により減少する。
この酸化物層５は、その化学量論比（ＳｉＯ２）、およびより高いその密度により、自然酸化物層とは異なる。
これに関して、自然酸化物層は、再結晶化を著しく遅らせるほど十分厚いものでも、十分良好な質のものでもないことに留意されたい。
それとは反対に、たとえば急速熱酸化（ＲＴＯ）、ドライ熱酸化、または低温酸素プラズマ処理によって形成される酸化物層は、ＳｉＯ２に近い化学量論比を有する。
そのより大きい密度により、そのような酸化物層は、熱処理に耐え、再結晶化を防止する、または少なくとも実質的に遅らせるのに十分強いものである。
所与の厚さ（これは、使用されるプロセス、熱処理、および酸化物内で達する応力のレベルによって決まる）を超えると、この酸化物は、完全に安定になり、破れることも消滅することもない。
多結晶シリコン層の再結晶化を防止する、または少なくとも遅らせるのに好適なシリコン酸化物層は、ＦＴＩＲ−ＡＴＲ法（フーリエ変換赤外分光法−減衰全反射の略称）によって測定された吸光度ピークを、波数１２２０ｃｍ−１超、好ましくは１２３０ｃｍ−１超、さらに好ましくは１２４０ｃｍ−１超に有する。
たとえば、熱シリコン酸化物については、吸光度ピークは、約１２４５ｃｍ−１の波数に対応する。
対照的に、自然シリコン酸化物については、吸光度ピークは、約１２１０ｃｍ−１の波数に対応する。
ＦＴＩＲ−ＡＴＲ法に関するさらなる詳細については、非特許文献６を参照することができる。
基板１は、高抵抗率シリコン基板である。
この説明では、「高抵抗率」は、５００Ω・ｃｍ超、好ましくは１０００Ω・ｃｍ超、さらに好ましくは３０００Ω・ｃｍ超の有効電気抵抗率を意味し、有効電気抵抗率は、等価電気回路における同質の抵抗性要素の抵抗率である。
層４は、多結晶構造であり、換言すれば、異なる結晶方位と、おそらくはアモルファスゾーンとを有する異なる領域で構成される。
層４がアモルファスゾーンを含むとき、これらのゾーンは、後で基板に対して加えられる熱処理中に結晶化する。
層４は、後の熱処理中に多結晶になるアモルファスシリコンの形態で堆積させることができる。
層４は、ＭＯＣＶＤ（有機金属化学気相堆積）によって生成されることが有利である。
層４は、好ましくは非常に低いドーピングエージェントの濃度を有し、換言すれば、その濃度は、１０１６ｃｍ−３以下、好ましくは１０１４ｃｍ−３以下、さらに好ましくは１０１２ｃｍ−３未満である。
非特許文献１ないし４には、多結晶シリコンの粒界に存在する欠陥が、そのようなＳＯＩ基板上に形成される無線周波数デバイスの性能を著しく改善することになることが示されている。
層３は、必要とされるデバイスを作製することができる任意の半導体材料製の層である。
この層３は、好ましくは単結晶シリコン層であるが、ゲルマニウムもしくはＳｉＧｅ、またはＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族合金などで構成されてもよい。
これは、その中またはその上にデバイスが製造される層であるため、有用層と言われる。
基板１とＳＯＩ多結晶シリコン層４の間の二酸化ケイ素層５は、典型的には、厚さ２ｎｍ未満である。
したがって、層５は、自由キャリアにとって透過性となるほど十分薄く、その結果、多結晶シリコン層４が、下にある基板１内で循環するキャリアをトラップすることからなるその役割を実施するのを妨げない。
層５は必ずしも連続的なものではないことに留意されたい。すなわち、ＳＯＩ、およびＳＯＩ内またはＳＯＩ上に形成されるデバイスの製造中に適用される熱処理中に加えられる高い機械的応力の作用下で破壊されている可能性がある。
次に、図４Ａから図４Ｄを参照して、ＨＲ−ＳＯＩ基板を製造するための方法について述べる。
図４Ａ、４Ｂは、ベース基板１、５、４を形成する際のステップを示す。
図４Ａに示されているように、たとえばＳｉＯ２製の誘電体層５が高抵抗率基板１上に形成される。
この酸化物層の厚さは、後の熱処理中に減少することになる。
層５は、ＳＯＩまたは最終的な無線周波数デバイスが作製された後、層５の残りの厚さがゼロであるか十分に薄なり、その結果、基板１から多結晶シリコン層４へのキャリアの通過に対する障害物として働かないように形成される（すなわち、約２ｎｍ以下）。
しかし、層５の初期厚さは、多結晶シリコン層４が、ＳＯＩまたは最終的な無線周波数デバイスを作製するために適用される熱処理中に再結晶化するのを防止する、または少なくともこの再結晶化をしっかりと遅らせるのに十分なものでなければならない。
これらの制約を考えると、賢明な選択は、０．５ｎｍと１０ｎｍの間、好ましくは３ｎｍと５ｎｍの間の厚さを有する誘電体層５を形成することからなり、厚さの選択は、最終的なデバイスが達成されるまでにベース基板に適用されることになるサーマルバジェット（温度、持続時間）に応じて行われる。
したがって、半導体オンインシュレータ基板の形成中、および次いで有用層内または有用層上に無線周波数デバイスを作製するとき適用される典型的なサーマルバジェットである１１００℃で数時間の後続の熱処理中に、３．５ｎｍの厚さのＳｉＯ２が多結晶シリコンの再結晶化を防止することが確認されている。
また、層５は、トラップ機能を実施し、基板１の表面上にその形成中に存在する望ましくないドーピングエージェントをトラップする。
図４Ｂを参照すると、多結晶またはアモルファスシリコン層４が層５上に成長させられる。
当業者は、そのような層を多結晶またはアモルファス形態で堆積するために使用することができる技法に精通している。
層４の厚さは、１００ｎｍと１００００ｎｍの間、好ましくは３００ｎｍと３０００ｎｍの間である。
したがって、このようにして得られた基板は、以下で述べるステップを使用して半導体オンインシュレータタイプの基板を作製する方法を実施するためのベース基板を形成する。
図４Ｃを参照すると、最終的にＢＯＸの全部または一部を形成することになる誘電材料層２が、ベース基板の層４上に形成される。
特定の一実施形態によれば、前記層２は、単独でＢＯＸを形成する。
あるいは（図示せず）、誘電材料層を、ベース基板の層４上、また、薄い層３を転写するためにベース基板に接合されることになるドナー基板面上にも形成することができ、前記誘電体層の厚さの和は、ＢＯＸ２の必要とされる厚さに等しい。
別の変形形態（図示せず）によれば、ＢＯＸを形成することになる層は、ベース基板に接合されることになるドナー基板面上に完全に形成される。
層２に使用される材料は、シリコン酸化物、または特に有利には低Ｋ誘電材料である。
図４Ｄを参照すると、有用層３になる層を備えるドナー基板３０が、このようにして形成された構造体上に接合される。
当業者なら、すべての既知の技法の中から適切な技法を選択することが可能であろう。
たとえば、本明細書に示されているように、接合前にドナー基板３０内に層３の境界を定める弱化ゾーン３１を形成することを含む、Ｓｍａｒｔ Ｃｕｔ（登録商標）タイプのプロセスを使用することができる。
次いで、層３がドナー基板３０から分離される。
弱化ゾーンが作成された後で、このゾーンに沿って割ることは、機械的および／または熱的および／または化学的な力を加えることによって開始することができる。
あるいは、ドナー基板３０は、「接合およびエッチバックによるシリコンオンインシュレータ（Ｂｏｎｄｅｄ ａｎｄ Ｅｔｃｈｅｄ−Ｂａｃｋ Ｓｉｌｉｃｏｎ−Ｏｎ−ｌｎｓｕｌａｔｏｒ）」（ＢＥＳＯＩ）法により裏から薄化することができる。
任意選択の研磨／平坦化ステップの後で、図３に示されている基板が達成される。
次いで、このＳＯＩの層３内またはその上に、当業者に知られている任意の方法によって、無線周波数デバイスを形成することができる。
このデバイスを作製するためのプロセスは高温熱処理をも含むので、多結晶シリコン層４の下に位置する酸化物層５の厚さはさらに低減され、またはこの層をおそらくは、なくすることができる。
しかし、このプロセスを通して、酸化物層５は、多結晶シリコンの再結晶化を防止し、またはしっかりと遅らせ、したがって、多結晶構造、したがって層４の高抵抗率を保つことになる。
酸化物層５が十分薄い場合（典型的には０．８ｎｍ未満）、熱処理後になくなっている可能性がある。
酸化物層５がより厚い場合、層をなくすることなしに、その厚さが数オングストロームだけ低減される。
しかし、基板に適用される熱処理は、層を破壊し不連続にする傾向がある非常に強い機械的応力を、層５内に生成する。
さらに、酸化物の溶解が粒界で発生すると考えられ、これは、多結晶シリコン層４内の酸素濃度がこの層内の酸素の溶解度より低いことによって可能にされる。
さらに、酸化物の残りの厚さが多結晶シリコン層４の下に依然としてある場合でさえ、酸化物層を絶縁性にしないほど十分薄いものである。
したがって、この考えられる残留酸化物層にもかかわらず、多結晶シリコン層４は、特に基板１が不連続である場合、基板１内で循環する自由キャリアをトラップすることが可能である。
図２におけるグラフ内の曲線（ｂ）（実線）は、図４Ｂの基板の電気抵抗率ρの変動を、１１００℃で６時間の間、熱処理した後の深さｄの関数として示し、ＨＲ−ＳＯＩ基板の生産に関するサーマルバジェットをシミュレーションする。
したがって、上述のように、横軸ｄ＝０は、多結晶シリコン層の上部表面、換言すればＢＯＸ２と多結晶シリコン層４の間の界面に対応する。
酸化物層５の厚さは、このグラフ上では例示のために誇張されており、この厚さは、実際には、数ナノメートル程度のものである。
曲線（ｂ）でわかるように、多結晶シリコン層の抵抗率は、ＢＯＸとの界面から始まってほぼ一定のままであり、一方、従来技術による基板内の多結晶シリコンにおいて観察される最大抵抗率より大きい（下にある酸化物層５の付近で観察された切欠き状の増大は、ＳＲＰ測定のアーチファクトである）。
この抵抗率は、酸化物層５と基板１の間の界面で突然降下するが、基板１との界面で、従来技術による基板で得られる値よりはるかに大きい最小値に達する。
ＨＲシリコンの基板１で観察された最小抵抗率は、８０Ω・ｃｍ程度のものであり、これは従来技術の場合より約２桁大きい。
層４における抵抗率が依然として高いということは、従来技術の場合とは異なり、多結晶シリコンが上述の熱処理中に再結晶化しなかったということによる。
多結晶構造のこの保存は、図５における写真（ｂ）で見ることができ、この写真は、透過電子顕微鏡で撮られた、図３における基板の層４と層５と基板１との間の界面の画像を表す。
この結果は、本質的に、そのアモルファス構造により多結晶シリコンの再結晶化を防止した酸化物層５の存在による。
さらに、ＨＲシリコン基板において得られた最小抵抗率値が従来技術による基板で得られたものより著しく大きいということは、基板１の表面上に存在した汚染物質の少なくとも一部を酸化物層５がトラップしたということによって説明することができる。
シリコン酸化物のこの特定の作用は、図６におけるグラフで実証されており、図６は、本発明によるベース基板、換言すれば、ＨＲシリコン基板１と、それに連続的に続くＳｉＯ２層５と、多結晶シリコン層４とを備えるものにおける抵抗率の変動（実線の曲線（ｂ））、および以前の基板と同様であるが、ＳｉＯ２層５が別の誘電材料の層、ここではシリコン窒化物によって置き換えられた基板における抵抗率の変動（破線の曲線（ｃ））を示す。
横軸の原点（ｄ＝０）は、多結晶シリコン層４の上部表面に対応する。
１１００℃での熱処理がこれらの２つ基板に対して６時間の間適用されており、これらの基板は、サーマルバジェットの適用後、厚さ３．５ｎｍ程度の層５（それぞれＳｉＯ２およびＳｉ３Ｎ４製）を備える。
多結晶シリコンの抵抗率が、従来技術の場合とは異なり、依然として高いということによってわかるように、シリコン窒化物層５は、ＳｉＯ２層のように、再結晶化を阻止するように働いたことがわかる。
多結晶シリコン層の再結晶化がないことは、図７でも見ることができ、図７は、透過電子顕微鏡を使用して撮られた、図３における基板の層４と層５と基板１との間の界面の写真であり、シリコンの異なる結晶粒を層５内に見ることができる。
本明細書に提示されている例におけるシリコン窒化物層は、界面の付近でＨＲシリコン基板１の抵抗率に対して（従来技術に比べて）特に効果がないが、これは、シリコン窒化物層の堆積前に、基板１の表面の汚染すべてをなくすることによって是正することができる。
本発明の例示的な実施形態
第１のステップは、高抵抗率シリコン基板の特別な洗浄を適用することからなる。
この洗浄の目的は、基板表面でドーピングエージェント（主にホウ素原子およびリン原子）の量を最小限に抑えることである。
適切な洗浄方法は、たとえば、０．２％に希釈したフッ化水素酸（ＨＦ）で洗浄し、化学酸化物を除去することと、それに連続的に続くオゾン、次いで塩酸（ＨＣｌ）で洗浄し、酸化物の薄い層（換言すれば、約０．７ｎｍから０．８ｎｍの厚さを有する）を形成することを含む。このサイクルを２回繰り返し、望ましくない汚染物質が位置するシリコン表面の消耗を増すことができる。
次のステップは、高抵抗率シリコン基板の表面上に酸化物の薄い層（約０．５ｎｍから１０ｎｍ）を形成することである。
適合された技法は、当業者には「急速熱酸化」（ＲＴＯ）として知られる標準的な熱酸化処理、ドライ熱酸化、または低温酸素プラズマ処理を含む。
表面上に望ましくないドーピングエージェントが凝縮するのを防止するために、クリーンルーム内で周囲空気に基板をさらす時間を制限することが重要である。
未ドープの多結晶シリコンの層を、先に形成された薄い酸化物層上で成長させることができる。
これは、従来の低圧化学気相堆積（ＬＰＣＶＤ）または金属酸化物化学気相堆積（ＭＯＣＶＤ）を使用して行うことができる。
たとえば、多結晶シリコン層の厚さは、約１μｍであり、可能な最低の濃度、換言すれば１０１４ｃｍ−３程度以下、好ましくは１０１２ｃｍ−３未満のドーピングエージェントを有する。
任意選択で、このようにして得られた構造体の表面を、有用層になる薄いシリコン層を備えるドナー基板と接合するために準備するために、酸化物堆積もしくは酸化ステップ、または熱処理もしくは平坦化ステップを実施することができる。
次いで、当業者に知られている任意の方法を使用して、ＳｅＯＩ基板が作製され、先に形成された構造体は、受容基板またはベース基板を形成することになる。Ｓｍａｒｔ Ｃｕｔ（登録商標）法が使用されることが有利である。
言うまでもなく、上記で与えられた例は、特定の例示にすぎず、決して本発明の範囲を限定するものではない。

Claims (10)

  1. 無線周波数応用分野向けの半導体オンインシュレータタイプの基板を製造するための方法であって、
    （ａ）５００Ω・ｃｍより大きい電気抵抗率を有するシリコン基板を用意するステップと、
    （ｂ）前記シリコン基板上に多結晶シリコン層を形成するステップと、
    ステップａ）とステップｂ）の間に、自然酸化物層とは異なる誘電材料層を、前記基板（１）上に形成するステップを含み、
    （ｃ）前記シリコン基板と、前記誘電材料層と、および前記多結晶シリコン層とを熱処理にかけるステップであって、前記誘電材料層は、熱処理中に該誘電材料層の少なくとも一部が溶解するように、熱処理前に０．５ｎｍと１０ｎｍとの間からなる所定のおよび十分な厚さを有し、および前記多結晶シリコン層の電気抵抗率が少なくとも前記シリコン基板の電気抵抗率に等しい、該ステップと
    を具えたことを特徴とする方法。
  2. ステップ（ｂ）の後に、
    （ｂ１）前記多結晶シリコン層上、および／またはドナー基板の半導体材料層上に、誘電材料層を形成するステップと、
    （ｂ２）ステップ（ｂ１）で得られた前記基板を前記ドナー基板上に接合するステップであって、ステップ（ｂ１）で形成された前記誘電体層が界面にある、ステップと、
    （ｂ３）前記ドナー基板から前記半導体材料層を分離するステップと
    を順次具えたことを特徴とする請求項１記載の方法。
  3. 前記多結晶シリコン層内のドーピングエージェントの濃度は、１０１６ｃｍ−３ 以下、好ましくは１０１４ｃｍ−３以下であることを特徴とする請求項１または２記載の方法。
  4. 前記多結晶シリコン層は、厚さ１００ｎｍと１００００ｎｍとの間、好ましくは３００ｎｍと３０００ｎｍの間であることを特徴とする請求項１ないし３のうちの１つに記載の方法。
  5. 前記基板と前記多結晶シリコン層との間に形成される層の誘電材料は、シリコン酸化物であることを特徴とする請求項１ないし４のうちの１つに記載の方法。
  6. 半導体オンインシュレータタイプの基板を形成するためのベース基板であって、５００Ω・ｃｍより大きい電気抵抗率を有するシリコン基板と、多結晶シリコン層とを具えたベース基板において、
    前記シリコン基板と前記多結晶シリコン層との間に、厚さ０．５ｎｍと１０ｎｍの間の、自然酸化物層とは異なる誘電材料層を具え、
    および前記多結晶シリコン層の電気抵抗率が少なくとも前記シリコン基板の電気抵抗率に等しいことを特徴とするベース基板。
  7. 無線周波数応用分野向けの半導体オンインシュレータタイプの基板であって、５００Ω・ｃｍより大きい電気抵抗率を有するシリコン基板と、それに連続的に続く多結晶シリコン層と、誘電材料層と、単結晶半導体材料層とを具えた基板において、
    前記シリコン基板と前記多結晶シリコン層との間に、２ｎｍ以下の厚さを有する、自然酸化物層とは異なる誘電材料層を具え、および前記多結晶シリコン層の電気抵抗率が少なくとも前記シリコン基板の電気抵抗率に等しいことを特徴とする基板。
  8. 前記多結晶シリコン層内のドーピングエージェントの濃度は、１０１６ｃｍ−３ 以下、好ましくは１０１４ｃｍ−３以下であることを特徴とする請求項７記載の基板。
  9. 前記多結晶シリコン層の厚さは、１００ｎｍと１００００ｎｍの間、好ましくは３００ｎｍと３０００ｎｍの間であることを特徴とする請求項７または８記載の基板。
  10. 請求項７ないし９のうちの１つに記載の半導体オンインシュレータタイプの基板内の半導体材料の層内またはその上に形成された構成部品を具えたことを特徴とする無線周波数デバイス。
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