CN103168342A - 用于射频或电力应用的电子器件和制造这种器件的工艺 - Google Patents

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Abstract

本发明涉及一种用于射频或电力应用的电子器件，该电子器件包括：位于支承基板上用于支承电子元件的半导体层，其中，所述支承基板（1）包括热导率为至少30W/m K的底层（12）和厚度为至少5μm的表面层（13、14），所述表面层（13、14）具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。本发明还涉及用于制造这种器件的两种工艺。

Description

用于射频或电力应用的电子器件和制造这种器件的工艺
技术领域
本发明涉及一种用于射频或电力应用的电子器件和制造这种器件的工艺，该电子器件包括位于支承基板上的支承电子元件的半导体层。
背景技术
生产微电子器件（尤其是用于射频或电力领域的应用）需要在具有高电阻率和良好热导率的支承基板上放置多个元件。
实际上，高电阻率可以限制晶体管之间的高频相互作用（导致寄生效应的基板中的场线穿透（field line penetration））。
良好的热导率是必需的，以排出因高频或高电力器件操作而生成的热。
根据已知解决方案，这些器件可以在SOI（术语“绝缘体上硅”的首字母缩写词）型基板上生成，其中，硅支承基板（或其一部分）是高电阻的。
这样，文献US2009/321873描述了这样的结构，该结构连续地包括硅支承基板、高电阻率硅层、硅氧化物层以及其中形成有元件的薄硅层。
文献US2007/032040描述了这样的SOI基板，该SOI基板包括电阻率大于3000Ohm.cm的硅支承基板、硅氧化物层以及其中形成有元件的薄硅层。
然而，这些基板涉及特别是因存在相对较厚的硅氧化物（Si02）层（它是较差的热导体）而造成的较低热导率的缺陷。
这种SOI基板的热导率因氧化物厚度超出大约50nm而可能受该硅氧化物的1至2W/m K量级的热导率的限制，不足以进行希望的应用。
根据另一种已知方案，这些元件可以在第一基板（例如，硅基板）上生成，并且在生成其之后，可以将所述元件转移到由蓝宝石制成的最终支承基板上，蓝宝石是电阻率为1014Ohm.cm量级的材料。
这种方法例如在文献US6944375中提出。
然而，蓝宝石具有30至40W/m K的热导率，被视为具有用于针对所希望应用的改进的范围。
将氧化物层插入支承这些元件的层与蓝宝石基板之间，以易于接合。
然而，如上说明的，该氧化物层会形成防止热在蓝宝石基板内消散的热障。
而且，蓝宝石基板相对昂贵，特别是对于直径大于150mm的蓝宝石来说。
由此，本发明的一个目的是提供一种射频或电力应用所用器件的支承基板。
更具体地说，这种支承基板可以同时具有高电阻率（即，大于3000Ohm.cm）和至少和硅的热导率一样好的热导率（优选地大于30W/m K），而比蓝宝石更廉价。
这种基板应当适于制造来形成大的晶片，即，典型地直径大于150mm的晶片。
这种支承基板还应当适于所述器件的器件工艺，并且特别具有根据所限定工艺的所需热特性（具体来说，就热膨胀系数和耐温性来说）。
发明内容
本发明涉及一种用于射频或电力应用的电子器件，该电子器件包括：位于支承基板上用于支承电子元件的半导体层，其特征在于，所述支承基板包括具有至少30W/m K的热导率的底层和具有至少5μm的厚度的表面层，所述表面层具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。
所述表面层位于所述底层与所述半导体层之间。
根据本发明一实施方式，所述支承基板是双层结构，该双层结构包括处于硅基基板上的表面层，该表面层由具有大于5μm的厚度的ALN、铝或非晶类金刚石碳制成。
根据本发明一实施方式，所述支承基板是硅基板，该硅基板包括具有大于5μm的厚度的多孔表面区。
根据本发明一实施方式，所述支承基板是铝基板，该铝基板包装有具有大于5μm的厚度的ALN或铝涂层。
根据本发明一实施方式，所述支承基板是硅基板，该硅基板包括以大于1015at/cm3的浓度掺杂有金的表面区，该表面区具有大于5μm的厚度。
支承所述元件的所述层优选地由硅、锗或III-V族合金制成。
可选的是，在所述支承基板与支承所述元件的所述层之间插入了具有小于50nm的厚度的硅氧化物层。
另选的是，可以在所述支承基板与支承所述元件的所述层之间插入由ALN、铝、非晶类金刚石碳或高电阻率多晶硅制成的层。
所述器件可以是具有大于等于150mm的直径的晶片。
另选的是，所述器件可以是芯片。
本发明另一目的是，提供一种用于制造用于射频或电力应用的器件的工艺，该器件包括在支承基板上支承电子元件的层，所述工艺包括以下连续步骤：
（a）在所述支承基板上形成包括半导体层的结构，
（b）在所述半导体层中制造所述元件，
其特征在于，在步骤（a）中使用了支承基板，该支承基板包括具有至少30W/m K的热导率的底层和具有至少5μm的厚度的表面层，所述表面层具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。
根据一实施方式，所述支承基板是双层结构，该双层结构包括处于硅基基板上的厚度大于5μm的层，该层由具有的ALN、铝或非晶类金刚石碳制成。
根据另一实施方式，所述支承基板是硅基板，该硅基板包括具有大于5μm的厚度的多孔表面区。
本发明另一目的是，提供一种用于制造用于射频或电力应用的器件的工艺，该器件包括位于支承基板上用于支承电子元件的层，所述工艺包括以下连续步骤：
（a）在供体基板的半导体层中制造所述元件，
（b）将支承所述元件的半导体层接合在中间基板上，
（c）去除所述供体基板的剩余部分，以将支承所述元件的所述层转移到所述中间层上，
（d）将支承所述元件的所述层接合在所述支承基板上，
（e）去除所述中间基板，
其特征在于，在步骤（d）中使用了支承基板，该支承基板包括具有至少30W/m K的热导率的底层和具有至少5μm的厚度的表面层，所述表面层具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。
根据一实施方式，所述支承基板是双层结构，该双层结构包括处于硅基基板上的厚度大于5μm的层，该层由ALN、铝或非晶类金刚石碳制成。
根据一实施方式，所述支承基板是硅基板，该硅基板包括具有大于5μm的厚度的多孔表面区。
根据另一实施方式，所述支承基板是铝基板，该铝基板被包围有厚度大于5μm的ALN或铝涂层。
根据另一实施方式，所述支承基板是硅基板，该硅基板包括以大于1015at/cm3的浓度掺杂有金的表面区，该表面区具有大于5μm的厚度。
特别优选的是，所述供体基板连续包括第一基板、具有小于50nm的厚度的硅氧化物层以及所述半导体层，并且在步骤（c）期间，所述硅氧化物层被留在支承所述元件的所述层上。
附图说明
参照附图，根据下面的详细描述，本发明的进一步特征和优点将显现，其中：
-图1A至1E示意性地例示了根据本发明的用于制造器件的第一工艺的主要步骤，
-图2是根据本发明的器件的实施方式的示意图，
-图3是根据本发明的器件的另一实施方式的示意图，
-图4A至4F示意性地例示了根据本发明的用于制造器件的第二工艺的主要步骤。需要指出的是，为便于例示所述器件，不必遵守各种层厚度的比率。
具体实施方式
所述器件根据下面分别参照图1A至1E和4A至4F描述的两个主要工艺来制造。
第一工艺：在支承基板上的半导体层中制造元件
第一工艺通常包括：首先制造包括支承基板和用于容纳元件的薄半导体层的结构，和在所述半导体层中制造这些元件。
用于制造元件的技术涉及高温，即，典型地高于1000°C的高温。
因此，这意味着该支承基板需要能够经得住这种温度。
而且，该支承基板应当在所讨论温度下具有差不多与支承元件的半导体层材料的量级一样的热膨胀系数，以防止在该结构制造过程中在其中产生应力。
这样，针对支承由硅制成的元件的半导体层，和用于制造该结构的工艺需要暴露在800°C下，该支承基板的热膨胀系数处于1与5x10-6K-1之间。
参照图1A，提供了从下面详细描述的多个基板中选择的支承基板1。
参照图1B，提供了包括半导体层2的供体基板20。
半导体层2的厚度典型地处于10nm与10μm之间。
半导体层2优选地包括硅、锗，或一种或多种III族元素的氮化物（例如，氮化镓），或者诸如InP或AsGa的III-V族合金。
层2可以是供体基板的一体部分，特别是对于体基板的情况来说。
在另选实施方式中，层2可以通过外延附生（基板22的材料这种情况下适于层2的材料的外延生长）或接合到基板22上而形成在基板22上。
参照图1C，将半导体层2接合在支承基板1上。
可选的是，可以在所述半导体层2上形成一个层（这里未例示），以易于接合。
该接合层可以由具有与希望应用相兼容的电特性和/或热特性并且能够接合的材料制成：例如，假设其厚度不超出50nm，其可以包括铝、ALN、高电阻率多晶硅，或硅氧化物。
参照图1D，去除供体基板20的一部分22，以使仅保留支承基板1上的半导体层2。
这种转移典型地可以通过Smart-CutTM工艺来执行，由此，如图1B所示，供体基板20将先前经历了按与层2的厚度相对应的深度植入的原子种转移，以形成脆化区21。在接合之后，考虑到供体基板与该结构其余物的分离，向脆化区施加热和/或机械应力就能够分裂供体基板。
另选的是，可以通过经由其背面作薄（thinning）来去除供体基板，作薄是通过化学和/或物理蚀刻来获得的。
参照图1E，通过本领域技术人员已知的任何技术，在半导体层2中形成多个元件。
下面，参照图2和3，对适于实现这种工艺并且具有良好电阻率和良好热导率的支承基板进行描述。
支承基板1有利地包括：构成对电子器件的机械支承的底层，和被选择以同时具有高热导率和高电阻率的表面层。
就“表面”来说，意指该层位于底层的、最靠近半导体层2的一侧。
然而，在一些实施方式中，根据形成表面层的方法，底层可以被表面层包裹。另选的是，该表面层可以淀积在底层的两侧。
表面层的厚度为至少5μm。
表面层具有高热导率和高电阻率。
优选的是，表面层的热导率至少为30W/m K，而电阻率至少为3000Ohm.cm。
底层的厚度被选择为可以向电子器件提供足够的刚度。
底层优选地具有高热导率（即，至少30W/m K），以允许通过整个支承基板散热。
然而，因为底层距半导体层相对较远（被至少5μm厚的表面层分隔开），所以不需要呈现任何特定的电阻率。
具体来说，底层的电阻率可以小于表面层的电阻率。
在这方面，底层可以由这样的材料制成，即，该材料可以有较大直径，并且比蓝宝石便宜，同时表现出高热导率。
由此，通过分解热导率和电阻率的需求，可以将支承基板限定成，在最靠近元件的5μm厚层中表现出高电阻率，并表现出高热导率。
因此，可以独立地选择提供电阻率的层和提供热导率的层。
下面，对支承基板的几个实施方式进行描述。
双层支承基板
就“双层”来说，在本文本中意指，该支承基板包括具有不同热导率和电阻率的至少两个层。
所述至少两个层可以由不同材料制成。
参照图2，支承基板1包括涂敷有表面层13的底基板12，该底基板12由具有高热导率的第一材料制成，而该表面层13由也具有高热导率而且最重要的具有高电阻率的第二材料制成。
第二材料优选地还具有针对薄层2的半导体材料的良好粘附性。
如果没有这一点，则可以将上述接合层设置在其表面上。
该基板1通过在由第一材料制成的基板12上淀积由第二材料制成的厚层13（即，典型地厚度大于10μm，而且无论如何都大于5μm）来制造。
根据一个优选实施方式，第一材料是硅，而第二材料是ALN或非晶类金刚石碳（还被称为DLC）。
用于淀积这些材料的技术是本领域技术人员已知的。
ALN淀积可以包括化学汽相淀积（CVD），并且具体为高温化学汽相淀积（HTCVD）工艺。
适于ALN淀积的另一工艺是脉冲DC溅射。
针对非晶类金刚石碳淀积，下面的技术可能被提到：等离子体增强化学汽相淀积（PECVD）、过滤阴极真空电弧（FCVA）技术、脉冲激光淀积（PLD）。
可选的是，考虑到将层2接合在基板1的厚层13上，可以在层2上形成精细硅氧化物层3。
如在先前情况中提到的，该氧化物层的厚度小于50nm。
表面区经过修改的支承基板
根据本发明的用于获得支承基板的另选实施方式包括向体基板应用表面处理，以从热导率和/或电阻率方面获得具有基板增强特性的表面区。
在这方面，底层和表面层可以由相同材料制成，但表面层的材料在结构上和/或化学上和/或物理上进行了修改，以使所述层的电阻率和/或热导率不同于底层的电阻率和/或热导率。
更具体地说，体硅基板的表面可以被多孔化处理，以在该表面上形成厚的多孔表面层，即，厚度大约5μm量级。
该多孔表面层例如是通过HF型电解液中的电化学反应而形成的。
在多孔化区中获得高电阻率与该区域的形态相关联。
因此，可以确保形成该基板的具有非常高的电阻率的表面区。
图3例示了包括处于这种支承基板1上的具有元件的层2＇，其中，基板1的位于层2＇下的区域14具有非常高的电阻率。
而且，因为该基板由硅制成，所以对于希望应用来说，其具有令人满意的热导率。
第二工艺：将支承元件的层转移到支承基板上
第二工艺通常包括：在被称为供体基板的基板的半导体层中制造多个元件，和执行双重转移（double transfer），以将包括这些元件的层转移到最终支承基板上。
如图4A所示，提供包括半导体层2的供体基板20。
该半导体层2的厚度典型地处于10nm与10μm之间。
半导体层2优选地包括硅、锗，或一种或多种III族元素的氮化物（例如，氮化镓），或者诸如InP或AsGa的III-V族合金。
层2可以是供体基板的一体部分，特别是对于体基板的情况来说。
在另选实施方式中，层2可以通过外延附生（基板22的材料这种情况下适于层2的材料的外延生长）或接合到基板22上而形成在基板22上，以形成供体基板20。
该供体基板的材料适于经得住用于制造这些元件的高温。
还应当向整体提供足够的刚度，以供在该工艺的各个步骤期间处理。
根据本发明的一个优选实施方式，供体基板是绝缘体上半导体（SOI）型基板，即，连续地包括充当机械基板的第一基板22、可以作为具有小于50nm厚度的硅氧化物层或由ALN、铝或高电阻率多晶硅制成的层的嵌入层23，以及要在其中制造所述多个元件的层2。
图4A至4F中例示了该实施方式。
参照图4B，利用本领域技术人员已知的工艺在半导体层2中和/或其上制造所需元件。
参照图4C，将包括元件的半导体层2'接合到中间基板4上。
在这种情况下，半导体层2＇的元件被发现处于相对于制造它们的构造的倒转位置中。
参照图4D，将供体基板22的其余部分去除，仅在钝化层4上留下支承涂敷有层23的所述元件的层2＇。
该供体基板去除步骤通常是通过机械蚀刻然后化学蚀刻来执行，在该步骤中，层23充当针对蚀刻剂的屏障层，并且可以保护层2＇。
参照图4E，将先前步骤中获得的结构接合到作为该器件的最终支承基板的支承基板1上，层23位于接触面（interface）处。
所述支承基板1是根据本发明的基板，即，同时具有高电阻率（至少在5μm厚表面层中）和高热导率。
假设供体基板接合和薄化处理在比制造这些元件更低的温度下执行，则向支承基板施加的热应力低于第一工艺。
这样，支承基板应当经得住400到600°C之间的温度，并且其热膨胀系数的影响也低于第一工艺的情况。
下面，对适于执行该工艺的支承基板进行描述。
自然地，因为所施加的热应力较低，所以被设计用于执行第一工艺的支承基板也适于在第二工艺中使用。
在这个接合步骤中，层23充当接合层，以易于将层2＇接合在支承基板1上。
参照图4F，去除中间基板4，仅在支承基板1上留下再次被嵌入的层23，和包括所述元件的半导体层2＇。
由此，将所述元件恢复至它们被制造的构造。
该去除步骤可以利用本领域技术人员已知的任何技术来实现。
例如，供体基板可以经由其背面而作薄，包括通过化学和/或物理蚀刻（抛光）进行材料去除。
为实现支承所述元件的层的这种转移工艺，可以参考描述其实现例的文献US6911375。
应注意到，如果层23是硅氧化物层，则其足够薄，从而不在器件中形成热障。
下面，对适于供在该工艺中使用的、同时具有高电阻率和高热导率的多个支承基板进行描述。
表面区经过修改的支承基板
图3中例示的另一实施方式包括使用经过表面处理的体基板，从热导率和/或电阻率的方面获得具有基板增强特性的表面层。
在这方面，具有多孔表面层的硅支承基板适于实现该第二工艺。
根据一个另选例，铝基板被阳极化（anodise）处理或氮化处理。
阳极化处理导致围绕基板形成了高达几十μm厚的铝涂层14。
而且，形成的层越厚，其孔隙度就越高。
铝基板的氮化处理导致围绕基板形成了ALN涂层14。
获得这种ALN层的另一方式包括对涂敷基板的铝层执行碳缩减（carboreduction）。
该ALN层的厚度较大，即，典型地厚度大于5μm。
另一选项是，在硅基板的顶面上扩散相对明显厚（即，至少5μm，并且优选为几十μm）的金，以在该层中获得大于1015at/cm3的金浓度。
这种支承基板例如通过在硅基板的顶面上淀积金层，并且通过应用热处理使在硅基板的厚度中发生金原子扩散来获得。
确定热处理条件，特别是其持续时间，以使金仅在基板的表面层中在大约5μm的厚度上扩散，而非在其整个厚度上扩散。
D.M.Jordan等人的论文“Semi-insulating silicon for microwave devices”（Solid StatePhenomena Vols156-158(2010)pp101-106）公开了一种通过遍布基板扩散金来掺杂硅基板的工艺，但对于形成SOI型基板来说需要使用封装层。
所获得的器件
如通常在1E和4F中所示，由此获得了晶片，包括支承基板1上的支承所述元件的薄层2'，该支承基板同时具有高电阻率（至少在最靠近支承所述元件的半导体层的层上）和高热导率。
具体来说，所述晶片在其结构中不包括热障，因为在支承所述元件的层与支承基板之间设置的可选接合层由不充当热绝缘体的材料（例如，Al、ALN或高电阻率多晶硅）制成，或者由足够精细的硅氧化物制成（即，具有小于50nm的厚度），以使其热绝缘性质不削弱支承基板内的热消散。
图2和3例示了根据支承基板的性质的晶片的各种实施方式。
有利地，所述晶片的直径大于150mm，优选地大于200mm。
接着，可以将该晶片沿其厚度切割，以便分离出单个芯片，该切割技术是本领域技术人员已知的。
形成这些芯片还可以包括作薄支承基板。
实际上，所述基板具有相对明显的厚度（典型为1mm量级），以在实现该工艺的步骤期间表现足够的刚度，但这些芯片还利用更薄（典型为大约50μm或20μm）的支承基板起作用。
最后，应该明白的是，上面给出的实施例仅仅是具体例示例，其绝不是对涉及本发明的应用领域的限制。

Claims (20)

1.一种用于射频或电力应用的电子器件，该电子器件包括位于支承基板（1）上用于支承电子元件的半导体层（2＇），该电子器件的特征在于，所述支承基板（1）包括热导率为至少30W/m K的底层（12）和厚度为至少5μm的表面层（13、14），所述表面层具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。
2.根据权利要求1所述的电子器件，其特征在于，所述支承基板（1）是双层结构，该双层结构包括位于硅底基板（12）上的表面层（13），该表面层（13）由厚度大于5μm的AlN、铝或非晶类金刚石碳制成。
3.根据权利要求1所述的电子器件，其特征在于，所述支承基板（1）是硅基板，该硅基板包括厚度大于5μm的多孔表面区（14）。
4.根据权利要求1所述的电子器件，其特征在于，所述支承基板（1）是铝基板，该铝基板被包围了厚度大于5μm的AIN或铝涂层。
5.根据权利要求1所述的电子器件，其特征在于，所述支承基板（1）是硅基板，该硅基板包括以大于1015at/cm3的浓度掺杂有金的表面区，该表面区的厚度大于5μm。
6.根据权利要求1至5中的一项所述的电子器件，其特征在于，支承所述电子元件的所述半导体层（2＇）由硅、锗或III-V族合金制成。
7.根据权利要求1至6中任意一项所述的电子器件，其特征在于，在所述支承基板（1）与支承所述电子元件的所述半导体层（2＇）之间插入有厚度小于50nm的硅氧化物层。
8.根据权利要求1至6中任意一项所述的电子器件，其特征在于，在所述支承基板（1）与支承所述电子元件的所述半导体层（2＇）之间插入有由AlN、铝、非晶类金刚石碳或高电阻率多晶硅制成的层。
9.根据权利要求1至8中任意一项所述的电子器件，其特征在于，该电子器件是直径大于等于150mm的晶片。
10.根据权利要求1至8中任意一项所述的电子器件，其特征在于，该电子器件是芯片。
11.根据权利要求1至10中任意一项所述的电子器件，其特征在于，所述表面层位于所述底层与所述半导体层之间。
12.一种制造用于射频或电力应用的器件的工艺，该器件包括位于支承基板（1）上用于支承电子元件的层（2＇），所述工艺包括以下连续步骤：
a）在所述支承基板（1）上形成包括半导体层（2）的结构，
b）在所述半导体层（2）中制造所述电子元件，
所述工艺的特征在于，在步骤（a）中使用了支承基板（1），该支承基板（1）包括热导率为至少30W/m K的底层（12）和厚度为至少5μm的表面层（13、14），所述表面层具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。
13.根据权利要求12所述的工艺，其特征在于，所述支承基板（1）是双层结构，该双层结构包括位于硅底基板（12）上的厚度大于5μm的层（13），该层（13）由AlN、铝或非晶类金刚石碳制成。
14.根据权利要求12所述的工艺，其特征在于，所述支承基板是硅基板，该硅基板包括厚度大于5μm的多孔表面区。
15.一种制造用于射频或电力应用的器件的工艺，该器件包括位于支承基板（1）上用于支承电子元件的层（2＇），所述工艺包括以下连续步骤：
（a）在供体基板（20）的半导体层（2）中制造所述电子元件，
（b）将支承所述电子元件的半导体层（2＇）接合在中间基板（4）上，
（c）去除所述供体基板（20）的剩余部分（22），以将支承所述电子元件的所述层（2'）转移到所述中间层（4）上，
（d）将支承所述电子元件的所述层（2＇）接合在所述支承基板（1）上，
（e）去除所述中间基板（4），
所述工艺的特征在于，在步骤（d）中使用了支承基板（1），该支承基板（1）包括热导率为至少30W/m K的底层（12）和厚度为至少5μm的表面层（13、14），所述表面层具有至少3000Ohm.cm的电阻率和至少30W/m K的热导率。
16.根据权利要求15所述的工艺，其特征在于，所述支承基板是双层结构，该双层结构包括位于硅底基板（12）上的厚度大于5μm的层（13），该层（13）由AlN、铝或非晶类金刚石碳制成。
17.根据权利要求15所述的工艺，其特征在于，所述支承基板是硅基板，该硅基板包括厚度大于5μm的多孔表面区。
18.根据权利要求15所述的工艺，其特征在于，所述支承基板是铝基板，该铝基板被包围了厚度大于5μm的AlN或铝涂层。
19.根据权利要求15所述的工艺，其特征在于，所述支承基板是硅基板，该硅基板包括以大于1015at/cm3的浓度掺杂有金的表面区，该表面区的厚度大于5μm。
20.根据权利要求15至19中任意一项所述的工艺，其特征在于，所述供体基板（20）连续地包括第一基板（22）、厚度小于50nm的硅氧化物层（23）以及所述半导体层（2），并且，在步骤（c）期间，所述硅氧化物层（23）被留在支承所述电子元件的所述层（2'）上。
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WO (1) WO2012066021A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105339297A (zh) * 2013-06-27 2016-02-17 索泰克公司 用于制造包括填充有牺牲材料的腔体的半导体结构的方法
CN108695341A (zh) * 2017-03-31 2018-10-23 环球晶圆股份有限公司 外延基板及其制造方法
TWI698029B (zh) * 2018-11-28 2020-07-01 財團法人金屬工業研究發展中心 形成半導體結構之方法
CN112113449A (zh) * 2020-09-04 2020-12-22 Oppo广东移动通信有限公司 均热板、均热板的制作方法、电子器件和电子装置
USRE49365E1 (en) 2014-08-01 2023-01-10 Soitec Structure for radio-frequency applications

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140118984A (ko) * 2011-11-04 2014-10-08 더 실라나 그룹 피티와이 리미티드 실리콘-온-인슐레이터 물품 제조방법
WO2014013980A1 (ja) * 2012-07-18 2014-01-23 日本碍子株式会社 複合ウェハー及びその製法
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
JP6024400B2 (ja) 2012-11-07 2016-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール
FI130149B (en) * 2013-11-26 2023-03-15 Okmetic Oyj High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
JP6454716B2 (ja) 2014-01-23 2019-01-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 高抵抗率ｓｏｉウエハおよびその製造方法
US20150371905A1 (en) * 2014-06-20 2015-12-24 Rf Micro Devices, Inc. Soi with gold-doped handle wafer
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081313A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
JP6345107B2 (ja) * 2014-12-25 2018-06-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6517360B2 (ja) 2015-03-03 2019-05-22 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
US10032870B2 (en) * 2015-03-12 2018-07-24 Globalfoundries Inc. Low defect III-V semiconductor template on porous silicon
US10290533B2 (en) 2015-03-17 2019-05-14 Globalwafers Co., Ltd. Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US10304722B2 (en) 2015-06-01 2019-05-28 Globalwafers Co., Ltd. Method of manufacturing semiconductor-on-insulator
EP3304586B1 (en) 2015-06-01 2020-10-07 GlobalWafers Co., Ltd. A method of manufacturing silicon germanium-on-insulator
FR3037443B1 (fr) * 2015-06-12 2018-07-13 Soitec Heterostructure et methode de fabrication
CN117198983A (zh) 2015-11-20 2023-12-08 环球晶圆股份有限公司 使半导体表面平整的制造方法
WO2017142849A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
WO2017142704A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
EP3427293B1 (en) 2016-03-07 2021-05-05 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
US10573550B2 (en) 2016-03-07 2020-02-25 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
US10354910B2 (en) 2016-05-27 2019-07-16 Raytheon Company Foundry-agnostic post-processing method for a wafer
WO2017214084A1 (en) 2016-06-08 2017-12-14 Sunedison Semiconductor Limited High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
US10546771B2 (en) 2016-10-26 2020-01-28 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
US11069560B2 (en) 2016-11-01 2021-07-20 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate
CN110352484B (zh) 2016-12-05 2022-12-06 环球晶圆股份有限公司 高电阻率绝缘体上硅结构及其制造方法
KR102453743B1 (ko) 2016-12-28 2022-10-11 썬에디슨 세미컨덕터 리미티드 고유 게터링 및 게이트 산화물 무결성 수율을 갖도록 규소 웨이퍼들을 처리하는 방법
WO2018182680A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Thermally resistive intercalation layers in a resistive switch device
KR102390772B1 (ko) 2017-07-14 2022-04-25 썬에디슨 세미컨덕터 리미티드 반도체 온 절연체 구조의 제조 방법
EP3785293B1 (en) 2018-04-27 2023-06-07 GlobalWafers Co., Ltd. Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate
WO2019236320A1 (en) 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
JP2022541172A (ja) * 2019-07-19 2022-09-22 アイキューイー ピーエルシー 調整可能な誘電率及び調整可能な熱伝導率を有する半導体材料
JP7192757B2 (ja) * 2019-12-19 2022-12-20 株式会社Sumco エピタキシャルシリコンウェーハ及びその製造方法並びにｘ線検出センサ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
JP2002299263A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 半導体装置の作製方法
US20020185685A1 (en) * 2001-06-12 2002-12-12 Dong-Hyuk Ju Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure
DE10326578A1 (de) * 2003-06-12 2005-01-05 Siltronic Ag SOI-Scheibe und Verfahren zu deren Herstellung
US7148079B1 (en) * 2002-11-01 2006-12-12 Advanced Micro Devices, Inc. Diamond like carbon silicon on insulator substrates and methods of fabrication thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5624163U (zh) * 1979-08-01 1981-03-04
US5053283A (en) * 1988-12-23 1991-10-01 Spectrol Electronics Corporation Thick film ink composition
IT1268123B1 (it) * 1994-10-13 1997-02-20 Sgs Thomson Microelectronics Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione.
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
JPH10335615A (ja) * 1997-05-22 1998-12-18 Harris Corp 半導体デバイスに関する改良
JP3809733B2 (ja) * 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
FR2781082B1 (fr) 1998-07-10 2002-09-20 Commissariat Energie Atomique Structure semiconductrice en couche mince comportant une couche de repartition de chaleur
JP4556255B2 (ja) * 1998-12-07 2010-10-06 株式会社デンソー 半導体装置の製造方法
US6328796B1 (en) * 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
JP3551187B2 (ja) 2002-11-28 2004-08-04 セイコーエプソン株式会社 光学素子及び照明装置並びに投射型表示装置
FR2851079B1 (fr) * 2003-02-12 2005-08-26 Soitec Silicon On Insulator Structure semi-conductrice sur substrat a forte rugosite
US6911375B2 (en) 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
KR20060118437A (ko) 2003-09-26 2006-11-23 위니베르시트카솔리끄드루뱅 저항손을 감소시키는 다층 반도체 구조의 제조 방법
US9813152B2 (en) * 2004-01-14 2017-11-07 Luxtera, Inc. Method and system for optoelectronics transceivers integrated on a CMOS chip
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
JP4559839B2 (ja) * 2004-12-13 2010-10-13 トヨタ自動車株式会社 半導体装置の製造方法
JP2007012897A (ja) 2005-06-30 2007-01-18 Nec Electronics Corp 半導体装置およびその製造方法
EP2095406A1 (en) * 2006-12-26 2009-09-02 S.O.I.Tec Silicon on Insulator Technologies Method for producing a semiconductor-on-insulator structure
JP4380709B2 (ja) * 2007-01-31 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
JP2009027604A (ja) 2007-07-23 2009-02-05 Elmo Co Ltd ノイズ低減装置およびノイズ低減方法
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
US8367520B2 (en) * 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
FR2947380B1 (fr) * 2009-06-26 2012-12-14 Soitec Silicon Insulator Technologies Procede de collage par adhesion moleculaire.
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
TWM389354U (en) * 2010-05-05 2010-09-21 Paragon Technologies Co Ltd Substrate with metallized surface

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
JP2002299263A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 半導体装置の作製方法
US20020185685A1 (en) * 2001-06-12 2002-12-12 Dong-Hyuk Ju Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure
US7148079B1 (en) * 2002-11-01 2006-12-12 Advanced Micro Devices, Inc. Diamond like carbon silicon on insulator substrates and methods of fabrication thereof
DE10326578A1 (de) * 2003-06-12 2005-01-05 Siltronic Ag SOI-Scheibe und Verfahren zu deren Herstellung

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105339297A (zh) * 2013-06-27 2016-02-17 索泰克公司 用于制造包括填充有牺牲材料的腔体的半导体结构的方法
US10703627B2 (en) 2013-06-27 2020-07-07 Soitec Methods of fabricating semiconductor structures including cavities filled with a sacrificial material
USRE49365E1 (en) 2014-08-01 2023-01-10 Soitec Structure for radio-frequency applications
CN108695341A (zh) * 2017-03-31 2018-10-23 环球晶圆股份有限公司 外延基板及其制造方法
TWI698029B (zh) * 2018-11-28 2020-07-01 財團法人金屬工業研究發展中心 形成半導體結構之方法
CN112113449A (zh) * 2020-09-04 2020-12-22 Oppo广东移动通信有限公司 均热板、均热板的制作方法、电子器件和电子装置

Also Published As

Publication number Publication date
US20130294038A1 (en) 2013-11-07
TWI503951B (zh) 2015-10-11
CN103168342B (zh) 2015-09-30
KR101876912B1 (ko) 2018-07-11
FR2967812A1 (fr) 2012-05-25
WO2012066021A1 (en) 2012-05-24
JP6089252B2 (ja) 2017-03-08
JP2016219833A (ja) 2016-12-22
KR20140005900A (ko) 2014-01-15
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