DE10326578A1 - SOI-Scheibe und Verfahren zu deren Herstellung - Google Patents

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Abstract

Die Erfindung bezieht sich auf eine SOI-Scheibe, umfassend einen Träger aus Silicium, eine elektrisch isolierende Schicht mit einer thermischen Leitfähigkeit von wenigstens 1,6 W/(Km) und eine einkristalline Siliciumschicht mit einer Dicke von 10 nm bis 10 mum mit einer Standardabweichung von höchstens 5% von der mittleren Schichtdicke und einer Dichte von höchstens 0,5 HF-Defekten/cm·2·. DOLLAR A Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer derartigen SOI-Scheibe, wobei eine Trägerscheibe aus Silicium über eine zuvor aufgebrachte Schicht aus dem elektrisch isolierenden Material mit einer Spenderscheibe verbunden wird. Die Spenderscheibe trägt eine Spenderschicht aus einkristallinem Silicium, mit einer Konzentration von Vakanzen von maximal 10·12·/cm·3· und von Vakanzenagglomeraten von maximal 10·5·/cm·3·. Nach dem Verbinden der Scheiben wird die Dicke der Spenderscheibe derart reduziert, dass aus der Spenderschicht die einkristalline Siliciumschicht mit den erfindungsgemäßen Eigenschaften entsteht, die über die Schicht aus elektrisch isolierendem Material mit der Trägerscheibe verbunden ist.

Description

  • Gegenstand der Erfindung ist eine SOI-Scheibe, die einen Silicium-Träger, eine elektrisch isolierende Schicht mit hoher thermischer Leitfähigkeit und eine Silicium-Schicht mit niedriger Defektdichte und hoher Schichtdickenhomogenität umfasst, sowie ein Verfahren zur Herstellung der SOI-Scheibe.
  • SOI-Scheiben („Silicon on Insulator") bestehen in der Regel aus drei Schichten: Auf der Vorderseite einer Siliciumscheibe, die die unterste Schicht darstellt, befindet sich zuerst eine elektrisch isolierende Schicht, beispielsweise aus Siliciumdioxid. Auf dieser wiederum befindet sich eine dünne einkristalline Siliciumschicht, in der später die elektrischen Bauelemente gefertigt werden. Es sind jedoch auch SOI-Scheiben mit nur zwei Schichten bekannt. Diese bestehen aus einem elektrisch isolierenden Träger, beispielsweise Glas oder Saphir, und einer dünnen Siliciumschicht. Für die Bauelementefertigung in den künftig zu erwartenden Linienbreiten, insbesondere für die „fully-depleted" Technologie (dabei ist die Verarmungszone der Transistoren gleich der Dicke der einkristallinen Siliciumschicht), muss die einkristalline Siliciumschicht sehr dünn sein, d. h. eine Dicke von 0,1 μm oder weniger aufweisen.
  • Die üblicherweise verwendete isolierende Schicht aus Siliciumdioxid hat den Nachteil einer geringen thermischen Leitfähigkeit von nur ca. 1,40 W/(Km). Die beim Schalten der Bauelemente erzeugte Wärme kann so nicht in ausreichendem Maß nach unten abgeführt werden, so dass Stellen mit lokal hohen Temperaturen (engl. hot Spots) entstehen, die die Leistungsfähigkeit der Bauelemente, ihre maximal mögliche Taktrate sowie ihre Langzeitstabilität (engl. „reliability") herabsetzen.
  • Es gibt deshalb vielfältige Bemühungen, elektrisch isolierende Materialien mit höherer thermischer Leitfähigkeit für die SOI-Technologie nutzbar zu machen. Beispielsweise kann Saphir (Aluminiumoxid, Al2O3) als Trägermaterial für die dünne Siliciumschicht verwendet werden („Silicon on Sapphire", SOS). Die thermische Leitfähigkeit von α-Aluminiumoxid liegt mit 30 W/(Km) deutlich über der von Siliciumdioxid. Nachteile dieser Struktur sind neben der aufwändigen Herstellung die um ca. 10 unterschiedlichen Gitterkonstanten von Silicium und Saphir sowie der Unterschied im thermischen Ausdehnungskoeffizienten (Si: 3,8·10–8/K; Al2O3: 9,2·10–8/K). Dies führt beispielsweise im Heteroepitaxieprozess neben Kontaminations- und Autodotiereffekten durch Aluminium zu kristallographischen Defekten (Versetzungen, Zwillingsbildung, Stapelfehler), die nur teilweise in einem nachfolgenden thermischen Ausheilschritt eliminiert werden können. Vertikale Film-Inhomogenitäten und laterale Spannungen an der Grenzfläche Silicium-Aluminiumoxid führen zur Degradation von Ladungsträgerbeweglichkeiten. Daher wird SOS nicht in der ultraschnellen Mikroelektronik, sondern vielmehr für strahlungsresistente Anwendungen eingesetzt. Ein weiterer Nachteil besteht darin, dass sich die Siliciumschicht elektrisch von unten nicht beeinflussen lässt, da der Träger in seiner gesamten Dicke aus dem elektrisch isolierenden Aluminiumoxid besteht.
  • Den letztgenannten Nachteil weisen SOI-Scheiben mit drei Schichten nicht auf, die aus einem Träger aus einem halbleitenden Material, einer elektrisch isolierende Schicht und einer über der elektrisch isolierenden Schicht befindlichen Schicht aus halbleitendem Material bestehen.
  • In JP 01-315129 ist eine derartige SOI-Scheibe beschrieben, die aus einem Siliciumträger, einer isolierenden Schicht aus Aluminiumoxid und einer dünnen Siliciumschicht besteht. JP 03069144 und JP 03-069145 beschreiben die Herstellung einer isolierenden Schicht aus Magnesiumaluminiumoxid (Spinell, MgAl2O4) auf einem Siliciumträger. In JP 09-162088 ist offenbart, dass α- und γ-Aluminiumoxid (Al2O3), Magnesiumaluminiumoxid (MgAl2O4), Ceroxid (CeO) und Calciumfluorid (CaF) als isolierende Schicht zwischen einem Träger aus Silicium und einer dünnen Siliciumschicht dienen können. Die isolierende Schicht wird durch Abscheidung aus der Gasphase unter reduziertem Druck (engl. „low pressure chemical vapour deposition", LPCVD) oder Molekularstrahlepitaxie (engl. „molecular beam epitaxy", MBE) auf einem Siliciumträger erzeugt. Anschließend wird auf der isolierenden Schicht eine Siliciumschicht epitaktisch abgeschieden. Alternativ kann die Siliciumschicht auch dadurch hergestellt werden, dass eine weitere Siliciumscheibe mit der isolierenden Schicht verbunden und anschließend die gewünschte Schichtdicke durch Schleifen und Polieren eingestellt wird.
  • SOI-Scheiben gemäß den angeführten Schriften sind jedoch für die Herstellung elektronischer Bauelemente wie Mikroprozessoren, Speicherbauelemente für Laptops oder Chips für Telekommunikationsanwendungen nur bedingt geeignet, da sie bei der Fertigung von elektronischen Bauelementen eine geringe Ausbeute ergeben.
    •
  • Es bestand daher die Aufgabe, eine SOI-Scheibe bereitzustellen, die eine elektrisch isolierende Schicht mit hoher thermischer Leitfähigkeit aufweist und die eine erhöhte Ausbeute bei der nachfolgenden Herstellung von elektronischen Bauelementen gewährleistet.
  • Die Aufgabe wird gelöst durch eine SOI-Scheibe, umfassend einen Träger aus Silicium, über wenigstens einer Fläche des Trägers wenigstens eine elektrisch isolierende Schicht mit einer thermischen Leitfähigkeit von wenigstens 1,6 W/(Km) in wenigstens einer Raumrichtung und über der elektrisch isolierenden Schicht eine einkristalline Siliciumschicht mit einer Dicke im Bereich von 10 nm bis 10 μm mit einer Standardabeichung von höchstens 5% von der mittleren Schichtdicke und einer Dichte von höchstens 0,5 HF-Defekten/cm2.
  • Als Materialien für die elektrisch isolierende Schicht können alle Verbindungen eingesetzt werden, die sowohl elektrisch isolierend wirken als auch eine thermische Leitfähigkeit von wenigstens 1,6 W/(Km) in wenigstens einer Raumrichtung aufweisen. Isotrope Materialien haben in allen Raumrichtungen die gleiche thermische Leitfähigkeit, anisotrope Materialien können in verschiedenen Raumrichtungen unterschiedliche Werte für die thermische Leitfähigkeit aufweisen. Erfindungsgemäß reicht es aus, wenn der angegebene Mindestwert in einer Raumrichtung erreicht oder überschritten wird. Geeignete Materialien sind beispielsweise Zirconiumsilicat (Zr[SiO4]), Bariumtitanat (BaTiO3) und Zirconiumoxid (ZrO2). Bevorzugt sind Materialien mit thermischen Leitfähigkeiten von wenigstens 9 W/(Km), wie beispielsweise Aluminiumoxid (Al2O3), Magnesiumoxid (MgO), Magnesiumaluminiumoxid (MgAl2O4), Thoriumoxid (ThO2), Bornitrid (BN), Borcarbid (BCx) und Strontiumtitanat (SrTiO3). Besonders bevorzugt sind Materialien mit thermischen Leitfähigkeiten von wenigstens 100 W/(Km), wie beispielsweise Diamant, Aluminiumnitrid (AlN) und Berylliumoxid (BeO). Verwendbar sind auch andere binäre und ternäre Oxide der allgemeinen Formel AxByOn, wobei A und B Metalle, Halbmetalle oder Nichtmetalle sein können, 0 steht für Sauerstoff. x, y und n sind positive ganze Zahlen, im Fall von x und y einschließlich der Null. Je höher die thermische Leitfähigkeit der elektrisch isolierenden Schicht ist, desto günstiger die Auswirkungen auf die Bauelemente, da sogenannte „hot spots" verringert werden können. Die Bedingung der elektrischen Isolationseigenschaft muss aber stets gewahrt sein.
  • An die elektrischen Isolatoren mit hoher thermischer Leitfähigkeit muss zusätzlich die Bedingung gestellt werden, dass sie die bei der Herstellung elektronischer Bauelemente erforderlichen Prozesstemperaturen unzerstört überstehen. Sie müssen temperaturbeständig bis wenigstens 1000°C sein ohne sich zu zersetzen, ihre Kristallstruktur zu verändern oder ihre Eigenschaften als Wärmeleiter oder elektrischer Isolator zu verlieren. Diese Bedingungen werden beispielsweise durch die oben explizit genannten Materialien erfüllt. Damit sind die erfindungsgemäßen SOI-Scheiben auch für einen CMOS-Prozess („complementary metal-oxide-semiconductor") geeignet, der Temperaturen bis 1000°C erfordert.
  • Die genannten Materialien für die isolierende Schicht beeinträchtigen die elektrischen Eigenschaften der darüber liegenden Siliciumschicht nicht maßgeblich. Sie sind gegen die reduzierende Wirkung von Silicium inert, d. h. sie bilden keine Silicide und werden auch nicht bis zum reinen Metall reduziert.
  • Die Dicke der elektrisch isolierenden Schicht liegt im Bereich von 1 nm bis 1 μm, wobei Schichtdicken zwischen 1 nm und 100 nm bevorzugt und zwischen 2 nm und 80 nm besonders bevorzugt sind.
  • Die Defekte in der obersten Siliciumschicht werden üblicherweise mittels Defektätzen charakterisiert. Zur Bestimmung der sog. HF-Defekte wird die Scheibe für 15 min einem HF/H2O-Gemisch (1:1) ausgesetzt. Zur Bestimmung der sog. Secco-Defekte wird die Scheibe einem K2Cr2O7/HF/H2O-Gemisch im Verhältnis 44 g/1 kg/5 kg für eine Zeit ausgesetzt, bei der 75 der dünnen Siliciumschicht abgetragen werden. Die Ätzrate der Secco-Ätze ist bekannt und beträgt 2 bis 2,5 nm/s, so dass die Ätzzeit leicht an die Dicke der Siliciumschicht angepasst werden kann. Nach dem Ätzen werden die Defekte unter einem Normarski-Mikroskop analysiert und ausgezählt. Die erfindungsgemäße SOI-Scheibe weist eine Dichte von höchstens 0,5 HF-Defekten/cm2 auf. Bevorzugt ist eine SOI-Scheibe, die gleichzeitig eine Dichte von höchstens 1·104 Secco-Defekten/cm2 aufweist.
  • Die erfindungsgemäße SOI-Scheibe trägt über der elektrisch isolierenden Schicht eine dünne einkristalline Siliciumschicht mit einer Dicke im Bereich von 10 nm bis 10 μm mit einer Standardabeichung von höchstens 5% von der mittleren Schichtdicke.
  • Die niedrige Defektdichte der Siliciumschicht führt in der Bauelementeherstellung zu einer hohen Ausbeute an funktionsfähigen Bauelementen. Die geringe Standardabweichung der Schichtdicke bewirkt offenbar eine enge Verteilung der Transistorkennlinien, was wiederum die Ausbeute an verwendbaren Bauelementen sowie deren Performance verbessert. Aus diesen Gründen eignet sich die erfindungsgemäße SOI-Scheibe hervorragend zur Herstellung von elektronischen Bauelementen auch der fortgeschrittensten Generation.
  • Die Erfindung betrifft auch ein Verfahren zur Herstellung einer SOI-Scheibe, enthaltend folgende Schritte:
    • – Bereitstellung einer Trägerscheibe aus Silicium,
    • – Bereitstellung einer Spenderscheibe mit einer oberflächlichen Spenderschicht aus einkristallinem Silicium, deren Dicke wenigstens der Enddicke der daraus zu erzeugenden Siliciumschicht entspricht und die eine Konzentration von Vakanzen von maximal 1012/cm3 und von Vakanzenagglomeraten von maximal 105/cm3 aufweist,
    • – Aufbringung einer Schicht aus einem elektrisch isolierenden Material mit einer thermischen Leitfähigkeit von wenigstens 1,6 W/(Km) in wenigstens einer Raumrichtung auf eine Seite der Trägerscheibe und/oder auf die Seite der Spenderscheibe, die die Spenderschicht trägt, danach
    • – Verbinden der Trägerscheibe und der Spenderscheibe derart, dass die Spenderscheibe mit der Seite, die die Spenderschicht trägt, über die elektrisch isolierende Schicht mit der Trägerscheibe verbunden ist, und danach
    • – Reduktion der Dicke der Spenderscheibe, sodass aus der Spenderschicht eine einkristalline Siliciumschicht mit einer Enddicke im Bereich von 10 nm bis 10 μm mit einer Standardabeichung von höchstens 5% von der mittleren Schichtdicke und einer Dichte von höchstens 0,5 HF-Defekten/cm2 entsteht, die über die Schicht aus elektrisch isolierendem Material mit der Trägerscheibe verbunden ist.
  • Ausgangspunkt des erfindungsgemäßen Verfahrens sind zwei Scheiben, eine sog. Spenderscheibe (engl. „donor wafer") und eine sog. Trägerscheibe (engl. „handle wafer").
  • Als Trägerscheibe können sämtliche Siliciumscheiben beliebiger Durchmesser verwendet werden (z. B. 3", 4", 5", 6", 8", 12" oder größer), die polykristallin oder, bevorzugt, einkristallin sind. Die Trägerscheibe kann dotiert sein, beispielsweise mit einem oder mehreren der elektrisch aktiven Elemente Bor, Aluminium, Gallium, Phosphor, Arsen oder Antimon. Sie kann auch mit zusätzlichen Elementen wie Germanium, Stickstoff oder Kohlenstoff, dotiert sein, um eine Gitteranpassung zwischen der Trägerscheibe und der elektrisch isolierenden Schicht herzustellen. Weiterhin kann mit Hilfe einer Codotierung (z. B. Stickstoff mit einer Konzentration im Bereich von 1·1014/cm3 bis 1·1016/cm3) die mechanische Stabilität der Trägerscheibe gegen Versetzungen und Vergleitungen erhöht werden. Besonders bevorzugt ist der Einsatz von hoch mit Kohlenstoff, Stickstoff oder Bor dotierten Siliciumscheiben.
  • Gemäß der Erfindung wird als Spenderscheibe eine Scheibe mit einer oberflächlichen Spenderschicht aus einkristallinem Silicium verwendet, wobei die Dicke der Spenderschicht wenigstens der Enddicke der daraus zu erzeugenden Siliciumschicht entspricht. Die Spenderschicht ist im Wesentlichen frei von Vakanzen und Vakanzenagglomeraten (sog. COPs). Dies bedeutet im Sinne der Erfindung, dass die Konzentration der Vakanzen maximal 1012/cm3 und die Konzentration der Vakanzenagglomerate maximal 105/cm3 beträgt Die Spenderschicht befindet sich auf der Fläche der Spenderscheibe, die über die elektrisch isolierende Schicht mit der Trägerscheibe verbunden wird. Als Spenderscheibe kann beispielsweise eine Scheibe verwendet werden, deren Spenderschicht eine epitaktische Siliciumschicht ist. Die epitaktische Schicht weist aufgrund der geringen Abscheidungsgeschwindigkeit während des Epitaxieprozesses keine Vakanzen und keine Vakanzenagglomerate auf. Ebenfalls verwendbar ist eine Siliciumscheibe, die durch eine thermische Behandlung entweder oberflächlich oder in ihrem gesamten Volumen von Vakanzen und Vakanzenagglomeraten befreit wurde, wie beispielsweise in EP 829559 A1 beschrieben. Es kann auch eine Siliciumscheibe als Spenderscheibe verwendet werden, die aus einem vakanzenfreien Einkristall hergestellt wurde. Derartige Silicium-Einkristalle können mit dem Tiegelziehverfahren nach Czochralski hergestellt werden, wobei beim Kristallziehen genau definierte Bedingungen eingehalten werden müssen, wie beispielsweise in DE 4414947 A1 und EP 866150 A1 beschrieben ist. Die wesentliche Bedingung bei der Herstellung vakanzenfreier Silicium-Einkristalle ist die Erfüllung der Ungleichung v/G > 1,34·10–3 cm2/(minK), wobei v die Wachstumsgeschwindigkeit und G der axiale Temperaturgradient an der Phasengrenze flüssig/fest ist.
  • Als Spenderscheibe können sämtliche Scheiben beliebiger Durchmesser verwendet werden (z. B. 3" 4" 5" 6" 8" 12" oder größer, wobei der Durchmesser vorzugsweise mit dem der Trägerscheibe identisch ist), die eine vakanzenfreie und vakanzenagglomeratfreie Spenderschicht aus einkristallinem Silicium besitzen. Die Spenderscheibe kann beispielsweise eine einkristalline Siliciumscheibe sein. Sie kann aber auch ihrerseits mehrere Schichten aufweisen, wobei zumindest die Spenderschicht aus einkristallinem Silicium besteht. Die Siliciumscheibe oder zumindest die Spenderschicht können dotiert sein, beispielsweise mit einem oder mehreren der elektrisch aktiven Elemente Bor, Aluminium, Gallium, Phosphor, Arsen oder Antimon, worunter hierbei auch hochdotiertes Silicium verstanden werden soll. Sie kann auch mit zusätzlichen Elementen wie Germanium, Stickstoff oder Kohlenstoff, dotiert sein, um eine Gitteranpassung zwischen der Spenderschicht und der elektrisch isolierenden Schicht herzustellen.
  • Erfindungsgemäß wird zunächst auf der Oberfläche der Spenderscheibe, die die Spenderschicht trägt, oder auf zumindest einer Seite der Trägerscheibe eine Schicht eines elektrisch isolierenden Materials erzeugt, beispielsweise mittels der im Stand der Technik bekannten Aufdampftechnik, z. B. unter Verwendung einer sog. Telefocus-Gun. Die Beschreibung der Apparatur und der Vorgehensweise ist dem „Handbook of deposition technologies for films and coatings", Bunshah, R. F., Noyes Publications, New Jersey (1994), 2nd ed., Seite 184ff, 134ff, zu entnehmen. Die Schichtdicke des elektrisch isolierenden Materials liegt im Bereich von 1 nm bis 1 μm, wobei Schichtdicken zwischen 1 nm und 100 nm bevorzugt und zwischen 2 nm und 80 nm besonders bevorzugt sind.
  • Daneben können aber auch sämtliche anderen bekannten Abscheideverfahren zur Anwendung kommen, wie beispielsweise APCVD (atmospheric pressure chemical vapour deposition), LPCVD (low pressure chemical vapour deposition), MBE (molecular beam epitaxy) oder ALD (atomic layer deposition). Das optimale Verfahren zur Abscheidung richtet sich nach den Eigenschaften des elektrisch isolierenden Materials und wird entsprechend ausgesucht. Welche Verfahren für welche Substanzen bevorzugt verwendet werden können, ist im genannten „Handbook of deposition technologies for films and coatings" dargestellt. Für AlN beispielsweise können das LPCVD-Verfahren oder auch das PECVD-Verfahren (plasma enhanced chemical vapour deposition) verwendet werden.
  • Das erfindungsgemäße Verfahren kann auch derart abgewandelt werden, dass zunächst auf einer der Siliciumscheiben oder auf beiden durch thermische Oxidation eine sehr dünne Siliciumdioxidschicht mit einer Dicke von weniger als 5 nm erzeugt wird. Das elektrisch isolierende Material wird entweder auf das Siliciumdioxid aufgebracht oder auf die nicht mit einer Siliciumdioxid versehene Scheibe. Weitere Varianten ergeben sich durch eine Kombination mehrerer Schichten, von denen jedoch zumindest eine elektrisch isolierend sein muss.
  • Anschließend wird die Trägerscheibe mit der Spenderscheibe derart verbunden („gebondet"), dass die Spenderscheibe mit der Seite, die frei von Vakanzen und Vakanzenagglomeraten ist, über die elektrisch isolierende Schicht mit der Trägerscheibe verbunden ist. Wurde nur eine Seite der Trägerscheibe mit einer elektrisch isolierenden Schicht versehen, so wird diese mit der Seite der Spenderscheibe verbunden, die frei von Vakanzen und Vakanzenagglomeraten ist. Wurden beide Scheiben mit einer elektrisch isolierenden Schicht versehen, werden die beiden Scheiben über die elektrisch isolierenden Schichten miteinander verbunden. Die Verbindung der beiden Scheiben erfolgt vorzugsweise mit einem kommerziell erhältlichen Bonder.
  • Im letzten Schritt wird die Dicke der Spenderscheibe derart reduziert, dass aus der Spenderscheibe eine Siliciumschicht mit einer Enddicke im Bereich von 10 nm bis 10 μm mit einer Standardabeichung von höchstens 5% von der mittleren Schichtdicke und einer Dichte von höchstens 0,5 HF-Defekten/cm2 entsteht. Als letzter Schritt wird vorzugsweise eine Politur durchgeführt, wie sie beispielsweise in EP 905767 A1 beschrieben ist.
  • Vorzugsweise wird die Scheibe nach dem Verbinden der Träger- und der Spenderscheibe einer thermischen Behandlung („Bond-Anneal") bei einer Temperatur zwischen 1000°C und 1200°C unterzogen, um die Eigenschaften der Grenzfläche zwischen den beiden verbundenen Scheiben zu verbessern. Auch führt diese Hochtemperaturbehandlung zu einer Teilsinterung der elektrisch' isolierenden Schicht, so dass deren Eigenschaften verbessert werden. Der Bond-Anneal kann entweder vor oder nach dem Schritt erfolgen, in dem die Dicke der Spenderscheibe auf die gewünschte Enddicke der Siliciumschicht reduziert wird.
  • Besonders bevorzugt ist es, die Dicke der Spenderscheibe durch Trennen entlang einer vorbereiteten Trennschicht in der Spenderscheibe zu reduzieren.
  • Die Trennschicht kann beispielsweise durch Implantation von Ionen, beispielsweise Wasserstoff-Ionen, wie in EP 533551 A1 beschrieben, erzeugt werden. Die elektrisch isolierende Schicht kann entweder vor oder nach der Implantation auf der Spenderscheibe oder unabhängig davon auf der Trägerscheibe aufgebracht werden. Die Trennung entlang der Trennschicht erfolgt nach dem Verbinden der beiden Scheiben beispielsweise durch eine thermische Behandlung (sog. „Split-Anneal") bei Temperaturen von 300 bis 500°C.
  • Die Trennschicht kann aber auch, wie in DE 10131249 A1 beschrieben, dadurch erzeugt werden, dass eine Siliciumscheibe mit geeignet an der Oberfläche angebrachten Vertiefungen einer thermischen Behandlung unterworfen wird, die zu einem Verschließen der Oberfläche und der Bildung von Hohlräumen unter der Oberfläche führt. Die Trennschicht wird in diesem Fall durch eine Schicht von Hohlräumen definiert. Die Spenderscheibe muss auch bei diesem Verfahren frei von Vakanzen und Vakanzenagglomeraten im Sinne der Erfindung sein. Bei diesem Verfahren wird die elektrisch isolierende Schicht vorzugsweise auf der Trägerscheibe abgeschieden. Nach dem Verbinden der beiden Siliciumscheiben erfolgt die Spaltung an der durch die Hohlräume definierten Trennschicht beispielsweise thermisch, mechanisch oder chemisch. Geeignete Verfahren sind in DE 10131249 A1 beschrieben.
  • Bei der Durchführung des erfindungsgemäßen Verfahrens hat sich völlig überraschend und unerwartet folgender Effekt herausgestellt: Verwendet man eine Spenderscheibe, die zumindest in der aus einkristallinem Silicium bestehenden Spenderschicht weder Vakanzen noch Vakanzenagglomerate (COPs) aufweist, und verbindet diese über eine elektrisch isolierende Schicht mit hoher thermischer Leitfähigkeit mit einer Trägerscheibe, so lassen sich die verbundenen Scheiben im Anschluss durch Polieren oder andere einebnende Verfahren auf eine sehr homogene Schichtdicke reduzieren. Offensichtlich führt der temperaturausgleichende Effekt der Isolationsschicht zusammen mit der Vakanzenfreiheit der Siliciumschicht zu einer Konfiguration sowohl beim Split-Anneal als auch beim Polieren, die einen sehr homogenen Abtrag beim Polieren bewirken. Als Resultat erhält man eine SOI-Scheibe, deren elektrisch isolierende Schicht eine sehr gute thermische Leitfähigkeit besitzt, und deren dünne Siliciumschicht gleichzeitig eine geringe Defektdichte und eine hohe Schichtdickenhomogenität aufweist. Die Dichte der HF-Defekte liegt bei weniger als 0,5/cm2 und die Dichte der Secco-Defekte bei weniger als 1·104/cm2. Die Standardabweichung von der mittleren Schichtdicke beträgt höchstens 5%.
    •
  • Eine bevorzugte Ausführungsform der Erfindung wird im Folgenden am Beispiel von Berylliumoxid als elektrisch isolierendem Material dargestellt, wobei das allgemeine Verfahren nicht auf Berylliumoxid beschränkt ist:
    Als Spenderscheibe wird eine Siliciumscheibe verwendet, die aus einem vakanzenfreien Einkristall hergestellt ist. Der vakanzenfreie Einkristall wird durch Tiegelziehen nach Czochralski erzeugt, wobei während des Kristallziehens die Ungleichung v/G > 1,34·10–3 cm2/(minK) erfüllt ist.
  • Auf der Spenderscheibe wird durch Aufdampfen eine Schicht Berylliumoxid (BeO) abgeschieden. Als Verdampfungstemperatur bei der Verdampfung mittels Telefocus-Gun wird eine Temperatur von 2400°C bis 2700°C gewählt. Als Tiegelmaterial verwendet man Wolfram, das sowohl resistent gegen BeO als auch resistent gegen Schmelzen ist. Es wird eine Schicht aus BeO mit einer Dicke von 50 nm erzeugt.
  • Im Anschluss daran wird die Scheibe, wie in EP 533551 A1 beschrieben, mit Wasserstoff implantiert und mit einer zweiten Siliciumscheibe, der Trägerscheibe, gebondet. Danach erfolgt eine thermische Behandlung (Split-Anneal) bei 450°C. Dabei wird die Spenderscheibe an der durch die Wasserstoffimplantation definierten Trennschicht gespalten, sodass die Trägerscheibe nun eine Schicht aus wärmeleitfähigem, elektrisch isolierendem Material und darauf eine Schicht aus Silicium trägt. Der Rest der Spenderscheibe wird durch den Split-Anneal abgespalten.
  • Daraufhin wird die Scheibe einer weiteren thermischen Behandlung (Bond-Anneal) bei 1100°C unterzogen, um die Grenzflächeneigenschaften zwischen der Siliciumschicht und der elektrischen Isolationsschicht zu verbessern. Auch führt diese Hochtemperaturbehandlung zu einer Teilsinterung der aus BeO bestehenden Schicht, so dass deren Eigenschaften verbessert werden. Im Anschluss daran wird die Seite der Scheibe, die die dünne Siliciumschicht trägt, gemäß EP 905767 A1 poliert.
  • Die dadurch hergestellte SOI-Scheibe weist eine Dichte von HF-Defekten von 0.3/cm2 und von Secco-Defekten von 0,7·104/cm2 auf. Die Standardabweichung von der mittleren Schichtdicke beträgt 4%.

Claims (10)

  1. SOI-Scheibe, umfassend einen Träger aus Silicium, über wenigstens einer Fläche des Trägers wenigstens eine elektrisch isolierende Schicht mit einer thermischen Leitfähigkeit von wenigstens 1,6 W/(Km) in wenigstens einer Raumrichtung und über der elektrisch isolierenden Schicht eine einkristalline Siliciumschicht mit einer Dicke im Bereich von 10 nm bis 10 μm mit einer Standardabeichung von höchstens 5% von der mittleren Schichtdicke und einer Dichte von höchstens 0,5 HF-Defekten/cm2.
  2. SOI-Scheibe gemäß Anspruch 1, gekennzeichnet durch eine Dichte von höchstens 1·104 Secco-Defekten/cm2.
  3. SOI-Scheibe gemäß einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht eine thermische Leitfähigkeit von wenigstens 9 W/(Km) aufweist.
  4. SOI-Scheibe gemäß Anspruch 4, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht eine thermische Leitfähigkeit von wenigstens 100 W/(Km) aufweist.
  5. SOI-Scheibe gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht aus wenigstens zwei Schichten unterschiedlicher elektrisch isolierender Materialien besteht.
  6. Verfahren zur Herstellung einer SOI-Scheibe, enthaltend folgende Schritte: – Bereitstellung einer Trägerscheibe aus Silicium, – Bereitstellung einer Spenderscheibe mit einer oberflächlichen Spenderschicht aus einkristallinem Silicium, deren Dicke wenigstens der Enddicke der daraus zu erzeugenden Siliciumschicht entspricht und die eine Konzentration von Vakanzen von maximal 1012/cm3 und von Vakanzenagglomeraten von maximal 105/cm3 aufweist, – Aufbringung einer Schicht aus einem elektrisch isolierenden Material mit einer thermischen Leitfähigkeit von wenigstens 1,6 W/(Km) in wenigstens einer Raumrichtung auf eine Seite der Trägerscheibe und/oder auf die Seite der Spenderscheibe, die die Spenderschicht trägt, danach – Verbinden der Trägerscheibe und der Spenderscheibe derart, dass die Spenderscheibe mit der Seite, die die Spenderschicht trägt, über die elektrisch isolierende Schicht mit der Trägerscheibe verbunden ist, und danach – Reduktion der Dicke der Spenderscheibe, sodass aus der Spenderschicht eine einkristalline Siliciumschicht mit einer Enddicke im Bereich von 10 nm bis 10 μm mit einer Standardabeichung von höchstens 5% von der mittleren Schichtdicke und einer Dichte von höchstens 0,5 HF-Defekten/cm2 entsteht, die über die Schicht aus elektrisch isolierendem Material mit der Trägerscheibe verbunden ist.
  7. Verfahren gemäß Anspruch 6, dadurch gekennzeichnet, dass der Schritt der Reduktion der Dicke der Spenderscheibe einen Polierschritt enthält.
  8. Verfahren gemäß einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass vor dem Verbinden der Spenderscheibe und der Trägerscheibe in der Spenderscheibe eine Trennschicht erzeugt wird, und dass der Schritt der Reduktion der Dicke der Spenderscheibe einen Schritt enthält, bei dem die Spenderscheibe entlang der Trennschicht gespalten wird.
  9. Verfahren gemäß Anspruch 8, dadurch gekennzeichnet, dass die Trennschicht durch Implantation von Wasserstoff in die Spenderscheibe erzeugt wird.
  10. Verfahren gemäß einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass die Spaltung durch eine thermische Behandlung bei einer Temperatur im Bereich von 300 bis 500°C erfolgt.
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KR1020040042177A KR20040107375A (ko) 2003-06-12 2004-06-09 Ｓｏｉ 웨이퍼 및 그 제조방법
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TW093116910A TWI293185B (en) 2003-06-12 2004-06-11 Soi wafer and process for producing it
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103168342A (zh) * 2010-11-19 2013-06-19 索泰克公司 用于射频或电力应用的电子器件和制造这种器件的工艺

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156867A (ja) * 2004-12-01 2006-06-15 Seiko Epson Corp 半導体基板の製造方法および半導体装置の製造方法
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
JP5368996B2 (ja) * 2006-12-26 2013-12-18 ソイテック 半導体オンインシュレータ構造体を製造する方法
FR2938702B1 (fr) * 2008-11-19 2011-03-04 Soitec Silicon On Insulator Preparation de surface d'un substrat saphir pour la realisation d'heterostructures
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
JP2010278338A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 界面近傍における欠陥密度が低いｓｏｓ基板
CN102916039B (zh) * 2012-10-19 2016-01-20 清华大学 具有氧化铍的半导体结构
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
CN103337519A (zh) * 2013-06-26 2013-10-02 清华大学 场效应晶体管及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374564A (en) * 1991-09-18 1994-12-20 Commissariat A L'energie Atomique Process for the production of thin semiconductor material films
DE69225911T2 (de) * 1992-12-18 1999-02-11 Harris Corp Silizium-auf-diamant-schaltungsstruktur und herstellungsverfahren dafür
US6232142B1 (en) * 1997-12-09 2001-05-15 Seiko Epson Corporation Semiconductor device and method for making the same, electro-optical device using the same and method for making the electro-optical device, and electronic apparatus using the electro-optical device
WO2003003430A2 (de) * 2001-06-28 2003-01-09 Wacker Siltronic Ag Film oder schicht aus halbleitendem material und verfahren zur herstellung des films oder der schicht

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH485324A (de) 1968-07-15 1970-01-31 Bbc Brown Boveri & Cie Halbleiterelement
JPH01315129A (ja) * 1988-06-15 1989-12-20 Sanyo Electric Co Ltd Ｓｏｉ構造の形成方法
JPH0369145A (ja) * 1989-08-08 1991-03-25 Sanyo Electric Co Ltd 単結晶マグネシアスピネル膜の形成方法
JPH0369144A (ja) * 1989-08-08 1991-03-25 Sanyo Electric Co Ltd 単結晶マグネシアスピネル膜の形成方法
DE4414947C2 (de) * 1993-12-16 1998-12-17 Wacker Siltronic Halbleitermat Verfahren zum Ziehen eines Einkristalls aus Silicium
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
JP2705574B2 (ja) * 1994-06-01 1998-01-28 日本電気株式会社 パストレースバイト収集回路
IT1268123B1 (it) * 1994-10-13 1997-02-20 Sgs Thomson Microelectronics Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione.
CN1037386C (zh) 1995-12-12 1998-02-11 吉林大学 金刚石膜上的薄层硅结构芯片材料及其制造方法
JPH09162088A (ja) * 1995-12-13 1997-06-20 Asahi Chem Ind Co Ltd 半導体基板とその製造方法
DE19637182A1 (de) * 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
DE19711922A1 (de) * 1997-03-21 1998-09-24 Wacker Siltronic Halbleitermat Vorrichtung und Verfahren zum Ziehen eines Einkristalls
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
CN1088541C (zh) * 1998-12-04 2002-07-31 中国科学院上海冶金研究所 以氮化铝为绝缘埋层的绝缘体上的硅材料制备方法
US6326279B1 (en) 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2002110949A (ja) 2000-09-28 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US20020167068A1 (en) * 2001-05-09 2002-11-14 International Business Machines Corporation Silicon on sapphire structure (devices) with buffer layer
US6825506B2 (en) * 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US20040262686A1 (en) * 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
DE102004030612B3 (de) * 2004-06-24 2006-04-20 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374564A (en) * 1991-09-18 1994-12-20 Commissariat A L'energie Atomique Process for the production of thin semiconductor material films
DE69225911T2 (de) * 1992-12-18 1999-02-11 Harris Corp Silizium-auf-diamant-schaltungsstruktur und herstellungsverfahren dafür
US6232142B1 (en) * 1997-12-09 2001-05-15 Seiko Epson Corporation Semiconductor device and method for making the same, electro-optical device using the same and method for making the electro-optical device, and electronic apparatus using the electro-optical device
WO2003003430A2 (de) * 2001-06-28 2003-01-09 Wacker Siltronic Ag Film oder schicht aus halbleitendem material und verfahren zur herstellung des films oder der schicht

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103168342A (zh) * 2010-11-19 2013-06-19 索泰克公司 用于射频或电力应用的电子器件和制造这种器件的工艺
CN103168342B (zh) * 2010-11-19 2015-09-30 索泰克公司 用于射频或电力应用的电子器件和制造这种器件的工艺

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