TWI293185B - Soi wafer and process for producing it - Google Patents

Soi wafer and process for producing it Download PDF

Info

Publication number
TWI293185B
TWI293185B TW093116910A TW93116910A TWI293185B TW I293185 B TWI293185 B TW I293185B TW 093116910 A TW093116910 A TW 093116910A TW 93116910 A TW93116910 A TW 93116910A TW I293185 B TWI293185 B TW I293185B
Authority
TW
Taiwan
Prior art keywords
layer
γρί
wafer
thickness
donor
Prior art date
Application number
TW093116910A
Other languages
English (en)
Other versions
TW200428492A (en
Inventor
Hoelzl Robert
Dantz Dirk
Huber Andreas
Lambert Ulrich
Wahlich Reinhold
Original Assignee
Siltronic Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic Ag filed Critical Siltronic Ag
Publication of TW200428492A publication Critical patent/TW200428492A/zh
Application granted granted Critical
Publication of TWI293185B publication Critical patent/TWI293185B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)

Description

1293185 五、發明說明（1) 一、【發明所屬之技術領域】 矽絕緣體（SOI )晶圓通常包括三層：在矽晶圓之正面 (該正面形成^一底層）上，首先有一電絕緣層’例如· 一氧 化矽層。其次，在該電絕緣層上有一薄單晶矽層’隨後在 該薄單晶矽層上製作電機元件。但，僅具有兩層之矽絕緣 體晶圓亦經公開。該等晶圓包括一電絕緣基片（例如··玻 璃或藍寶石）及一薄矽層。為了製造具有未來預期線寬度 ，元件，尤其為實施完全耗乏（盡）技術（其中半導體三極 管之耗乏區等於單晶矽層之厚度），單晶矽層將需要非常 薄 亦即厚度為0 · 1微米或更薄。 常用之二氧化矽絕緣層之缺點是··導熱度（熱導率）低 ，僅=1· 40瓦/(絕對溫度公尺）。所以元件開關時所產生 不能散逸低至足夠程度，以致形成局部高溫區（稱 =)頻率因及而 Γ手長期生效的穩定度或可靠度。 梦絕：：技：多3!:許=度較，之電絕緣材料用於 ^ ^ ^ ^ # ；( ,^s〇S) t } Al2〇3) ^ ^ ^ 3〇瓦/(絕對溫度公 =sos)。化鋁之導熱度（ 是：除製造方法ΐΐΛ 者。該結構之缺點 相差約10%而且埶膾 ’矽與藍寶石兩者結晶格子常數 度，A“03 :9.2x 1〇_8 lfH3.8x 10-V 絕對〉: 果而且έ士曰風t 導 不僅來自銘之污举芬去l/v —學上之缺陷(位錯、雙晶、疊：缺及二”雜效 層缺陷），·在隨後 1293185 五、發明說明（2) 之熱退火步驟内該等缺陷僅能部分予以消除。氧化矽-鋁 界面處之垂直薄膜不勻性及側面應力則導致電載體遷移率 降低。所以，藍寶石矽不用於超速微電子裝置，而係用於 抗輻射之場合。另一缺點是：矽層不能承受來自下方之電 學影響，蓋因基片之整個厚度係由電絕緣氧化鋁所組成。 具有三層之矽絕緣體晶圓包括：由半導體材料形成之 基片、一電絕緣層及電絕緣層上方之半導體材料層，並無 後者缺點。 二、【先前技術】 日本專利JP01 -31 5 129中曾述及一此類矽絕緣體晶圓 ，該晶圓包括：一矽基片、一氧化鋁絕緣層及一薄石夕層。 日本專利JP 03 - 069144及JPO 3 - 0691 45中曾述及：於一石夕基 片上製造一氧化鎂鋁（尖晶石，MgAlJ4)絕緣層。曰本專利 JP09-162088中曾揭示··氧化α -及鋁（A 12 03 )、氧化鎮銘 (MgAlz〇4)、氧化鈽（CeO)及氟化鈣（CaF)可用作一石夕基片與 一薄矽層間之絕緣層。該絕緣層係藉低壓化學蒎 (LPCVD)或分子束外延法（MBE)製在一石夕基片上積= 外延方式將一矽層沉積在絕緣層上。另一變通方法是，將 另一矽晶圓連接在絕緣層上，之後藉研磨及拋光以預 期之層厚度而製得該矽層。 但，依照上述文獻， I作右干電子元件（例如 元件或通訊器材之晶片） 等晶圓會降低產率。 該等矽絕緣體晶圓僅局限於適合 •微處理器、筆記型電腦之記憶 ，蓋因在電牛元件製作過程中該 1293185 五、發明說明（3) 絕-種矽絕緣體晶圓’該矽 元件製作過程中提高^率：電絕緣層且確保在隨後電子 石夕製：=(絕在缘可達成此目的，該晶圓包括 方Gii少面上方沿至少一個空間 電絕緣層）及-位Λ絕缘至ΛΥ·6瓦/(絕對溫度公尺）之 米、盘半始爲“電緣層方、厚度為ι〇奈米至w微 HF缺陷/平V公分\之二偏層差至多為5%及密度至多為。.5 =邑緣層所用之材料可以是：沿至少一個空間 =電，緣作用及導熱度至少為16 所=物。等向性材料沿所有空間方向之導熱度均尺相 二各向同性材料沿不同空間方向之導熱度可以不同。依昭、 本發明，足以達到或超過所示沿某一空間方向之最小值。 適，材料之實例包含：矽酸鍅（Zr[s〇4])、鈦酸鋇（BaTi〇3) 及氧化鍅（Zr0)。其中以導熱度至少為9瓦八絕對溫度公 尺）之材料（例如：氧化鋁（Al2〇3)、氧化鎂（Mg〇)、氧化鎂 鋁（MgAl204 )、氧化钍（Th〇2)、氮化硼（bn)、碳化硼（BCX) 及欽酸錄（SrTi〇3)較佳。尤以導熱度至少為丨〇〇瓦/(絕對 溫度公尺）之材料（例如：金剛石、氧化鋁（A1N )及氧化鈹 (BeO))更佳。亦可使用具有化學通式AxBy〇n之其他二元及 三元氧化物，其中A及B可以是金屬、半金屬及非金屬，〇 代表氧，X、y及η係正整數，也許X及y包含零。電絕緣層 之導熱度愈高，對元件之影響愈有利，蓋因熱點可以減
第8頁 1293185
L’卜必；；！？？！關電絕緣性能之條件 少 々此外，導熱度高之電絕緣裝置必須滿足、。 等電絕緣裝置必須能耐受電子元件製作的條件是··該 而不遭損壞。該等電絕緣裝置必須在.:，需加工溫度 ::對熱安定而不分解。改變其晶體結= 導體或電絕緣體之性能。舉例言之， f丧失其作為熱 料均可滿足該箄你杜 ^ V , 特別述及之諸材 卞J J /兩疋泛寺條件。所以，本發明之 用於_(互補金屬氧化物半導體) 達1 0 0 0 °c。 /友尸斤而之溫度回
上述絕緣層所用之材料對上述矽層之電 影響。該等材料對矽還 會P…、ί大不良 合带杰切各人仏用無衫響，亦即該等材料不 曰形成夕化σ物而不會經還原成純金屬。 電絕緣層之厚度為1奈米至1微米，但層厚度以〗夺米 至m奈米較佳，尤以層厚度為2奈来至8〇奈=佳， 袖上述石夕#層缺陷之特徵通常係藉助於缺陷蝕刻。為測定 所衲之HF(氟化氫）缺陷，將晶圓接觸一HF/H20混合物（1 : 1 )，歷時1 5分鐘。為測定所謂之赛寇缺陷，將晶圓接觸一
KgCr'O'/HF/HgO混合物（44公克八公斤/5公斤），歷時久暫以 將75/°薄石夕層移除為準。赛寇蝕刻之蝕刻速率業經公開係2 至2· 5奈米/秒，因此蝕刻時間可容易地配合矽層之厚度。 實f餘刻操作之後，於一諾瑪斯基顯微鏡下將該等缺陷加 以分析及計數。該本發明矽絕緣體晶圓之缺陷密度至多為 0^5個HF缺陷/平方公分。同時缺陷密度為至多1 X 1 〇4個賽 尬缺卩曰/平方公分之矽絕緣體晶圓亦合適。
1293185
在電絕緣層之上方，本發明之矽絕緣體晶圓具右一 ^ 口口 η ^ 〉専· 早曰曰矽層，其厚度為10奈米至10微米及其與平均層厚度 標準偏差至多為5%。 在元件製作過程中，矽晶圓之低缺陷密度導致功能性 元件之高產率。層厚度之標準偏差低顯然造成半導體三極 管特性之緊密分佈，進而改良可用元件之產率及該等元件 之功能。因此，本發明之矽絕緣體晶圓顯然甚至適於最先 進世代電子元件之製作。 二、【發明内容】 本發明之内容係一種矽絕緣體晶圓（該矽絕緣體晶圓 匕括· 秒基片一導熱性面之電絕緣層及一缺陷密度低 且層厚均勻度高之矽層）及製造該矽絕緣體晶圓之方法。 本發明之另一内容係製造該矽絕緣體晶圓之方法，該方法 包含下列諸步驟： -提供由矽製造之基片晶圓， -提供一具有單晶矽表面施體（主）層之施體（主）晶圓 ’該晶圓之厚度至少對應於由其所製矽層之最終厚度，而 且該晶圓之空位濃度至多為1〇12個/立方公分及空位聚塊濃 度至多為1 〇5個/立方公分。 一-對基片晶圓之一個面及/或具有施體層之施體晶圓 之個面、沿至少一個空間方向施加一導熱度至少為1 · 6 瓦/(絕對溫度公尺）之電絕緣材料層，之後 以適當方式連接基片晶圓及施體晶圓，俾旦有施體 層之施體晶圓面係經由電絕緣層與基片晶圓相連Ϊ及之後
第10頁 1293185 五、發明說明（7) 加工過程中沉積速率低，該外延層無任何空位或空位聚塊 。舉例言之’如歐洲專利Ep 829 559 A1中所述，施體晶圓 亦可使用一石夕晶圓，藉助於熱處理作用，可將該矽晶圓表 面上或整個體内之空.位或空位聚塊移除。所用施體晶圓亦 可疋一由無空位單晶體製成之石夕晶圓。舉例言之，如德國 專利DE 4414 947 A1及歐洲專利EP 8 66 1 50 A1中所述，此 類矽單晶體可利用左科拉斯基坩堝拉晶法製得，在該情況 拉晶過程中必須保持精確界定之條件。製造無空位矽 單晶體之主要條件是必須滿足不等sV/G>134x 1〇—3平方 公分/(分鐘絕對溫度）（其中V係生長速率及G係在液/固相 界處之軸向溫度梯度）。 所有任何預期 、1 2吋或更大，直 圓具有一無空位及 施體晶圓。舉例言 。但’其本身亦可 係由單晶形式之石夕 層可摻以一種或更 銻，而且亦可認作 ，例如：鍺'氮或 格子匹配。 徑隶好與基片晶圓者相同）之晶圓（該晶 無空位聚塊之單晶石夕施體層）均可用作 之，該施體晶圓可以是一單晶體矽晶圓 具有許多層，在該情況下，至少施體層 所組成。舉例言之，矽晶圓或至少施^ 多種電活性元素硼、鋁、鎵、磷、坤或 包括高度摻雜之矽。亦可摻以另外元素 碳’俾製造施體層與電絕緣層間之結晶 依照本發明， (例如）既有技術習 之施體晶圓表面上 例如：利用習稱之遠 知之蒸發塗覆技術， 或在基片之至少 距聚焦搶、藉助於 首先在具有施體層 面上製造一電絕緣
第12頁 1293185 五、發明說明（8) 材料層。有關裝置及程序之說明係載於”薄膜及 技術手冊"班夏著，喏官浙公刮屮肱，紅！ π / 9 ^ -版，笛184笑百斯 出 澤西(1 994)，第 二f 4等頁。1絕緣材料之層厚度為1 不水至1被未’但以層厚度為1奈米至1〇〇奈米 層厚度為2奈米至80奈米更佳。 1主兀以 但，亦可採用所有其他習知沉積方法，例如：apcvd (大氣壓化學蒸氣沉積）、lpcvd(低壓仆與亨友 支、
，八2“、上 LrLViH低麼化學蒸氣沉積）、MBE (刀子束外延）或ALD(原子層沉積）。最佳沉積法視電絕緣 材料之性能而定且已拍屮决。卜、十、"尨描=祝、，色緣 巳找出來上述薄膜及塗層沉積技術 手冊9說明何種物質可用何種合適方法。舉例古之， LPCVD法或PECVD法（電聚增強化學蒸氣沉積）可用^in。 。本發明之方法亦可以適當方式加以修改，俾首先在矽 ::之個或兩個面上，藉熱氧化作用製造一厚度低於5 不：、非常薄之二氧化矽層。電絕緣材料係施加在二氧化 矽層上或未具有二氧化矽層之晶圓上。其他變體係由許多 層之組合而形成’但該等層中至少一層必須具有電絕 用0 =後，以適當之方式使基片晶圓與施體晶圓黏合，俾 經由電絕緣層、藉助於無空位及空位聚塊（c〇Ps)之面將施
基片晶圓連接在-起。#基片晶圓僅有-個面具 、'、*邑、’層’此面即係與施體無空位及空位聚塊（c〇Ps)面 相十接之面若兩個曰曰圓均具有一電絕緣層，則該兩個晶 圓係經由該等電絕緣層相互連接在一起。該兩個晶圓之連 接敢好採用可商購之黏合劑。
1293185 五、發明說明（9) ------ 在最後步驟内，施體晶圓之厚度係以適當方式予以減 低，俾自該施體晶圓形成一矽晶圓，該矽晶圓之最終厚度 為10奈米至10微米、其與平均層厚度之標準偏差至多為5% 及缺陷密度至多為〇.5 HF缺陷/平方公分。舉例言之，歐 洲專利EP 905767 A1中曾述及：所實施之最終步驟最好係 一拋光步驟。
，基片晶圓與施體晶圓黏合之後，最好在1 〇 〇 〇 I至 1 2 Oj C溫度下將晶圓施以熱處理（黏合退火），以改良連接 兩晶圓間界面之性能。此高溫處理亦引發電絕緣層之部分 k、、vo作用’其性能則獲得改良。該黏合退火可在施體晶圓 厚度減至石夕層預期最終厚度之步驟之前或之後實施。 沿施體晶圓先前所製分離層實施分離作用以減低施體 晶圓之厚度則特別合適。 ★舉例言之，如歐洲專利Ep 5335 51 A1中所述，分離層 可藉離子（例如··氫離子）植入而製得。電絕緣層可在植入 作用之前或之後施加於施體晶圓或（獨立於此之外地）施加 於基片晶圓。沿分離層之分離作用係在兩晶圓業經（例如） 藉助於3 00至500 °c溫度下之熱處理（習稱分離退火）而黏合 之後實施。
但’如德國專利DE 10131249 A1中所述，藉將表面具 有適當凹槽之矽晶圓施以熱處理（該熱處理可使表面緊靠 並在表面下方形成孔洞）亦可形成分離層。在此情況下， 該分離層係由一孔洞層所界定。就本發明之意義而言，在 此方法中，該施體晶圓必須無空位及空位聚塊（COPs)。在
第14頁 1293185 五、發明說明（10) 此=法中，電絕緣層最好係沉積在基片晶圓上。舉例言之 u兩晶圓連接在一起之後，藉加#、機械或化學方法 等，圓於孔洞所界定之分離層心離。*當之方法曾 在德國專利DE 10131249 A1中述及。 :照本發明方法實施時’完整地、驚奇地及出乎意料 :若所用施體晶圓至少由單晶矽所組成之 亦無空位聚塊’及若該施體晶圓係經由 絕緣層與一基片晶圓連接起來，藉拋光作用或 =千坦化加卫’隨後可將連接之晶圓減至非常均句之層 層之溫度補償效果、·同石夕層内之不含空位， =地導致-種構形，纟分離退火過程中及拋光過程中， ::緣：：：拋ί ί程：之材料移除非常均勻。戶斤製得之石夕 絕緣體晶圓，纟電絕、緣層之導熱度極佳，同時其薄石夕層之 二陷度ί均句度高。其HF缺陷之缺陷密度低 =0 5個/平方u及賽寇缺陷之缺陷密度低於ΐχ 1〇4個/平 方公分。與平均層厚度之標準偏差至多為5%。 :以氧化鍵作電絕緣材料為例（適用方法並非以氧化 鈹為限），冑本發明之一個合適具體實施例加以說明如下 所用施體晶圓係-由無空位單晶體製得之石夕晶圓。該 …、：位早晶體係由左科拉斯基坩堝拉晶法製得 ;:、可滿足不等式V/G〉平方公分/(分鐘絕對、 溫度）。 一氧化鈹（BeO)層係藉蒸發塗覆沉積在施體晶圓上。
第15頁 1293185
藉助於遠距聚焦搶實施蒸發 為2400 t：至2700 °C。所用坩 及融體均具抗拒作用，所產 作用之過程中所選之蒸發溫度 堝材料係鎢、鎢，對一氧化鈹 生一氧化鈹層之厚度為50奈米 如歐洲專利EP 5335 51 A1中所述，將氫植入該晶圓， 。之後使其與第二個矽晶圓（基片晶圓）相黏合。繼之在45〇 Cm·度下η施熱處理（分離退火）^在此熱處理過程中，施 體晶圓在由氫之植入所界定之分離層處分離，俾基片晶圓 具有一導熱、電絕緣材料層及（其上方）一矽層。施體^圓 之其餘部分則藉分離退火作用而分離。 之後，在1100 C溫度下將該晶圓施以另一熱處理（黏 合退火），俾改良矽層與電絕緣層間之界面性能。該高溫 處理亦導致一氧化鈹層之部分燒結，俾其性能獲得改良m。 之後，如歐洲專利ΕΡ 905767 Α1中所述，將載有薄石夕芦之 晶圓面加以搬光。 如此所製矽絕緣體晶圓，其HF缺陷密度為〇· 3個/平方 公分及賽寇缺陷密度為0 · 7 X 1 04個/平方公分及與平均層$ 度之標準偏差為4%。
第16頁 1293185 圖式簡單說明 本申請案無圖式 III·

Claims (1)

  1. Ml 中
    利申請案 替換本（96年8月） 7¾修(庚)正替換頁 六 專 請 V 至 片有 基具 之向 製方 矽間 由空 一個 :一 括少 包至 圓沿 晶方 該上 ， 面 圓表 晶個 體一 緣少 絕至 圍矽片 m種基 該 在 丨上 • 層 為緣 少絕 至電 度於 熱位 導一 個及 一) 少層 瓦 方 與 緣、 絕米 電微 之10 } 至 尺米 公奈 度10 溫為 對度 絕厚 度 厚 層 均/ 平陷 方 平 ο 為 多 至 度 密 及 % 5 為 多 至 差 偏 準 標 之 層 矽 晶 單 之 分 為 多 至 度 密 陷 缺 其 圓 晶 體 緣 絕^ 之 11 項 求 請 如 2 缺 熱 導 之 層 緣 絕 ^VH 中 其 圓 晶 體 緣 絕 矽 Ο 之 分2 公或 方1 陷請 缺如 寇 赛3· / 項 / 項 瓦 •瓦‘ 9 / ο / 為請10請 少如為如 至 少 度4.至5 度 熱 導 之 層 緣 絕 電 中 其 ο \)/ 圓 尺3 > 晶 公 體 度纟 i緣 溫 、浥 對 絕 矽 之 括 包 層 緣 絕 ^¾ 該 中 其 〇 一 P1IJ \)y 晶 尺體 公緣 度絕 溫矽 對之 絕 2 纟或 步 諸 列 下 含 包 法 方 該 法 方 之 οΓΡΊ1Ι1 料晶 材體 緣緣 絕絕 電砍 同造 不製 層種 兩一 少 至6 驟 rgllgj 晶 該 圓 晶 體 施 之 層 ，體 圓施 晶面 片表 基砍 之晶 造單 製有 碎具 由一 供供 提提 圓為 晶多 該至 且度 而濃 ，塊 度聚 厚位 終空 •最及 •之分 層公 矽方 製立 / 所個 其2 *10] 於為 應多 對至 少度 至濃 度位 厚空 之之 分 公 方 立 / 個 之 圓 晶 體 施 之 層 體 施 有 具 或 / 及 面 個1 之 圓 晶 片 基 對 瓦 6 11 為 少 至 度 熱 導後 一之 加， 施層 向料 方材 間緣 空絕 個電 一) 少尺 至公 沿度 、溫 面對 個絕
    第18頁 1293185
    /1
    c£j正替換κΙ 六、申請專利範圍 -以適當方式連接基片晶圓及施體晶圓，俾具有施體 層之施體晶圓面係經由電絕緣層與基片晶圓相連，及之後 -減低施體晶圓之厚度，俾自該施體層形成一最終厚 度為1 0奈米至1 0微米、與平均層厚度之標準偏差至多為 5 °/〇、缺陷密度至多為0 . 5 HF缺陷/平方公分之單晶矽層， 此單晶矽層係經由電絕緣材料與基片晶圓相連。 7. 如請求項6之方法，其中減低施體晶圓厚度之步驟包 含一拋光步驟。 8. 如請求項6或7之方法，其中在施體晶圓與基片晶圓黏 合之前，於該施體晶圓内製造一分離層，且於減低施體晶 圓厚度之步驟包含一施體晶圓沿分離層分離之步驟。 9. 如請求項8之方法，其中該分離層係以將氫植入該施 體晶圓之方式而製成。 10. 如請求項8之方法，其中分離作用之實施係藉3 0 0至 5 0 0°C溫度下之熱處理。
    第19頁
TW093116910A 2003-06-12 2004-06-11 Soi wafer and process for producing it TWI293185B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10326578A DE10326578B4 (de) 2003-06-12 2003-06-12 Verfahren zur Herstellung einer SOI-Scheibe

Publications (2)

Publication Number Publication Date
TW200428492A TW200428492A (en) 2004-12-16
TWI293185B true TWI293185B (en) 2008-02-01

Family

ID=33482839

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093116910A TWI293185B (en) 2003-06-12 2004-06-11 Soi wafer and process for producing it

Country Status (7)

Country Link
US (1) US7122865B2 (zh)
JP (1) JP2005005711A (zh)
KR (2) KR20040107375A (zh)
CN (1) CN1298021C (zh)
DE (1) DE10326578B4 (zh)
FR (1) FR2856193B1 (zh)
TW (1) TWI293185B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156867A (ja) * 2004-12-01 2006-06-15 Seiko Epson Corp 半導体基板の製造方法および半導体装置の製造方法
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
JP5368996B2 (ja) * 2006-12-26 2013-12-18 ソイテック 半導体オンインシュレータ構造体を製造する方法
FR2938702B1 (fr) * 2008-11-19 2011-03-04 Soitec Silicon On Insulator Preparation de surface d'un substrat saphir pour la realisation d'heterostructures
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
JP2010278338A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 界面近傍における欠陥密度が低いｓｏｓ基板
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
CN102916039B (zh) * 2012-10-19 2016-01-20 清华大学 具有氧化铍的半导体结构
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
CN103337519A (zh) * 2013-06-26 2013-10-02 清华大学 场效应晶体管及其形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH485324A (de) 1968-07-15 1970-01-31 Bbc Brown Boveri & Cie Halbleiterelement
JPH01315129A (ja) * 1988-06-15 1989-12-20 Sanyo Electric Co Ltd Ｓｏｉ構造の形成方法
JPH0369145A (ja) * 1989-08-08 1991-03-25 Sanyo Electric Co Ltd 単結晶マグネシアスピネル膜の形成方法
JPH0369144A (ja) * 1989-08-08 1991-03-25 Sanyo Electric Co Ltd 単結晶マグネシアスピネル膜の形成方法
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69225911T2 (de) * 1992-12-18 1999-02-11 Harris Corp., Melbourne, Fla. Silizium-auf-diamant-schaltungsstruktur und herstellungsverfahren dafür
DE4414947C2 (de) * 1993-12-16 1998-12-17 Wacker Siltronic Halbleitermat Verfahren zum Ziehen eines Einkristalls aus Silicium
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
JP2705574B2 (ja) * 1994-06-01 1998-01-28 日本電気株式会社 パストレースバイト収集回路
IT1268123B1 (it) * 1994-10-13 1997-02-20 Sgs Thomson Microelectronics Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione.
CN1037386C (zh) 1995-12-12 1998-02-11 吉林大学 金刚石膜上的薄层硅结构芯片材料及其制造方法
JPH09162088A (ja) * 1995-12-13 1997-06-20 Asahi Chem Ind Co Ltd 半導体基板とその製造方法
DE19637182A1 (de) * 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
DE19711922A1 (de) * 1997-03-21 1998-09-24 Wacker Siltronic Halbleitermat Vorrichtung und Verfahren zum Ziehen eines Einkristalls
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
EP0991126B1 (en) * 1997-12-09 2006-10-18 Seiko Epson Corporation Method of manufacturing an electrooptic device
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
CN1088541C (zh) * 1998-12-04 2002-07-31 中国科学院上海冶金研究所 以氮化铝为绝缘埋层的绝缘体上的硅材料制备方法
US6326279B1 (en) * 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2002110949A (ja) * 2000-09-28 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
KR100401655B1 (ko) 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US20020167068A1 (en) * 2001-05-09 2002-11-14 International Business Machines Corporation Silicon on sapphire structure (devices) with buffer layer
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
US6825506B2 (en) * 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US20040262686A1 (en) * 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
DE102004030612B3 (de) * 2004-06-24 2006-04-20 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
KR100721986B1 (ko) 2007-05-25
US20040251500A1 (en) 2004-12-16
DE10326578B4 (de) 2006-01-19
CN1298021C (zh) 2007-01-31
DE10326578A1 (de) 2005-01-05
US7122865B2 (en) 2006-10-17
FR2856193B1 (fr) 2007-03-16
KR20060104971A (ko) 2006-10-09
FR2856193A1 (fr) 2004-12-17
JP2005005711A (ja) 2005-01-06
TW200428492A (en) 2004-12-16
KR20040107375A (ko) 2004-12-20
CN1574227A (zh) 2005-02-02

Similar Documents

Publication Publication Date Title
JP5498163B2 (ja) 多層半導体ウエハ及びその製造方法並びに素子
TWI278540B (en) A method of fabricating an epitaxially grown layer
JP2608351B2 (ja) 半導体部材及び半導体部材の製造方法
JP5468528B2 (ja) 単結晶ダイヤモンド成長用基材及びその製造方法並びに単結晶ダイヤモンド基板の製造方法
KR100721986B1 (ko) Ｓｏｉ 웨이퍼 및 그 제조방법
TW201707051A (zh) 以可控制薄膜應力在矽基板上沉積電荷捕捉多晶矽薄膜之方法
TW200845137A (en) Semiconductor wafer and process for its production
US7273657B2 (en) Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US6933566B2 (en) Method of forming lattice-matched structure on silicon and structure formed thereby
JP2008538658A (ja) 中間基板とその製造方法
TW200917338A (en) Structures having lattice-mismatched single-crystalline semiconductor layers on the same lithographic level and methods of manufacturing the same
US20050161773A1 (en) Rare earth-oxides, rare earth nitrides, rare earth phosphides and ternary alloys with silicon
CN114556526A (zh) 形成用于复合衬底的高电阻率处理支撑体的方法
JP3176072B2 (ja) 半導体基板の形成方法
JP7191322B2 (ja) 半導体基板の製造方法
JP2011501431A (ja) Ｓｏｉ上の窒化ガリウム半導体装置およびそれを製造する方法
JPH05217821A (ja) 半導体基板の作製方法
JP2015163566A (ja) β−Ｇａ２Ｏ３系単結晶基板
JPH10289906A (ja) Ｉｉｉ−ｖ族エピタキシャル・ウェハ製造
JP2020021828A (ja) 半導体装置および半導体装置の製造方法
Ansah-Antwi et al. Growth optimization and characterization of GaN epilayers on multifaceted (111) surfaces etched on Si (100) substrates
JP2007250676A (ja) 異種材料の積層基板の製造方法
JP3342442B2 (ja) 半導体基板の作製方法及び半導体基板
TWI329923B (en) Method of mandfacturing a semiconductor substrate
US7030000B2 (en) Method for fabricating a metallic oxide of high dielectric constant, metallic oxide of high dielectric constant, gate insulating film and semiconductor element

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent