KR20110028278A - 분리 기술을 사용하는 전자 디바이스 형성 방법 - Google Patents
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Abstract
전자 디바이스 형성 방법은 반도체 재료를 포함하는 기판의 측면에 인접하여 패터닝된 층을 형성하는 단계를 포함할 수 있다. 이 방법은 기판으로부터 반도체층 및 패터닝된 층을 분리하는 단계를 또한 포함할 수 있고, 반도체층은 기판의 부분이다.
Description
본 발명은 일반적으로 반도체, 특히 기판으로부터 분리되어 있는 층 상에 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
다양한 성장 프로세스를 사용하여 두꺼워져 있는 기판 또는 기판 상에 전사되어 있는 반도체 층의 사용은 실리콘-온-절연체(SOI) 기술과 같은 기술에 사용되고 있다. 층의 전사는 벽개(cleaving) 평면의 혼입, 이질 기판(foreign substrate)으로의 접합 및 표면층의 분리 프로세스를 포함한다. 벽개 평면의 혼입은 이온 주입 또는 다공성 층의 형성의 프로세스를 사용하여 수행된다. 이질 기판으로의 접합은 극히 평활한 표면 상의 반데르발스 힘(Van der Waals force), 적합한 재료를 사용하는 공정 접합(eutectic bonding), 또는 적합한 재료, 상승된 온도 및 상승된 압력을 사용하는 열 압축 접합을 포함한다. 분리는 이온 주입 중에 형성된 기포 및 균열의 어닐링을 포함한다. 디바이스의 형성시에, 이온 주입 및 평활한 표면의 형성과 같은 프로세스의 사이클 시간 및 비용은 고가이다.
전자 디바이스의 형성시에, 접합부가 광전 전지 및 발광 다이오드와 같은 용례를 위해 사용된다. 일반적으로, 접합부는 기판의 반대 측면들 상에 접촉된다. 다른 용례에서, 복수의 접점이 디바이스의 일 측면을 따라 놓일 수 있다.
본 발명에 따른 전자 디바이스 형성 방법은 반도체 재료를 포함하는 기판의 측면에 인접하여 패터닝된 층을 형성하는 단계를 포함할 수 있다. 이 방법은 기판으로부터 반도체층 및 패터닝된 층을 분리하는 단계를 또한 포함할 수 있고, 반도체층은 기판의 부분이다.
실시예가 예로서 도시되고 첨부 도면에 한정되는 것은 아니다.
도 1은 기판 내에 분리-향상 종을 형성한 후의 작업편의 부분의 단면도.
도 2는 기판 상에 유전층을, 그리고 상기 기판 내에 도핑된 영역을 형성한 후의 도 1의 작업편의 단면도.
도 2는 시드층의 형성 후의 도 1의 작업편의 단면도.
도 3은 금속 함유층의 형성 후의 도 2의 작업편의 단면도.
도 4는 금속 함유층으로부터 금속 함유 구역을 형성한 후의 도 3의 작업편의 단면도.
도 5는 유전층의 부분들이 재성형된 후의 도 4의 작업편의 단면도.
도 6은 유전층의 개구 내에 금속 영역을 형성한 후의 작업편의 단면도.
도 7은 기판으로부터 반도체층을 분리한 후의 도 6의 작업편의 단면도.
도 8은 실시예에 따른 실질적으로 완성된 반도체 디바이스를 형성한 후의 도 7의 작업편의 단면도.
도 9는 도 1 내지 도 7에 대해 설명된 임의의 절차를 사용하여 반대 측면들로부터 반도체층이 분리되어 있는 실시예의 단면도.
도 10은 다른 실시예에 따른 반사기를 형성한 후의 도 8의 작업편의 단면도.
도 11 및 도 12는 대안 실시예에 따른 작업편의 부분의 단면도.
도 13은 잉곳 형태의 기판, 도핑된 영역 및 도전층을 포함하는 작업편의 부분의 단면도.
도 14는 반도체층, 도핑된 영역, 도전층의 조합이 기판으로부터 분리된 후의 도 13의 작업편의 단면도.
도 1은 기판 내에 분리-향상 종을 형성한 후의 작업편의 부분의 단면도.
도 2는 기판 상에 유전층을, 그리고 상기 기판 내에 도핑된 영역을 형성한 후의 도 1의 작업편의 단면도.
도 2는 시드층의 형성 후의 도 1의 작업편의 단면도.
도 3은 금속 함유층의 형성 후의 도 2의 작업편의 단면도.
도 4는 금속 함유층으로부터 금속 함유 구역을 형성한 후의 도 3의 작업편의 단면도.
도 5는 유전층의 부분들이 재성형된 후의 도 4의 작업편의 단면도.
도 6은 유전층의 개구 내에 금속 영역을 형성한 후의 작업편의 단면도.
도 7은 기판으로부터 반도체층을 분리한 후의 도 6의 작업편의 단면도.
도 8은 실시예에 따른 실질적으로 완성된 반도체 디바이스를 형성한 후의 도 7의 작업편의 단면도.
도 9는 도 1 내지 도 7에 대해 설명된 임의의 절차를 사용하여 반대 측면들로부터 반도체층이 분리되어 있는 실시예의 단면도.
도 10은 다른 실시예에 따른 반사기를 형성한 후의 도 8의 작업편의 단면도.
도 11 및 도 12는 대안 실시예에 따른 작업편의 부분의 단면도.
도 13은 잉곳 형태의 기판, 도핑된 영역 및 도전층을 포함하는 작업편의 부분의 단면도.
도 14는 반도체층, 도핑된 영역, 도전층의 조합이 기판으로부터 분리된 후의 도 13의 작업편의 단면도.
당 기술 분야의 숙련자는 도면의 요소가 간단화 및 명료화를 위해 도시되어 있고, 반드시 실제 축적대로 도시되어 있지는 않다는 것을 이해한다. 예를 들어, 도면의 요소의 일부의 치수는 본 발명의 실시예의 이해를 향상시키는 것을 돕도록 다른 요소에 대해 과장되어 있을 수 있다.
이하의 설명은 도면과 함께 본 명세서에 개시된 교시의 이해를 지원하기 위해 제공된다. 이하의 설명은 교시의 특정 구현예 및 실시예에 초점을 맞출 것이다. 이 초점화는 교시를 설명하는 것을 지원하도록 제공되고, 교시의 범주 또는 적용 가능성에 대한 한정으로서 해석되어서는 안된다. 그러나, 다른 교시가 이 출원에 명백히 이용될 수 있다.
이하에 설명되는 실시예의 상세에 접근하기 전에, 몇몇 용어가 정의되거나 명료화된다. 용어 "금속" 및 그 임의의 변형은 (1) 1족 내지 12족 중 임의의 것 내에 또는 (2) 13족 내지 15족 내에 있는 원소, 원자 번호 13(Al), 50(Sn) 및 83(Bi)에 의해 규정된 라인을 따라 그리고 그 아래에 있는 원소, 또는 이들의 임의의 조합을 포함하는 재료를 칭하는 것으로 의도된다. 금속은 실리콘 또는 게르마늄을 포함하지 않는다. 그러나, 금속 실리사이드는 금속 재료라는 것을 주목하라.
본 명세서에 사용될 때, 용어 "포함한다", "포함하는", "구비한다", "구비하는", "갖는다", "갖는" 또는 이들의 임의의 변형은 비배제적인 포함을 커버하는 것으로 의도된다. 예를 들어, 특징들의 리스트를 포함하는 방법, 물품 또는 장치는 반드시 이들 특징들에만 한정되는 것은 아니고, 명시적으로 열거되지 않거나 이러한 방법, 물품 또는 장치에 고유적인 다른 특징들을 포함할 수 있다. 또한, 명시적으로 반대로 언급되지 않으면, "또는"은 '배제적인 또는'이 아니라 '포함적인 또는'을 칭한다. 예를 들어, 조건 A 또는 B는 이하의 것, 즉 A가 참이고(또는 존재함) B가 거짓이다(또는 존재하지 않음), A가 거짓이고(또는 존재하지 않음) B가 참이다(또는 존재함), A 및 B의 모두가 참이다(또는 존재함) 중 임의의 하나에 의해 만족된다.
또한, 단수 형태의 표현은 본 명세서에 설명된 요소들 및 구성 요소들을 설명하는데 이용된다. 이는 단지 편의상 본 발명의 범주의 일반적인 개념을 제공하기 위해 수행된다. 이 설명은 다르게 의미되는 것이 명백하지 않으면, 하나 또는 적어도 하나 및 단수를 포함하고 또한 복수를 포함하거나 그 반대도 마찬가지인 것으로 숙독되어야 한다. 예를 들어, 단일의 품목이 본 명세서에 설명될 때, 하나 초과의 품목이 단일의 품목 대신에 사용될 수도 있다. 유사하게, 하나 초과의 품목이 본 명세서에 설명되는 경우, 단일의 품목이 이 하나 초과의 품목을 대체할 수도 있다.
원소의 주기율표 내의 칼럼에 대응하는 족 번호들은 화학 및 물리학의 CRC 핸드북(CRC Handbook of Chemistry and Physics), 제 81 판(2000-2001년)에서 알 수 있는 바와 같은 "새로운 명명법" 규약을 사용한다.
달리 정의되지 않으면, 본 명세서에 사용된 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 숙련자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다. 재료, 방법 및 예는 단지 예시적인 것이고 한정이 되도록 의도되는 것은 아니다. 본 명세서에 설명되지 않은 정도로, 특정 재료 및 처리 동작에 관한 다수의 상세는 통상적이고, 반도체 및 전자 분야 내의 교과서 및 다른 소스에서 발견될 수 있다.
전자 디바이스 형성 방법은 반도체 재료를 포함하는 기판의 측면에 인접하여 패터닝된 층을 형성하는 단계를 포함할 수 있다. 이 방법은 기판으로부터 반도체층 및 패터닝된 층을 분리하는 단계를 또한 포함할 수 있고, 여기서 반도체층은 기판의 부분이다. 특정 실시예에서, 본 명세서에 설명된 실시예들은 수행될 분리 기술을 사용하면서 기판의 일 측면에 접점을 형성하는데 사용될 수 있다. 특정 실시예에서, 기판 태에 도입될 분리-향상 종은 기판으로부터 제거될 반도체 재료의 표면층의 더 즉시적인 분리를 허용한다. 기계적인 작업이 분리를 위해 수행될 필요가 없고, 또는 기계적인 작업이 사용되면 이러한 기계적인 작업은 분리-향상 종이 없이 수행된 기계적인 인열 작업에 비교할 때 공격적이거나 손상적일 필요가 없다. 또한, 도핑된 영역 및 접점은 광 또는 다른 방사선이 전자 디바이스에 의해 수용될 수 있는 반대 측면을 따라 형성될 수 있다. 따라서, 접점, 상호 접점 등이 전자 디바이스의 방사선 수용면을 따라 형성되지 않기 때문에 효율이 향상된다. 이하의 설명은 특정 수치값 및 구성을 포함하는 다수의 상세를 제공하지만, 이 명세서를 숙독한 후에, 당 기술 분야의 숙련자들은 본 명세서에 설명된 실시예가 단지 예시적인 것이고 본 발명의 범주를 한정하는 것은 아니라는 것을 이해할 수 있을 것이다.
도 1은 주 측면(105) 및 기판(102)의 반대 측면을 따른 반대 측면(110)을 갖는 기판(102)을 포함하는 작업편(100)을 도시한다. 기판은 14족 원소(실리콘, 게르마늄 또는 탄소), 14족 원소의 임의의 조합(실리콘 게르마늄, 탄소 도핑된 실리콘 등) 또는 13족-15족 반도체(갈륨 비소, 갈륨 니트라이드, 인듐 포스파이드, 갈륨 인듐 비소 등)를 포함하는 반도체 기판일 수 있다. 기판(102)은 실질적으로 단결정질, 비정질, 또는 다결정질 반도체 기판을 포함할 수 있다. 다른 실시예에서, 재료의 다양한 조합이 기판을 형성할 수 있다. 특정 실시예에서, 기판은 적어도 대략 50 미크론 또는 적어도 대략 200 미크론의 두께를 가질 수 있다. 두께에 이론적인 상한은 없지만, 기판은 대략 5 미터 이하 또는 대략 0.1 미터 이하일 수 있다. 이후의 도면에서, 반대 측면(110)에 인접한 기판(102)의 부분은 간단화를 위해 도시되지 않는다. 대안 실시예에 설명되는 바와 같이, 잉곳 처리가 실질적으로 직사각형의 시트를 형성하는데 사용될 수 있다.
분리-향상 종은 도 1에 도시된 바와 같이 기판(102)의 주 측면(106) 아래에 깊이(104)로 주입될 수 있다. 이온 주입은 결함 부위를 생성할 수 있고, 이 결함 부위는 후속의 분리 작업 중에 기판(102)의 나머지로부터 주 측면(106)을 포함하는 기판(102)의 부분을 분리하여 반도체층을 형성하는 것을 돕는다. 깊이(104)는 기판(102)의 조성 및 광전 전지, 발광 디바이스, 방사선 검출기 등과 같은 특정 전자 용례에 적어도 부분적으로 기초할 수 있다. 특정 실시예에서, 투영된 범위는 후속 분리시에 형성될 수 있는 반도체층의 원하는 두께와 실질적으로 동일하다. 실시예에서, 투영된 범위는 적어도 대략 1 미크론 또는 적어도 대략 20 미크론이고, 다른 실시예에서 반도체층은 대략 100 미크론 이하 또는 대략 50 미크론 이하의 두께를 가질 수 있다.
분리-향상 종은 수소, 헬륨, 붕소, 실리콘, 불소, 염소 등을 포함할 수 있다. 이들 실시예에 한정되는 것은 아니지만, 비교적 가벼운 종은 비교적 무거운 종(예를 들어, 게르마늄 또는 비소)이 사용되는 경우보다 종들이 기판(102) 내로 비교적 더 멀리 주입될 수 있게 한다. 따라서, 기판(102), 특히 기판(102)으로부터 이후에 분리되는 반도체층에 대한 손상이 적을 수 있다. 특정 종이 선택된 후에, 주입 에너지는 깊이(104)에 대응하는 원하는 투영된 범위를 성취하기 위해 결정된다. 투영된 범위는 반대 측면(110)에 비교할 때 기판(102)의 주 측면(106)에 더 근접하여 놓일 수 있다. 특정 실시예에서, 투영된 범위는 후속의 분리시에 형성될 수 있는 반도체층의 원하는 두께와 실질적으로 동일하다. 주입물의 투여량은 적어도 대략 1015 ions/cm2, 대략 1016 ions/cm2 또는 그 이상일 수 있다.
다른 실시예에서, 분리-향상 종은 프로세스 흐름에서 또는 본 명세서에서 이하에 설명되는 전기 화학 프로세스와 같은 상이한 기술을 사용함으로써 도입될 수 있다. 또 다른 실시예에서, 상이한 기술의 조합이 사용될 수 있다.
도 1은 기판(102)의 주 측면(106)과 반대 측면(110)의 모두의 도시를 포함한다. 간단화를 위해, 도 2 내지 도 8은 기판(102)의 반대 측면(110)을 포함하지 않지만, 반대 측면(110)은 여전히 기판(102)의 부분으로 남아 있다.
도 2에 도시된 바와 같이, 유전층(202)이 기판(102) 위에 형성되고, 도핑된 영역(204, 206)이 기판(102) 내에 형성된다. 유전층(202)은 도핑된 영역(204, 206)에 대한 후속의 접점의 형성을 지원하는데 사용될 수 있다. 유전층(202)은 산화물, 니트라이드 및 옥시니트라이드 등을 포함할 수 있고, 단일 필름 또는 복수의 필름을 성장하거나 증착함으로써 형성될 수 있다. 실시예에서, 유전층(202)은 적어도 대략 1 nm 또는 적어도 대략 1000 nm의 두께를 가질 수 있고, 다른 실시예에서 유전층(202)은 대략 1000 미크론 이하 또는 대략 100 미크론 이하의 두께를 가질 수 있다.
패터닝된 유전층 내의 개구들의 폭 또는 개구들의 패턴은 분리-향상 종이 개구들 바로 아래의 영역 내에 특정 깊이로 그리고 유전층(202)의 나머지 부분의 바로 아래의 영역에서 기판(102) 내로 상이한 깊이로 기판(102) 내에 혼입될 수 있게 한다. 분리-향상 종은 기판(102)의 연속적인 영역이 분리될 수 있게 하기 위한 연속적인 영역을 형성할 수 있다.
유전층(202)은 도핑된 영역(204, 206)이 형성되는 기판(102)의 부분을 노출시키기 위한 개구들을 형성하는 패터닝된 유전층을 형성하도록 패터닝된다. 도핑된 영역(204, 206)에 대응하는 개구들은 실질적으로 동시에 또는 상이한 시간에 형성될 수 있다. 특정 실시예에서, 도핑된 영역(204)에 대응하는 개구들이 형성되고, 기판(102)의 부분이 도핑된 영역(204)을 형성하도록 도핑되고, 다음에 도핑된 영역(206)에 대응하는 다른 개구가 형성되고, 기판(102)의 부분이 도핑된 영역(206)을 형성하도록 도핑된다. 다른 실시예에서, 더 많거나 더 적은 도핑 영역이 형성될 수도 있다. 도핑된 영역(204)은 동일한 전도도 유형 또는 반대 전도도 유형일 수 있다. 실시예에서, 도핑된 영역(204)은 n형 도핑될 수 있고, 도핑된 영역(206)은 p형 도핑될 수 있다. 기판(102)이 p형 도핑될 때, 도핑된 영역(206)은 본체 접점으로서 사용될 수 있고, pn 접합부가 도핑된 영역(204)과 기판(102) 사이의 계면에 형성된다. 전도도 유형은 다른 실시예서 반전될 수 있다.
도핑된 영역(204, 206)은 기상 노 도핑(gas-phase furnace doping), 스핀-온 도펀트, 도핑된 층[도핑된 글래스, 도핑된 반도체층(비정질, 다결정질, 실질적으로 단결정질)]의 증착 또는 성장 또는 이온 주입에 의해 형성될 수 있다. 도핑된 영역(204, 206)은 일반적으로 개별 도핑 시퀀스 중에 형성된다. 어닐링 또는 도펀트 구동이 필요하다면 또는 원한다면 수행될 수 있다. 실시예에서, 도핑된 영역(204, 206)의 최고 농도는 적어도 대략 1017, 1018 또는 1019 atoms/cm3이다. 실시예에서, 도핑된 영역(204)의 접합 깊이는 적어도 대략 0.01 미크론 또는 적어도 대략 0.1 미크론이고, 다른 실시예에서 도핑된 영역(204, 206)의 접합 깊이는 대략 5 미크론 이하 또는 대략 1 미크론 이하이다. 도핑된 영역(204, 206)을 위한 도펀트 소스가 기판(102) 위에 형성된 층을 포함하면, 층은 대응 도핑된 영역이 형성된 후에 제거되거나 제거되지 않을 수 있다. 예를 들어, 도핑된 실리콘층은 기판(102) 위에 형성되고 잔류할 수 있다. 특정 실시예에서, 도핑된 영역(204 또는 206)은 주로 도핑된 실리콘층 내에 놓일 수 있다. 도핑된 영역(206)과 도핑된 영역(204) 사이로서, 이들은 동일한 도펀트 농도 또는 상이한 도펀트 농도, 동일한 접합 깊이 또는 상이한 접합 깊이를 가질 수 있고, 동일한 도핑 기술 또는 상이한 도핑 기술로 형성될 수 있다.
금속 함유층(302)이 도 3에 도시된 바와 같이 유전층(202) 및 도핑된 영역(204, 206) 위에 형성된다. 금속 함유층(302)은 접착 필름, 배리어 필름, 시드 필름, 다른 적합한 필름 또는 이들의 임의의 조합을 포함할 수 있다. 접착 필름은 내화 금속(티타늄, 탄탈, 텅스텐 등)을 포함할 수 있고, 배리어 필름은 금속 니트라이드(TiN, TaN, WN 등) 또는 금속 반도체 니트라이드(TaSiN, WSiN 등)를 포함할 수 있다. 시드 필름은 천이 금속 또는 천이 금속 합금을 포함할 수 있고, 특정 실시예에서 시드 필름은 티타늄, 니켈, 팔라듐, 텅스텐, 구리, 은 또는 금을 포함할 수 있다. 다른 실시예에서, 다른 재료가 접착 필름, 배리어 필름, 시드 필름 또는 이들의 임의의 조합 내에 사용될 수 있다. 금속 함유층(302)은 물리적 기상 증착(증발 또는 스퍼터링과 같은 PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 전기 화학, 다른 적합한 방법, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 실시예에서, 금속 함유층(302)은 적어도 대략 1 nm 또는 적어도 대략 10 nm의 두께를 가질 수 있고, 금속 함유층(302)은 대략 10 미크론 이하 또는 대략 0.1 미크론 이하의 두께를 가질 수 있다.
특정 실시예에서, 금속 함유층(302)은 도 4에 도시된 바와 같이 금속 함유 영역(402)을 형성하기 위해 도핑된 영역(204, 206) 내의 반도체 재료와 금속 함유층(302)을 반응시킴으로써 도핑된 영역(204, 206)에 접합될 수 있다. 금속 함유층(302)은 티타늄, 탄탈, 텅스텐, 코발트, 니켈, 플래티늄 등을 포함할 수 있고, 금속 함유 영역(402)은 금속 실리사이드 화합물을 포함할 수 있다. 유전층(204) 위에 놓인 것들과 같은 미반응 부분들이 제거된다.
또 다른 실시예에서, 레지스트층(미도시)이 금속 함유층(302) 위에 형성될 수 있고, 레지스트층은 유전층(202) 위에 놓인 금속 함유층(302)의 부분들이 노출될 때까지 에칭될 수 있다. 유전층(202) 위에 놓인 금속 함유층(302)의 부분들이 에칭되어, 유전층(202)의 개구 내에 금속 함유 영역(402)을 남겨둔다. 남아 있는 레지스트층이 이어서 제거될 수 있다. 다른 기술(예를 들어, 연마)이 금속 함유 영역(402)을 형성하는데 사용될 수 있다. 다른 실시예(미도시)에서, 도 3의 금속 함유층(302)은 패터닝되지 않고, 유전층(202) 위 및 유전층(202)을 통해 연장하는 개구 내를 포함하여 실질적으로 작업편 위에 잔류한다.
유전층(202)은 도 5에 도시된 바와 같이 재성형될 수 있다. 재성형은 습식 또는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 예를 들어, 실시예에서, 재성형은 HF 침지 또는 플라즈마 에칭을 사용하여 수행된다. 다른 실시예에서, 재성형은 본 명세서에서 이하에 설명되는 바와 같이 프로세스에서 조기에 수행될 수 있다. 특정 실시예에서, 도 5에 도시된 바와 같이 각도(α)는 유전층(202)의 측면과 주 측면(106)에 의해 형성된다. 각도(α)는 예각이고, 실시예에서 각도(α)는 적어도 대략 30°또는 적어도 대략 45°이고, 다른 실시예에서 각도(α)는 대략 75°이하 또는 대략 60°이하이다.
금속 영역(602)은 도 6에 도시된 바와 같이 형성된다. 상이한 기술이 금속 영역(602)을 성취하도록 수행될 수 있다. 금속 영역(602)은 실질적으로 더 두꺼울 수 있고 금속 함유 영역(402)에 비교할 때 비교적 더 높은 컨덕턴스를 가질 수 있다. 특정 실시예에서, 금속 영역(602)은 금속 함유 영역(402)보다 적어도 대략 11배, 대략 50배 또는 대략 500배이다.
금속 영역(602)은 금속 함유 영역(402)에 대해 전술된 금속 또는 금속 합금들 중 임의의 것을 포함할 수 있다. 특정 실시예에서, 금속 영역(602)은 주석, 니켈, 크롬, 구리, 은, 금 또는 이들의 조합을 포함한다. 금속 함유 영역(402)과 유사하게, 금속 영역(602)은 단일 필름 또는 복수의 필름을 포함할 수 있다. 특정 실시예에서, 금속 영역(602)은 본질적으로 금으로 이루어질 수 있고, 다른 실시예에서 금속 영역(602)은 후속의 접합 작업 중에 납땜을 향상시키는 것을 보조하기 위해 주로 비교적 얇은 인듐-주석 합금을 갖는 구리일 수 있다. 재료의 다른 조합들이 금속 영역(602)의 조성이 특정 용례에 적합되도록 사용될 수 있다. 금속 영역(602)은 PVD, CVD, ALD, 전기 화학, 다른 적합한 방법 또는 이들의 임의의 조합에 의해 형성될 수 있다. 금속 영역(602) 및 금속 함유 영역(402)은 동일한 조성 또는 상이한 조성을 포함할 수 있고, 동일한 기술 또는 상이한 기술을 사용하여 형성될 수 있다. 다른 실시예에서, 금속 영역(602)은 적어도 대략 10 미크론 또는 적어도 대략 30 미크론의 두께를 가질 수 있고, 다른 실시예에서 금속 영역(602)은 대략 2 mm 이하 또는 대략 100 mm 이하의 두께를 가질 수 있다.
특정 실시예에서, 금속 영역(602)은 분리-향상 종이 형성시에 금속 영역(602) 내에 혼입되도록 형성될 수 있다. 전술된 바와 같이, 분리-향상 종은 기판(102)의 잔여부로부터 반도체층의 형태의 기판의 부분을 분리하는 것을 도울 수 있다. 특정 실시예에서, 분리-향상 종은 수소이다. 금속 영역(602)이 도금(즉, 전해 도금 또는 무전해 도금)과 같은 전기 화학 프로세스를 사용하여 형성될 때, 수소가 산성 용액과 같은 도금욕으로부터의 금속 영역(602)으로부터 혼입될 수 있다. PVD, CVD 또는 ALD 프로세스가 사용될 때, 수소는 유기 금속 전구체, 수증기, 수소 함유 플라즈마 또는 이들의 임의의 조합과 같은 수소 함유 가스로부터 도래할 수 있다. 수소는 후속의 어닐링 중에 기판(102) 내의 금속 영역(602)으로부터 이동될 수 있다.
특정 실시예에서, 금속 함유 영역(402)은 금속 영역(602)의 성장을 위한 템플레이트(template)를 형성한다. 전기 화학 작업은 금속 영역(602)이 금속 함유 영역(402)으로부터 형성되도록 수행될 수 있지만, 실질적으로 제로 또는 단지 무시할만한 양의 재료가 유전층(202)으로부터 성장된다. 다른 실시예에서, 알루미늄, 니켈, 은, 적합한 금속 실리케이트 또는 이들의 임의의 조합을 포함하는 금속 페이스트가 기판(102)의 반대 측면보다 주 측면에 더 근접하여 작업편의 측면 상에 도포될 수 있다. 연마가 수행되어 유전층(202) 위에 놓인 금속 영역(602)의 부분을 제거할 수 있다.
다른 실시예에서, 분리-향상 종은 전기장에 의해 이동될 수 있다. 예를 들어, 수소가 양으로 하전되면, 기판으로부터 충분히 강한 음전하, 금속 영역(602) 상의 양전하 또는 양자 모두가 금속 영역(602)으로부터 기판(102) 내로 수소를 이동시키는데 사용될 수 있다. 전술된 바와 같은 어닐링 및 분리 프로세스가 수행될 수 있다.
분리-향상 종은 전술된 바와 같이 전기 화학 프로세스에 의해 또는 이온 주입에 의해 도입될 수 있다. 특정 실시예에서, 이온 주입과 전기 화학 프로세스의 조합이 분리-향상 종을 제공하는데 사용될 수 있다. 양자 모두가 사용될 때, 분리-향상 종의 이온 주입을 위한 낮은 투여량이 사용될 수 있다. 예를 들어, 조합은 대략 1 내지 2 정도의 크기만큼 주입 중에 투여량을 감소시킬 수 있다.
어닐링 후의 가열 또는 냉각 중에, 응력이 기판(102) 내에 형성되어 도 7에 도시된 바와 같이, 기판(102)의 잔여부로부터 금속 영역(602), 금속 함유 영역(402), 유전층(202), 도핑된 영역(204, 206) 및 기판(102)의 부분인 반도체층(702)을 분리하는 것을 도울 수 있다. 따라서, 도 6의 분리-향상 종(104)의 위치는 그로부터 분리가 작업편 내의 재료들 사이의 열팽창 계수의 오정합 및 스트레인에 기인하여 발생할 수 있는 취약점을 나타낸다. 분리는 가열 또는 냉각 중에 또는 그 후에 발생할 수 있다. 예를 들어, 기계적인 작업이 분리를 돕는데 사용될 수 있다. 특정 실시예에서, 분리는 분리가 수행될 위치 또는 이 위치에 인접한 위치에서 기판(102)을 벽개하거나 파단함으로써 발생할 수 있다. 웨지, 와이어, 톱, 레이저, 음향 디바이스 또는 이들의 임의의 조합이 기계적인 분리를 지원하는데 사용될 수 있다. 다른 실시예에서, 금속 페이스트가 작업편 위에 기계적으로 도포될 수 있고, 강화된 또는 취급 기판이 금속 페이스트에 부착되어 분리 작업을 지원하는데 사용될 수 있다. 특정 실시예에서, 분리는 박리 작업과 유사할 수 있다. 도 7에 도시된 바와 같이, 반도체층(702)은 금속 영역(602)을 포함하는 작업편의 부분에 접합되어 유지된다. 반도체층(720), 금속 영역(602) 및 유전층(202)의 조합은 추가의 처리를 위해 기계적으로 취급되기에 충분히 두껍다.
기판(102)은 형성될 다른 반도체 디바이스를 위한 핸들로서 재사용될 수 있다. 다른 실시예에서, 기판(102)은 후속의 전자 디바이스를 위해 기판(102)을 재사용하기 전에 화학적 또는 기계적 방법 또는 이들의 조합을 사용하여 연마된다.
도 8은 실질적으로 완성된 반도체 디바이스(800)를 도시한다. 반사 방지 코팅(812), 패시베이션층(814), 다른 캡슐화층 또는 이들의 임의의 조합이 반도체층(702)의 반대 측면(806)을 따라 형성될 수 있다. 층(812, 814)은 반도체 디바이스(800)를 위한 용례가 광전 전지일 때 사용될 수 있다. 광 또는 다른 방사선이 반대 측면(806) 부근에서 수용되고, 접점[예를 들어, 금속 영역(602)]이 주 측면(106) 부근에 형성된다. 양 측면보다는 일 측면을 따라 접점을 가짐으로써, 더 많은 영역이 방사선을 수용하기 위해 사용될 수 있다.
전자 디바이스는 반도체 디바이스(800) 또는 반도체 디바이스(800)와 유사하거나 상이한 복수의 반도체 디바이스를 포함할 수 있다. 전자 디바이스는 반도체 디바이스들 중 하나 이상을 포함하는 태양광 패널일 수 있고, 반도체 디바이스들은 광전 디바이스이다. 다른 실시예에서, 전자 디바이스는 반도체 디바이스들 중 하나 이상을 포함하는 디스플레이일 수 있고, 반도체 디바이스는 발광 디바이스이다. 또 다른 실시예에서, 전자 디바이스는 반도체 디바이스들 중 하나 이상을 포함하는 방사선 검출기일 수 있고, 반도체 디바이스는 방사선 센서이다. 전자 디바이스는 상이한 유형의 반도체 디바이스를 포함할 수 있다. 예를 들어, 전자 디바이스는 방 내의 주위광 레벨에 기초하여 디스플레이의 강도를 조정하기 위한 제어 논리를 포함하는 디스플레이를 포함할 수 있다. 이 특정 전자 디바이스에서, 발광 디바이스 및 방사선 센서의 모두가 사용될 수 있다. 이 명세서를 숙독한 후에, 당 기술 분야의 숙련자들은 다수의 상이한 구성이 광범위한 용례를 성취하기 위해 사용될 수 있다는 것을 이해할 수 있을 것이다.
도 9는 다른 실시예의 작업편을 도시하고, 반도체층의 분리 방법은 기판(102)의 반대 측면들을 따라 실시된다. 전술된 프로세스들 중 임의의 것이 방법을 위해 사용될 수 있다. 도 9에 도시된 바와 같은 실시예는 특정의 비한정적인 실시예를 포함한다. 이 명세서를 숙독한 후에, 당 기술 분야의 숙련자들은 다른 실시예가 본 명세서에 설명된 개념으로부터 벗어나지 않고 사용될 수 있다는 것을 이해할 수 있을 것이다.
도 9에 도시된 바와 같은 실시예에서, 유전층(202) 및 도핑된 영역(204, 206)이 기판(102)의 주 측면(106)을 따라 형성되고, 유전층(922) 및 도핑된 영역(924, 926)이 기판(102)의 반대 측면(110)을 따라 형성된다. 금속 함유 영역(402, 942)은 각각 유전층(202, 922) 내의 개구 내에 형성되고, 금속 영역(602, 962)은 각각 금속 함유 영역(402, 942)으로부터 형성된다. 분리-향상 종은 프로세스 흐름 내의 하나 이상의 지점에서 도입될 수 있다. 어닐링 사이클은 반도체층(702, 972)이 기판(102)으로부터 분리될 수 있게 한다.
패터닝된 유전층(202, 922)이 도 2의 유전층(202)에 대해 전술된 바와 같은 임의의 기술을 사용하여 형성될 수 있고, 도핑된 영역(204, 206, 924, 926)은 도 2의 도핑된 영역(204, 206)에 대해 전술된 바와 같은 임의의 기술을 사용하여 형성될 수 있다. 금속 함유 영역(402, 942)은 도 4의 금속 함유 영역(402)에 대해 전술된 바와 같은 임의의 기술을 사용하여 형성될 수 있다. 유전층(202, 922)의 재성형은 선택적이고, 수행된다면 전술된 바와 같이 수행될 수 있다. 금속 영역(602, 962)은 도 6의 금속 영역(602)에 대해 전술된 바와 같은 임의의 기술을 사용하여 형성될 수 있다. 반도체층(702, 972)을 형성하는데 있어서의 분리-향상 종(미도시) 및 분리 기술은 도 7의 반도체(702) 및 분리-향상 종(프로세스 흐름의 상이한 지점들에서의)에 대해 전술된 바와 같은 임의의 기술을 사용하여 형성되거나 수행될 수 있다.
각각의 세트의 특징들에 대해[즉, 유전층(202, 922) 등에 대해], 이러한 특징들은 동일한 조성 또는 상이한 조성, 동일한 전도도 유형 또는 상이한 전도도 유형을 가질 수 있고, 동일한 두께 또는 깊이를 갖거나 상이한 두께 또는 깊이를 가질 수 있고, 동일한 수의 필름 또는 상이한 수의 필름을 포함할 수 있고, 동일한 성형 기술 또는 상이한 성형 기술로 형성될 수 있고, 또는 실질적으로 동시에 또는 상이한 시간에 형성될 수 있다.
전술되고 또한 도 9에 도시된 실시예와 같은 이중 처리 실시예는 하나 이상의 처리 작업이 동시에 수행될 수 있게 하고, 따라서 설비 처리량을 증가시킬 수 있다. 동일한 유형 또는 상이한 유형의 반도체 디바이스가 기판(102)의 반대 측면들을 따라 형성될 수 있다.
또 다른 실시예에서, 재료의 층은 금속 영역(602) 사이의 위치에서 광 또는 다른 방사선을 반사하는데 사용될 수 있다. 도 10을 참조하면, 유전층(1004) 및 반사기(1006)가 유전층(202) 및 금속 영역(602) 위에 형성된다. 유전층(1004)은 광, 자외선 방사선 또는 이들의 조합과 같은 타겟된 방사선에 대해 비교적 높은 투과도를 가질 수 있다. 유전층(1004)은 산화물, 니트라이드 또는 이들의 임의의 조합을 포함할 수 있다. 유전층(1004)은 반사기(1006)가 도전성 재료를 포함할 때 반사기(1006)로부터 금속 영역(602)을 전기적으로 절연하는데 사용될 수 있다. 실시예에서, 유전층(1004)은 적어도 대략 1 nm 또는 적어도 대략 100 nm의 두께를 가질 수 있고, 다른 실시예에서 유전층(1004)은 대략 1000 미크론 이하 또는 대략 1 미크론 이하의 두께를 가질 수 있다.
반사기(1006)는 반사성 재료를 포함할 수 있고, 실리콘, 은, 알루미늄, 니켈, 미러형 마감부를 제공할 수 있는 다른 적합한 재료 또는 이들의 임의의 조합을 포함할 수 있다. 반사기(1006)는 금속 함유층(302) 또는 금속 영역(602)에 대해 전술된 임의의 기술을 사용하여 형성될 수 있다. 반사기(1006)는 주로 반사를 위해 사용되기 때문에, 그 두께는 매우 얇은 것으로부터 매우 두꺼운 것까지 다양할 수 있다. 실시예에서, 반사기(1006)는 적어도 대략 2 nm 또는 적어도 대략 30 nm의 두께를 가질 수 있고, 다른 실시예에서 반사기(1006)는 대략 2 mm 이하 또는 대략 100 mm 이하의 두께를 가질 수 있다.
다른 실시예에서, 반사기(1006)는 TiO2, Ta2O5, 다른 적합한 재료 또는 이들의 임의의 조합과 같은 절연체를 포함할 수 있다. 이 특정 실시예에서, 유전층(1004)은 필요하지 않을 수 있고 생략될 수 있다.
반사기(1006) 및 선택적 유전층(1004)은 금속 영역(602)이 형성된 후에 임의의 시간에 형성될 수 있다. 따라서, 특정 실시예에서, 반사기(1006)는 분리가 수행되기 전에 형성될 수 있다. 이 실시예에서, 반사기(1006)는 이후에 형성된 반도체층(702)에 충분한 기계적인 지지를 제공하도록 하는 두께를 가질 수 있다. 분리-향상 종은 조기의 처리 대신에 또는 그에 추가하여 반사기(1006)의 형성 중에 기판(102) 내에 도입될 수 있다. 반사기(1006)가 사용되고 충분히 두꺼울 때, 금속 영역(602)의 두께는 두꺼울 필요는 없을 수 있다.
다른 실시예에서, 유전층은 도 11 및 도 12에 도시된 것들과 같이, 각형성된 유전 영역을 형성하도록 패터닝될 수 있다. 각형성된 영역은 램버시안(Lambertian) 반사기로서 작용하고, 금속층이 각형성된 유전 영역 위에 놓인다. 패터닝은 습식 에칭, 건식 에칭 또는 이들의 조합을 사용하여 수행될 수 있다. 또한, 유전층은 복수의 필름, 가변 조성(예를 들어, 필름 내의 다공성 또는 다른 도펀트의 증가하거나 감소하는 양)을 갖는 필름 또는 이들의 임의의 조합을 포함할 수 있다. 패터닝은 또한 도 12에 대해 설명된 바와 같은 반전 패터닝 기술에 의해 실시될 수도 있다.
도 11은 다른 실시예의 반도체 디바이스를 도시하고, 유전층(202)은 삼각형 형상을 갖는 패터닝된 유전층(1102)으로 대체된다. 다른 유전층(1104) 및 반사기(1106)는 도 10에 대해 설명된 바와 같은 유전층(1004) 및 반사기(1006)와 유사하다. 이 특정 실시예에서, 유전층(1102, 1104)은 반도체 디바이스에 의해 수용되거나 반도체 디바이스로부터 방출되도록 설계된 방사선에 실질적으로 투과성일 수 있다. 반사기(1106)는 미러형 마감부를 가질 수 있다. 따라서, 패터닝된 유전층(1102)과 반사기(1106)의 조합은 램버시안 반사기를 형성한다. 다른 실시예(미도시)에서, 유전층은 산화물의 적절한 굴절 특성 및 상호 접속부의 도전성 특성을 얻도록 도전성 산화물로 대체될 수 있다. 이 특정 실시예에서, 단지 단일의 도핑된 영역이 반도체층(702)의 주 측면(106)을 따라 놓일 수 있거나 어떠한 도핑된 영역도 반도체층(702)의 주 측면(106)을 따라 놓일 수 없다.
도 12는 상이한 램버시안 반사기를 갖는 반도체 디바이스를 도시한다. 도 11과 비교할 때, 패터닝된 유전층(1202)은 반도체층(702)으로부터의 거리가 증가함에 따라 더 넓은 폭을 갖는 특징을 갖는다. 반전 패터닝 기술이 도 12에 도시된 바와 같은 형상을 성취하는데 사용될 수 있다. 이후에 형성된 패터닝된 유전층(1202)의 특징들 사이의 위치에 형성된 패터닝된 희생층(미도시)이 놓일 것이다. 패터닝된 유전층(1202)을 형성한 후에, 패터닝된 희생층은 제거된다. 패터닝된 희생층은 단일 특징 또는 특징들의 조합(예를 들어, 측벽 스페이서를 갖는 단면 직사각형 형상)을 갖고 형성될 수 있다. 다른 기술이 패터닝된 유전층(1202)을 형성하는데 사용될 수 있다.
다른 유전층(1204) 및 반사기(1206)가 도 10에 대해 설명된 바와 같은 유전층(1004) 및 반사기(1006)와 유사하다. 이 특정 실시예에서, 유전층(1202, 1204)은 반도체 디바이스에 의해 수용되거나 반도체 디바이스로부터 방출되도록 설계된 방사선에 실질적으로 투과성일 수 있다. 반사기(1206)는 미러형 마감부를 가질 수 있다. 따라서, 패터닝된 유전층(1202)과 반사기(1206)의 조합은 램버시안 반사기를 형성한다. 다른 실시예(미도시)에서, 단일의 도핑된 영역이 반도체층(702)의 주 측면(106)을 따라 형성될 수 있거나 어떠한 도핑된 영역도 반도체층(702)의 주 측면(106)을 따라 형성될 수 없다. 이 특정 실시예에서, 시드층과 같은 금속 함유층은 패터닝된 유전층(1202)의 특징과 유사한 형상을 갖는 특징을 갖도록 패터닝될 수 있다.
다른 실시예에서, 도 5에 대해 설명된 바와 같은 재성형 작업은 프로세스에서 조기에 수행될 수 있다. 도 2를 참조하면, 유전층(202)은 단일의 절연 필름 또는 작업편 위에 증착된 복수의 절연 필름으로부터 형성될 수 있다. 특정 실시예에서, 유전층(202)의 특징은 기판(102)으로부터 먼 대응 지점에 비교할 때 기판(102)에 더 근접한 지점에 대해 상이할 수 있다. 실시예에서, 유전층(202)의 조성은 유전층이 복수의 필름을 포함할 때 증착 중에 또는 증착 사이에 변화할 수 있다. 예를 들어, 산화물 필름은 기판(102)에 더 근접할 수 있고, 니트라이드 필름은 산화물 필름 위에 증착될 수 있다. 다른 실시예에서, 인과 같은 도펀트가 증착의 이후의 부분 중에 증가하는 농도로 혼입될 수 있다.
다른 실시예에서, 유전층(202)은 붕소, 인, 다른 적합한 도펀트 또는 이들의 임의의 조합을 포함할 수 있다. 어닐링이 도핑된 영역(204, 206) 내에 도펀트를 활성화하도록 수행될 때, 유전층(202)은 유전층(202)의 상부 코너를 순회하도록 리플로우될 수 있다. 또 다른 실시예에서, 유전층(202) 내의 응력은 조성이 유전층(202)의 두께 전체에 걸쳐 실질적으로 동일할지라도, 증착 파라미터(예를 들어, 무선 주파수 출력, 압력 등)를 변경함으로써 변경될 수 있다. 다른 실시예에서, 상기의 조합들이 사용될 수 있다. 에칭이 유전층(202)을 통해 개구를 형성하도록 수행될 때, 에칭은 등방성 에칭이 유전층(202)의 부분을 에칭하고, 절연 재료를 교대 에칭하고 위에 놓인 마스크의 측벽 에칭부를 에칭하고, 절연 재료를 에칭하고 위에 놓인 마스크의 측벽 에칭부를 에칭하고, 상이한 조성의 장점을 취하고(도핑된 산화물이 미도핑된 산화물보다 빠르게 에칭됨), 패터닝하고 이어서 측벽 스페이서, 다른 적합한 기술 또는 이들의 임의의 조합을 위해 사용되도록 수행될 수 있다. 유전층(202)을 성형하는데 있어서 설명된 다수의 기술이 도 11 및 도 12의 램버시안 반사기를 위한 패터닝된 층을 형성하는데 사용될 수 있다.
전술된 실시예는 웨이퍼 형태인 기판을 사용할 수 있다. 다른 실시예에서, 기판은 잉곳 형태일 수 있다. 도 13에 도시된 바와 같은 특정 실시예에서, 기판(1302)은 실질적으로 원통형일 수 있다. 이러한 기판은 초크랄스키(Czochralski) 성장 기술을 사용하여 성장된 보울(boule)로 제조되고 원하는 형상으로 가공될 수 있다. 잉곳은 대략 50 mm 내지 대략 300 mm 또는 심지어 그 이상의 직경을 가질 수 있다. 잉곳의 길이는 직경보다 클 수 있고, 대략 150 mm 내지 대략 5 m의 범위일 수 있다. 기판(1302)은 기판(102)에 대해 전술된 재료 중 임의의 것을 포함할 수 있다. 작업편(1300)은, 전술된 바와 같이, 임의의 재료들을 포함할 수 있고, 임의의 두께를 가질 수 있고, 각각 도핑된 영역(204), 금속 함유 영역(402) 및 금속 영역(602)과 관련하여 전술된 바와 같은 기술들 중 임의의 것을 사용하여 형성될 수 있는 도핑된 영역(1304), 금속 함유 영역(1306) 및 금속 영역(1308)을 추가로 포함한다. 분리-향상 종(미도시)은 이온 주입 작업 중에, 금속 영역(602)의 형성 중에 또는 양자 모두 중에 작업편 내에 도입될 수 있다. 이 명세서를 숙독한 후에, 당 기술 분야의 숙련자들은 작업편(1300)의 영역 또는 필름 중 하나 이상이 요구되지 않고 사용되지 않을 수도 있고, 도시되지는 않았지만 전술된 바와 같은 다른 영역 또는 필름이 사용될 수도 있다는 것을 이해할 수 있을 것이다.
도전성 필름(1308)은 분리가 더 즉시 시작될 수 있는 취약한 위치를 제공하기 위해 스코어링되고, 천공되거나 절단될 수 있다. 다음, 작업편(1300)은 전술된 바와 같이 어닐링 조건을 사용하여 어닐링된다. 어닐링 후의 가열 또는 냉각 중에, 도 14에 도시된 바와 같이, 응력이 기판(1302) 내에 형성되고 도전성 필름(1308), 금속 함유 필름(1306), 도핑된 영역(1304) 및 기판(1302)의 분리된 부분인 반도체층(1410)의 조합을 기판(1302)의 잔여부로부터 분리하는 것을 도울 수 있다. 도 14의 실시예는 또한 전술된 바와 같이 임의의 재료를 포함하고, 임의의 두께를 갖고, 각각 유전층(202), 도핑된 영역(206)에 대해 전술된 바와 같은 기술들 중 임의의 것을 사용하여 형성될 수 있는 패터닝된 유전층(1402) 및 도핑된 영역(1406)을 도시한다. 최종 작업편(1400)은 반도체 디바이스를 형성하도록 더 처리될 수 있다. 이 특정 실시예에서, 반도체 디바이스는 원형 디스크와는 대조적으로, 직사각형 시트의 형태일 수 있다. 또 다른 실시예에서, 기판은 실질적으로 직사각형일 수 있고, 에지 한정(edge-defined) 성장 기술을 사용하여 형성될 수 있다.
본 명세서에 설명된 실시예는 수행될 분리 기술을 사용하는 동안 기판의 일 측면 상에 접점을 형성하는데 사용될 수 있다. 특정 실시예에서, 기판 내에 도입될 분리-향상 종은 기판으로부터 제거될 반도체 재료의 표면층의 더 즉시적인 분리를 허용한다. 기계적인 작업이 분리를 위해 수행될 필요가 없을 수 있고, 또는 기계적인 작업이 사용되면, 이러한 기계적인 작업은 분리-향상 종이 없이 수행된 기계적인 인열 작업에 비교할 때 공격적이거나 손상적일 필요는 없을 수 있다. 또한, 도핑된 영역 및 접점은 광 또는 다른 방사선이 전자 디바이스에 의해 수용될 수 있는 반대 측면을 따라 형성될 수 있다. 따라서, 접점, 상호 접점 등이 전자 디바이스의 방사선 수용면을 따라 형성되지 않기 때문에 효율이 향상된다.
다수의 상이한 양태 및 실시예가 가능하다. 이들 양태 및 실시예의 일부가 이하에 설명된다. 이 명세서를 숙독한 후에, 당 기술 분야의 숙련자들은 이들 양태 및 실시예가 단지 예시적이고 본 발명의 범주를 한정하지는 않는다는 것을 이해할 수 있을 것이다.
제 1 양태에서, 방법은 반도체 기판 내에 제 1 접합부를 형성하는 단계와, 반도체 기판 내에 수소의 영역을 형성하는 단계를 포함할 수 있다. 방법은 반도체 기판이 제 1 측면 위에 유전층을 형성하는 단계와, 유전층을 패터닝하여 개구를 형성하는 패터닝된 유전층을 형성하는 단계를 또한 포함할 수 있다. 방법은 패터닝된 유전층 위에 그리고 개구 내에 제 1 금속층을 형성하는 단계와, 실리사이드층을 형성하기 위해 제 1 금속층을 어닐링하는 단계를 추가로 포함할 수 있다. 방법은 실리사이드층 위에 제 2 금속층을 형성하는 단계로서, 제 2 금속층은 전기 화학 프로세스를 사용하여 형성되는 단계와, 제 2 금속층에 의해 유도된 스트레인 및 어닐링 프로세스에 의해 제 1 금속층, 제 2 금속층 및 반도체층의 조합을 분리하는 단계를 추가로 포함할 수 있다.
제 1 양태의 실시예에서, 방법은 제 2 금속층으로부터 반도체 기판 내로 수소를 이동시키는 단계를 추가로 포함하고, 제 2 금속층으로부터 반도체 기판 내로 수소를 이동시키는 단계는 반도체 기판으로부터 반도체층을 분리하는 것을 지원하도록 반도체 기판의 영역을 약화시키는데 사용된다. 다른 실시예에서, 반도체 내의 수소의 영역은 주입에 의해 형성된다. 또 다른 실시예에서, 반도체 기판 내에 수소의 영역을 형성하는 단계는 반도체 기판 내에 제 1 깊이로 수소의 제 1 영역을 형성하는 단계와, 반도체 기판 내에 제 2 깊이로 수소의 제 2 영역을 형성하는 단계를 포함하고, 제 1 깊이는 제 2 깊이와는 상이하다. 특정 실시예에서, 예각의 각각은 대략 75°이하이다. 다른 특정 실시예에서, 방법은 광의 반사기로서 작용하도록 유전 영역 상에 제 3 금속층을 형성하는 단계를 추가로 포함한다. 다른 특정 실시예에서, 방법은 제 2 금속층 위에 절연층을 형성하는 단계와, 절연층 위에 제 3 금속층을 형성하는 단계를 추가로 포함하고, 제 3 금속층은 제 2 금속층 내의 도전성 부재들 사이의 위치에서 광을 반사한다.
제 1 양태의 다른 실시예에서, 제 1 금속층은 물리적 기상 증착, 원자층 증착, 화학적 기상 증착 또는 이들의 임의의 조합에 의해 형성된다. 또 다른 실시예에서, 제 2 금속층은 티타늄, 텅스텐, 팔라듐, 구리, 주석, 니켈 또는 이들의 임의의 조합을 포함한다. 또 다른 실시예에서, 금속층을 형성하는 단계는 반도체 기판 위에 금속 페이스트를 기계적으로 도포하는 단계를 추가로 포함한다. 또 다른 실시예에서, 반도체 기판은 실리콘, 게르마늄, 갈륨 비소, 갈륨 니트라이드, 인듐 포스파이드 또는 이들의 임의의 조합을 포함한다.
제 1 양태의 다른 실시예에서, 반도체 디바이스는 광전 전지 또는 발광 디바이스이다. 또 다른 실시예에서, 방법은 제 1 접합부로부터 떨어진 제 2 접합부를 형성하는 단계를 추가로 포함한다. 특정 실시예에서, 실리사이드층이 제 1 및 제 2 접합부 내의 반도체 재료로부터 적어도 부분적으로 형성된다. 더 특정 실시예에서, 제 1 접합부는 제 2 접합부와 비교할 때 상이한 극성을 갖는다.
제 2 양태에서, 전자 디바이스 형성 방법은 반도체 재료를 포함하는 기판의 제 1 측면에 인접하여 제 1 패터닝된 층을 형성하는 단계를 포함할 수 있다. 방법은 기판으로부터 제 1 반도체층 및 제 1 패터닝된 층을 분리하는 단계를 또한 포함할 수 있고, 제 1 반도체층은 기판의 제 1 부분이다.
제 2 양태의 실시예에서, 기판은 실질적으로 단결정질 반도체 기판이다. 다른 실시예에서, 기판은 주로 실리콘, 게르마늄, 갈륨 비소, 갈륨 니트라이드, 인듐 포스파이드 또는 이들의 임의의 조합을 포함한다. 또 다른 실시예에서, 방법은 제 1 측면으로부터 제 1 거리에서 기판 내에 제 1 분리-향상 종을 도입하는 단계를 추가로 포함한다. 특정 실시예에서, 분리-향상 종을 도입하는 단계는 제 1 측면보다 제 1 거리에 더 근접한 투영된 범위에 대응하는 에너지에서 분리-향상 종을 주입하는 단계를 포함한다. 더 특정 실시예에서, 투영된 범위는 실질적으로 제 1 거리와 동일하다. 다른 더 특정 실시예에서, 분리-향상 종은 수소, 헬륨 또는 붕소를 포함한다.
제 2 양태의 다른 실시예에서, 방법은 기판과 제 1 패터닝된 층을 어닐링하는 단계를 추가로 포함한다. 또 다른 실시예에서, 방법은 기판의 제 1 측면에 인접한 제 1 영역을 도핑하는 단계를 추가로 포함한다. 또 다른 실시예에서, 제 1 패터닝된 층을 형성하는 단계는 패터닝된 유전층을 형성하는 단계를 포함한다. 특정 실시예에서, 방법은 패터닝된 유전층 내의 개구에 인접한 기판의 제 1 영역을 도핑하는 단계를 추가로 포함한다. 더 특정 실시예에서, 방법은 제 1 부분과 반대의 전도도 유형을 갖는 도펀트로 기판의 제 2 영역을 도핑하는 단계를 추가로 포함하고, 제 1 및 제 2 영역은 기판의 제 1 측면을 따라 놓이고 서로로부터 떨어진다.
제 2 양태의 다른 특정 실시예에서, 방법은 패터닝된 유전층 내의 개구 내에 제 1 금속층을 형성하는 단계를 추가로 포함한다. 더 특정 실시예에서, 방법은 금속 실리사이드 화합물을 형성하기 위해 기판 내의 반도체 재료와 제 1 금속층의 부분을 반응시키는 단계 및 제 1 금속층의 미반응 부분을 제거하는 단계를 추가로 포함한다. 또 다른 특정 실시예에서, 패터닝된 유전층을 형성하는 단계는 측벽 및 저부를 갖는 유전 영역을 형성하는 단계를 포함하고, 측벽 및 저부는 예각을 형성한다. 더 특정 실시예에서, 예각은 대략 75°이하이다. 다른 특정 실시예에서, 방법은 유전 영역의 측벽 상에 부분적으로 형성된 금속 부재를 형성하는 단계를 추가로 포함한다.
제 2 양태의 다른 실시예에서, 제 1 패터닝된 층을 형성하는 단계는 패터닝된 금속층을 형성하는 단계를 포함한다. 특정 실시예에서, 패터닝된 금속층을 형성하는 단계는 제 1 측면에 인접하고 기판 내의 제 1 도핑된 영역에 전기적으로 접속된 제 1 금속 부재를 형성하는 단계를 포함한다. 더 특정 실시예에서, 패터닝된 금속층을 형성하는 단계는 제 1 측면에 인접하고 기판 내의 제 2 도핑된 영역에 전기적으로 접속된 제 2 금속 부재를 형성하는 단계를 포함하고, 제 1 및 제 2 도핑된 영역은 반대 도전형을 갖고 서로로부터 떨어진다.
제 2 양태의 다른 특정 실시예에서, 방법은 패터닝된 금속층을 형성하는 동안 또는 후에 제 1 측면으로부터 제 1 거리에서 기판 내에 제 1 분리-향상 종을 도입하는 단계를 추가로 포함한다. 더 특정 실시예에서, 제 1 패터닝된 금속층은 티타늄, 텅스텐, 팔라듐, 구리, 주석, 니켈 또는 이들의 임의의 조합을 포함한다. 다른 더 특정 실시예에서, 방법은 금속 실리사이드 부재를 형성하는 단계를 추가로 포함하고, 제 1 패터닝된 금속층을 형성하는 단계는 금속 실리사이드 부재를 형성한 후에 수행된다. 또 다른 더 특정 실시예에서, 제 1 패터닝된 금속층을 형성하는 단계는 접착 필름, 배리어 필름, 시드 필름 또는 이들의 임의의 조합을 형성하는 단계를 추가로 포함한다.
제 2 양태의 또 다른 특정 실시예에서, 제 1 패터닝된 금속층을 형성하는 단계는 물리적 기상 증착, 원자층 증착, 화학적 기상 증착, 전기 화학 프로세스 또는 이들의 임의의 조합을 사용하여 수행된다. 더욱 더 특정 실시예에서, 제 1 패터닝된 금속층을 형성하는 단계는 수소 함유 가스를 사용하여 수행된다. 다른 더 특정 실시예에서, 제 1 분리-향상 종을 혼입하는 단계는 제 1 패터닝된 금속층 내에 수소를 혼입하는 단계, 제 1 패터닝된 금속층으로부터 기판 내에 수소를 이동시키는 단계를 포함한다. 더욱 더 특정 실시예에서, 제 1 패터닝된 금속층을 형성하는 단계는 수소의 소스로서 산성 용액을 사용하여 수행된다. 다른 더 특정 실시예에서, 제 1 패터닝된 금속층을 형성하는 단계 및 제 1 패터닝된 금속층 내에 수소를 혼입하는 단계는 특정 시간 기간 동안 실질적으로 동시에 실시된다.
제 2 양태의 다른 실시예에서, 기판으로부터 제 1 반도체층 및 제 1 패터닝된 층을 분리하는 단계는 기판으로부터 제 1 반도체층 및 제 1 패터닝된 층을 기계적으로 분리하는 단계를 포함한다. 특정 실시예에서, 기판으로부터 제 1 반도체층 및 제 1 금속층을 기계적으로 분리하는 단계는 웨지, 와이어 또는 톱, 레이저 또는 음향 디바이스를 사용하여 수행된다. 또 다른 실시예에서, 기판으로부터 제 1 반도체층 및 제 1 패터닝된 층을 분리하는 단계는 기판의 제 1 측면으로부터 실질적으로 제 1 거리에서 기판을 파단하거나 벽개하는 단계를 포함한다. 또 다른 실시예에서, 기판으로부터 제 1 반도체층 및 제 1 패터닝된 층을 분리한 후에, 제 1 패터닝된 층은 제 1 반도체층보다 두껍다. 다른 실시예에서, 방법은 기판과 제 1 패터닝된 층의 조합에 지지 부재를 부착하는 단계를 추가로 포함하고, 지지 부재는 기판의 반대 측면에 비교할 때 기판의 제 1 측면에 더 근접한다. 방법은 기판으로부터 제 1 반도체층 및 제 1 패터닝된 층을 분리한 후에 지지 부재를 제거하는 단계를 또한 포함한다.
제 2 양태의 또 다른 실시예에서, 방법은 제 1 반도체층의 제 2 측면에 인접하여 반사 방지층을 형성하는 단계를 추가로 포함하고, 제 2 측면은 제 1 측면에 반대이다. 특정 실시예에서, 반사 방지층은 500 nm 미만의 제 1 파장에 대한 감소된 반사율을 갖도록 설계되고, 다른 실시예에서 반사 방지층은 700 nm 초과의 제 2 파장에 대한 증가된 반사율을 갖도록 설계된다. 특정 실시예에서, 제 1 파장은 대략적으로 290 nm 내지 400 nm의 범위의 제 1 특정 파장의 제 1 배수이고, 제 2 파장은 대략적으로 전체 수에 0.5를 더한 값의 합에 제 1 특정 파장을 곱한 값이다.
다른 실시예에서, 방법은 제 1 반도체층의 제 2 측면에 인접하여 반사기를 형성하는 단계를 추가로 포함하고, 제 2 측면은 제 1 측면에 반대이다. 특정 실시예에서, 반사기는 램버시안 반사기를 포함한다. 또 다른 실시예에서, 전자 디바이스는 제 1 반도체층 및 제 1 금속층을 포함하는 광전 전지, 제 1 반도체층 및 제 1 금속층을 포함하는 발광 디바이스, 제 1 반도체층 및 제 1 금속층을 포함하는 방사선 검출기 또는 이들의 임의의 조합을 포함한다.
제 2 양태의 다른 실시예에서, 방법은 기판의 제 2 측면에 인접하여 제 2 패터닝된 층을 형성하는 단계와, 기판으로부터 제 2 반도체층 및 제 2 패터닝된 층을 분리하는 단계를 추가로 포함하고, 제 2 반도체층은 기판의 제 2 부분이다. 특정 실시예에서, 제 1 패터닝된 층을 형성하는 단계와 제 2 패터닝된 층을 형성하는 단계는 제 1 시간 기간 동안 실질적으로 동시에 수행된다. 다른 특정 실시예에서, 제 1 반도체층과 제 1 패터닝된 층의 조합은 제 1 반도체 디바이스 유형이고, 제 2 반도체층과 제 2 패터닝된 층의 조합은 제 1 반도체 디바이스 유형이고, 제 1 반도체층의 두께는 실질적으로 제 2 반도체층의 두께와 동일하다. 또 다른 특정 실시예에서, 제 1 반도체층과 제 1 패터닝된 층의 조합은 제 1 반도체 디바이스 유형이고, 제 2 반도체층과 제 2 패터닝된 층의 조합은 제 2 반도체 디바이스 유형이고, 제 1 반도체층의 두께는 제 2 반도체층의 두께와는 상이하다.
일반적인 설명 또는 예에서 전술된 모든 동작이 요구되는 것은 아니고, 특정 동작의 부분이 요구되지 않을 수도 있고, 하나 이상의 다른 동작이 설명된 것들에 추가하여 수행될 수도 있다는 것을 주목하라. 또한, 동작이 열거되는 순서는 반드시 이들이 수행되는 순서대로인 것은 아니다.
이점, 다른 장점 및 문제의 해결책이 특정 실시예와 관련하여 전술되었다. 그러나, 이점, 장점, 문제의 해결책 및 임의의 이점, 장점 또는 해결책이 발생하거나 더 표명되게 할 수 있는 임의의 특징(들)은 임의의 또는 모든 청구범위의 임계적인, 필요한 또는 본질적인 특징으로서 해석되어서는 안된다.
본 명세서에 설명된 실시예의 설명 및 도시는 다양한 실시예의 구조의 일반적인 이해를 제공하도록 의도된 것이다. 설명 및 도시는 본 명세서에 설명된 구조 또는 방법을 사용하는 장치 및 시스템의 요소 및 특징의 모두의 철저하고 포괄적인 설명으로서 기능하도록 의도된 것은 아니다. 개별 실시예들은 또한 단일의 실시예에서 조합하여 제공될 수 있고, 역으로 간략화를 위해 단일 실시예의 개념에서 설명된 다양한 특징들이 또한 개별적으로 또는 임의의 하위조합으로 제공될 수도 있다. 또한, 범위로 언급된 값들의 참조는 이 범위 내의 각각의 및 모든 값을 포함한다. 다수의 다른 실시예가 이 명세서를 숙독한 후에만 당 기술 분야의 숙련자들에게 명백할 수 있다. 다른 실시예가 이 개시 내용으로부터 사용되고 유도될 수 있어, 구조적인 치환, 논리적인 치환 또는 다른 변경이 본 발명의 범주로부터 벗어나지 않고 이루어질 수 있다. 따라서, 본 개시 내용은 한정적인 것보다는 예시적인 것으로서 간주되어야 한다.
102: 기판 104: 깊이
106: 주 측면 110: 반대 측면
202: 유전층 204, 206: 도핑된 영역
302: 금속 함유층 402: 금속 함유 영역
602: 금속 영역 702: 반도체층
800: 반도체 디바이스 806: 반대 측면
812: 반사 방지 코팅 814: 패시베이션층
922: 유전층 924, 926: 도핑된 영역
942: 금속 함유 영역 962: 금속 영역
972: 반도체층 1004: 유전층
1006: 반사기 1102: 유전층
1106: 반사기 1202: 패터닝된 유전층
1204: 유전층 1206: 반사기
1300: 작업편 1302: 기판
1306: 금속 함유 영역 1308: 금속 영역
1400: 작업편 1402: 패터닝된 유전층
1406: 도핑된 영역 1410: 반도체층
106: 주 측면 110: 반대 측면
202: 유전층 204, 206: 도핑된 영역
302: 금속 함유층 402: 금속 함유 영역
602: 금속 영역 702: 반도체층
800: 반도체 디바이스 806: 반대 측면
812: 반사 방지 코팅 814: 패시베이션층
922: 유전층 924, 926: 도핑된 영역
942: 금속 함유 영역 962: 금속 영역
972: 반도체층 1004: 유전층
1006: 반사기 1102: 유전층
1106: 반사기 1202: 패터닝된 유전층
1204: 유전층 1206: 반사기
1300: 작업편 1302: 기판
1306: 금속 함유 영역 1308: 금속 영역
1400: 작업편 1402: 패터닝된 유전층
1406: 도핑된 영역 1410: 반도체층
Claims (15)
- 전자 디바이스 형성 방법으로서,
반도체 재료를 포함하는 기판의 제 1 측면에 인접하여 제 1 패터닝된 층을 형성하는 단계; 및
상기 기판으로부터 제 1 반도체층과 상기 제 1 패터닝된 층을 분리하는 단계를 포함하고,
상기 제 1 반도체층은 상기 기판의 제 1 부분인 전자 디바이스 형성 방법. - 제 1 항에 있어서, 상기 제 1 패터닝된 층을 형성하는 단계는 패터닝된 유전층을 형성하는 단계를 포함하는 전자 디바이스 형성 방법.
- 제 2 항에 있어서, 상기 패터닝된 유전층 내의 개구에 인접하여 상기 기판의 제 1 영역을 도핑하는 단계; 및
상기 제 1 부분과는 반대의 전도도 유형을 갖는 도펀트로 상기 기판의 제 2 영역을 도핑하는 단계를 추가로 포함하고,
상기 제 1 및 제 2 영역은 상기 기판의 제 1 측면을 따라 놓이고 서로로부터 떨어져 있는 전자 디바이스 형성 방법. - 제 2 항 또는 제 3 항에 있어서, 상기 패터닝된 유전층을 형성하는 단계는 측벽 및 저부를 갖는 유전 영역을 형성하는 단계를 포함하고, 상기 측벽 및 저부는 예각을 형성하는 전자 디바이스 형성 방법.
- 제 3 항에 있어서, 상기 제 1 패터닝된 층을 형성하는 단계는 패터닝된 금속층을 형성하는 단계를 포함하는 전자 디바이스 형성 방법.
- 제 5 항에 있어서, 상기 패터닝된 금속층을 형성하는 단계는,
상기 제 1 측면에 인접하고 상기 기판 내의 제 1 도핑된 영역에 전기적으로 접속된 제 1 금속 부재를 형성하는 단계; 및
상기 제 1 측면에 인접하고 상기 기판 내의 제 2 도핑된 영역에 전기적으로 접속된 제 2 금속 부재를 형성하는 단계를 포함하고,
상기 제 1 및 제 2 도핑된 영역은 반대의 전도도 유형을 갖고 서로로부터 떨어져 있는 전자 디바이스 형성 방법. - 제 5 항 또는 제 6 항에 있어서, 상기 기판의 제 1 측면으로부터 제 1 거리에서 상기 기판 내에 제 1 분리-향상 종을 도입하는 단계를 추가로 포함하는 전자 디바이스 형성 방법.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 금속 실리사이드 부재를 형성하는 단계를 추가로 포함하고, 상기 제 1 패터닝된 금속층을 형성하는 단계는 상기 금속 실리사이드 부재를 형성한 후에 수행되는 전자 디바이스 형성 방법.
- 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제 1 패터닝된 금속층을 형성하는 단계는 접착 필름, 배리어 필름, 시드층 또는 이들의 임의의 조합을 형성하는 단계를 추가로 포함하는 전자 디바이스 형성 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 기판으로부터 상기 제 1 반도체층과 상기 제 1 패터닝된 층을 분리하는 단계는 상기 기판으로부터 상기 제 1 반도체층과 상기 제 1 패터닝된 층을 기계적으로 분리하는 단계를 포함하는 전자 디바이스 형성 방법.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 제 1 반도체층의 제 2 측면에 인접하여 반사 방지층을 형성하는 단계를 추가로 포함하고, 상기 제 2 측면은 상기 제 1 측면에 반대인 전자 디바이스 형성 방법.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 제 1 반도체층의 제 2 측면에 인접하여 반사기를 형성하는 단계를 추가로 포함하고, 상기 제 2 측면은 상기 제 1 측면에 반대인 전자 디바이스 형성 방법.
- 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 전자 디바이스는 상기 제 1 반도체층과 상기 제 1 금속층을 포함하는 광전 전지, 상기 제 1 반도체층과 상기 제 1 금속층을 포함하는 발광 디바이스, 또는 상기 제 1 반도체층과 상기 제 1 금속층을 포함하는 방사선 검출기를 포함하는 전자 디바이스 형성 방법.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 기판의 제 2 측면에 인접하여 제 2 패터닝된 층을 형성하는 단계; 및
상기 기판으로부터 제 2 반도체층과 상기 제 2 패터닝된 층을 분리하는 단계를 추가로 포함하고,
상기 제 2 반도체층은 상기 기판의 제 2 부분인 전자 디바이스 형성 방법. - 전자 디바이스 형성 방법으로서,
반도체 기판 내에 제 1 접합부를 형성하는 단계;
상기 반도체 기판 내에 수소의 영역을 형성하여 반도체층을 형성하는 단계;
반도체 기판의 제 1 측면 위에 유전층을 형성하는 단계;
상기 유전층을 패터닝하여 개구를 형성하는 패터닝된 유전층을 형성하는 단계;
상기 패터닝된 유전층 위에 그리고 상기 개구 내에 제 1 금속층을 형성하는 단계;
상기 제 1 금속층을 어닐링하여 실리사이드층을 형성하는 단계;
상기 실리사이드층 위에 제 2 금속층을 형성하는 단계로서, 상기 제 2 금속층은 전기 화학 프로세스를 사용하여 형성되는, 상기 제 2 금속층을 형성하는 단계; 및
상기 제 2 금속층에 의해 도입된 스트레인 및 어닐링 프로세스에 의해 상기 제 1 금속층, 상기 제 2 금속층 및 반도체층의 조합을 분리시키는 단계를 포함하는 반도체 디바이스 형성 방법.
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