WO2006013898A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2006013898A1
WO2006013898A1 PCT/JP2005/014220 JP2005014220W WO2006013898A1 WO 2006013898 A1 WO2006013898 A1 WO 2006013898A1 JP 2005014220 W JP2005014220 W JP 2005014220W WO 2006013898 A1 WO2006013898 A1 WO 2006013898A1
Authority
WO
WIPO (PCT)
Prior art keywords
manufacturing
semiconductor device
film
impurity
gate electrode
Prior art date
Application number
PCT/JP2005/014220
Other languages
English (en)
French (fr)
Inventor
Cheng-Guo Jin
Yuichiro Sasaki
Hiroyuki Ito
Bunji Mizuno
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/659,197 priority Critical patent/US20090023262A1/en
Priority to JP2006531521A priority patent/JPWO2006013898A1/ja
Publication of WO2006013898A1 publication Critical patent/WO2006013898A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to introduction of impurities into a source / drain region of a transistor and activation activity.
  • a shallow junction can be formed using this ion implantation method, there is a limit to the depth that can be formed by ion implantation.
  • boron impurities are shallow and difficult to introduce, and in ion implantation, the depth of the introduction region is limited to a substrate surface force of about lOnm.
  • This plasma doping is a technique in which a reaction gas containing an impurity to be introduced is excited by plasma and the surface of the solid substrate is irradiated with plasma to introduce the impurity. Then, after the impurities are introduced, the introduced impurities are activated by an annealing process.
  • Typical targets for 45nm technology nodes have a sheet resistance of 1000 ⁇ / sq or less and a junction depth of lOnm or less.
  • a melt annealing method using a high power pulsed laser has been proposed.
  • the impurity introduction layer can be melted with a pulsed laser and an extremely shallow and steep junction can be formed by instantaneous diffusion in the molten region.
  • a source and a drain into which impurities are introduced are formed near the surface of the solid substrate, a gate insulating film is formed on the substrate surface between the source and the drain, and a gate electrode is further formed thereon.
  • the melt-type laser annealing method as described above causes the pattern accuracy to deteriorate due to the deformation of the pattern due to the melting of the gate and the melting of the channel part under the gate insulating film simultaneously with the activation of the impurity introduction layer, and the process window is reduced. There was a problem of narrowing.
  • Non-Patent Document 1 and Patent Document 1 described above are formed by forming a uniform thickness of the same type of absorption layer or antireflection film in the transistor region, thereby increasing the activity ratio. Although it can, at the same time, the temperature of the gate part is increased, so the deformation of the pattern due to melting of the gate part has not been solved.
  • Non-patent literature l Electrochem. Soc. Symp. Proc, vol. 2000-9 (2000) p95-106.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-168645
  • the present invention has been made in view of the above circumstances, and it is possible to efficiently perform the activation of the impurity-introduced region, that is, the impurity-introduced layer, and to suppress melting of the gate portion, thereby achieving high accuracy and reliability.
  • An object of the present invention is to provide a high voltage transistor.
  • the selective absorption modulation method is used as annealing means. That is, by selectively forming an antireflection film between the impurity-introduced region and the gate electrode, the light absorption rate of the gate electrode is made smaller than that of the impurity introduction layer. As a result, it was discovered that efficient activation of the impurity introduction layer and suppression of melting of the gate portion (non-melt) can be realized at the same time.
  • the method of the present invention includes a step of forming a gate electrode on a surface of a semiconductor substrate, a step of introducing an impurity so as to sandwich the gate electrode, and a step of activating the impurity.
  • the step of introducing the impurity includes a plasma irradiation step, and the active Prior to the step, the antireflection film is formed on the surface of the region where the impurity is introduced so that the light reflectance of the region where the impurity is introduced is smaller than the reflectance of the surface of the gate electrode.
  • the light reflection preventing film is selectively formed in the region that becomes the source and drain regions, by selectively irradiating the region that becomes the source and drain regions, Since the impurities are activated efficiently, the activation can be performed without irradiating light with a large energy enough to melt the gate portion. The prevention of melting of the gate portion can be realized at the same time, and a highly accurate and highly efficient transistor can be formed.
  • the method of the present invention includes a step of forming a reflective film on the gate electrode prior to the step of activating.
  • the step of introducing the impurity includes a step of introducing an impurity by plasma doping.
  • a shallower source / drain region can be formed, and a region doped with impurities by plasma doping can be activated with high efficiency with a higher light absorption rate.
  • the amount can be reduced and the melting of the gate portion can be suppressed.
  • the step of irradiating the plasma includes a step of making the surface of the semiconductor substrate amorphous by plasma irradiation.
  • the light absorptivity of the region into which the impurity has been introduced can be increased by performing the process of making it amorphous with plasma prior to doping with the impurity. Therefore, since it can be activated with high efficiency, the total energy irradiation amount can be reduced, and the melting of the gate electrode can be suppressed.
  • the method of the present invention includes a method in which the antireflection film is formed so as to have different film thicknesses in the impurity-introduced region and the gate electrode.
  • the antireflection film is formed on the gate electrode and the region where the source and drain are formed.
  • the optical absorptance of the region into which the impurity is introduced can be made higher than that on the gate electrode. Accordingly, since it can be activated with high efficiency, the total energy irradiation amount can be reduced, and melting of the gate portion can be suppressed.
  • the method of the present invention includes a step of irradiating light having a wavelength of 300 nm or more and lOOnm or less.
  • annealing is performed using light having a wavelength of 300 nm or more and l lOOnm or less, so that the reflectance can be further lowered.
  • the step of activating includes the step of irradiating light including a wavelength of 400 nm or less.
  • annealing is performed using light having a wavelength of 400 nm or less, so that the reflectance can be further lowered.
  • the method of the present invention includes a method in which the antireflection film is a translucent film having a refractive index lower than the refractive index of the region into which the impurity is introduced.
  • the reflectance can be lowered by utilizing the interference of the light-transmitting film having a refractive index lower than the refractive index of the region corresponding to the source and drain into which the impurity is introduced.
  • Translucent films such as Si N, Nitrate-Nitride-silicone film SiON are especially compatible with device processes
  • the method of the present invention includes a method in which the antireflection film is a dielectric multilayer film in which two types of low / high refractive index dielectric films are alternately laminated.
  • the reflectivity When there is only a single Si02 layer, there is a limit to the reflectivity.
  • the method of the present invention includes a method in which the reflective film is a metal film having a melting point of 1410 ° C or higher.
  • a metal film having a melting point of 1410 ° C or higher, which is the melting point of crystalline silicon, is It is desirable because it has high reflectivity and is difficult to melt.
  • the metal film is tungsten (W)
  • the activating step includes a step of using light having a wavelength of 410 nm or more.
  • the reflectance is higher than that of crystalline silicon for light having a wavelength of 410 nm or more.
  • the metal film is tantalum (Ta)
  • the activating step includes a step of using light having a wavelength of 600 nm or more.
  • the reflectance is higher than that of crystalline silicon for light having a wavelength of 600 nm or more.
  • the metal film is titanium nitride (TiN), and the step of activating includes a step of using light having a wavelength of 510 nm or more.
  • the reflectance is higher than that of crystalline silicon for light with a wavelength of 510 nm or more.
  • the antireflection film includes an oxide silicon film.
  • An antireflection film can be formed very easily by adjusting the film thickness of silicon oxide.
  • FIG. 1 is a diagram showing a plasma doping apparatus used in Embodiment 1 of the present invention.
  • FIG. 2 is a manufacturing process diagram of a transistor according to Embodiment 1 of the present invention.
  • FIG. 3 is a manufacturing process diagram of a transistor according to Embodiment 2 of the present invention.
  • FIG. 4 Diagram showing reflectivity for each wavelength in a transistor in which an antireflection film is formed after boron impurities are introduced by plasma doping and ion implantation.
  • FIG. 6 A plot of sheet resistance versus laser energy density when an oxide silicon film is formed and when an 85 nm thick oxide silicon film is formed.
  • FIG. 7 Diagram showing reflectance versus wavelength when a high-melting-point metal W, Ta, or TiN film is formed on the gate electrode.
  • plasma doping is performed on the surface of the silicon substrate on which the gate electrode is formed in the step of introducing impurities for forming the source and drain regions.
  • the light reflectance of the region into which the impurity has been introduced is small.
  • a step of forming an antireflection film to include
  • the doping apparatus used in this embodiment includes a vacuum chamber 200 and a plasma source 220 that excites plasma in the vacuum chamber 200 and is placed on a substrate holder 260.
  • plasma doping is performed on the surface of the solid substrate 100 as the substrate to be processed.
  • a vacuum pump 240 is connected to the vacuum chamber 200, a vacuum gauge 230 for vacuum measurement is installed, and a power source 250 is connected to the plasma source 220.
  • a power source 270 for applying a unique electric potential is connected to the substrate holder 260 separately from the aforementioned power source.
  • the vacuum chamber 200 is provided with a gas introduction mechanism for introducing these gases.
  • This gas introduction mechanism is the first substance as a dopant substance (in this case B H
  • a second line 290 (in this case He) for supplying a second substance, which is another substance.
  • a dopant substance as a first substance is supplied to the vacuum chamber 200.
  • a dopant substance and other different substances are introduced as a carrier gas.
  • a gas that has a different property from the dopant material such as a rare gas (having a different mass), and a material that is not electrically active in silicon is selected.
  • An example is He. He was selected as the other second substance.
  • the gas introduction line force composed of the first and second lines 280 and 290 described above also introduces a gas to generate a plasma 210 on the surface of the solid substrate 100 in the vacuum chamber 200.
  • This plasma doping apparatus is used to perform impurity doping for forming the source / drain regions of the transistor.
  • a gate electrode 340 made of a silicon film is formed.
  • a tungsten film (thickness 60 nm) is formed as the reflective film 410 on the gate electrode 340, and is patterned simultaneously with the patterning of the gate electrode. Then, it is set in the plasma doping apparatus shown in FIG. 1, and plasma doping is performed using the gate electrode 340 as a mask as shown in FIG. 2 (a).
  • an antireflection film 400 made of an oxide silicon film having a thickness of about 90 nm is formed by plasma CVD, sputtering, or ion plating, and the key shown in FIG. —Set it on the laser device and irradiate light with a wavelength of 530 nm using an annealing light source 500 as shown in FIG.
  • an antireflection film is also formed on the gate electrode, but the resist used for patterning the gate electrode is left as it is. By performing the lift-off, the antireflection film on the gate electrode is removed.
  • the impurity introduction layer in the source and drain regions can be activated well, and at the same time, the gate electrode and the channel part can be prevented from melting, and the shape and quality can be maintained, with high accuracy and reliability. Can be realized with a high yield.
  • the silicon oxide film may be formed to a thickness sufficient to cover the gate electrode, and the silicon oxide film on the gate electrode may be removed by CMP or resist etch back.
  • FIGS. 3A to 3C are schematic views showing the method of the second embodiment.
  • a reflection film is formed on the surface of the gate electrode, and an acid silicon film as an antireflection film is formed on the surface of the semiconductor substrate that becomes the source and drain regions, and the rolling is performed.
  • the antireflection film 400 is also formed on the surface of the semiconductor substrate that becomes the source / drain region on the gate electrode, and the thickness thereof is made thinner on the gate electrode, so that the gate electrode is formed. Light absorption is suppressed, temperature rise of the gate electrode portion is suppressed, and melting of the gate is suppressed.
  • a gate oxide film 330 made of an oxide silicon film and a gate electrode 340 made of a doubly crystalline silicon film are formed on the surface of the silicon substrate 300.
  • patterning of the gate electrode is performed through a hard mask made of the silicon oxide film 400, and is set in a conventional plasma doping apparatus without removing the hard mask, and plasma doping is performed using the gate electrode 340 as a mask. (Fig. 3 (a)).
  • an antireflection film 400 made of an oxide silicon film having a thickness of about 120 nm is formed in a region that becomes a source / drain region by CVD or the like without removing the hard mask, and then the gate electrode is formed by CMP. A part of the upper silicon oxide film is removed to perform planarization. As a result, an antireflection film 400 having a thickness (dl> d2) of (dl> d2) is formed in the source / drain region where the thickness d2 is smaller on the gate electrode (FIG. 3 (b)).
  • the source / drain region is formed by forming an oxide silicon film on the upper layer while leaving the oxide silicon film used as a hard mask and flattening it by CMP.
  • the force of forming a thin silicon oxide film is used without using a hard mask, and the gate electrode is patterned, and an antireflection film made of an oxide silicon film is formed by the same process. You can make it! ⁇ .
  • a two-layer film of an oxide silicon film and a silicon nitride film may be used as a hard mask.
  • patterning of the gate electrode is performed through a hard mask composed of a two-layer film of an oxide silicon film and a silicon nitride film, and the gate electrode 340 is set in a conventional plasma doping apparatus without removing the hard mask. Using this as a mask, plasma doping is performed.
  • an antireflection film 400 made of an oxide silicon film having a thickness of about 90 nm in a region that becomes a source / drain region by CVD or the like without removing the hard mask the upper layer side of the node mask The silicon nitride film, which is the first film, is removed, and the antireflection film 400 on the gate electrode is also lifted off.
  • an antireflection film having a large film thickness dl (dl> d2) can be formed in a region which becomes a source / drain region having a smaller film thickness d2 on the gate electrode.
  • annealing may be performed with the silicon nitride film remaining as necessary.
  • the antireflection film 400 having a thickness of dl is formed on the regions to be the source region 310 and the drain region 320, and the antireflection film 400 having a thickness of d2 is formed on the gate electrode 340. Then, it is activated by the annealing light source 500.
  • the thicknesses dl and d2 so that the reflectivity at the surface of the region that becomes the source and drain regions is lower than that on the gate electrode, a good impurity introduction layer in the source and drain regions can be obtained. At the same time as activation, it is possible to maintain high precision gate dimensions.
  • boron is introduced as an impurity by plasma doping (referred to as PD) and ion implantation (referred to as ⁇ ), respectively.
  • PD plasma doping
  • ⁇ ion implantation
  • a step of amorphizing with plasma is performed before the step of introducing impurities with plasma, whereby the light absorptance of the region into which impurities are introduced is obtained. Can be raised.
  • the surface of the region into which impurities are introduced is made amorphous to reduce the reflectivity. That is, an amorphous silicon film as an antireflection film is formed after amorphization by He plasma (referred to as He-PA) and Ge ion implantation (referred to as Ge-PA), respectively. Do the same as in (2) and (2). The rest is the same as in the first and second embodiments.
  • He-PA He plasma
  • Ge-PA Ge ion implantation
  • Curves a and b show the relationship with reflectance for each wavelength.
  • the value obtained from the calculated value based on the film thickness was used as the reflectance.
  • the optical properties of the He-PA layer and Ge-PA layer of the amorphous layer of the same depth (12 nm) were measured, and the reflectance was calculated using multilayer calculation software. In the wavelength region from 300 nm to l lOOnm, it was found that He-PA can obtain a lower reflectance than Ge-PA, and is therefore more effective.
  • Embodiment 4 of the present invention impurity boron is introduced into an n-type silicon substrate by a plasma doping method in order to confirm a change in the state after annealing due to the presence or absence of an antireflection film, and then a plasma CVD method is performed thereon.
  • a plasma CVD method is performed thereon.
  • annealing was performed with a laser with a wavelength of 530 nm.
  • Curves a and b are plotted in Fig. 6 for the results of plotting the sheet resistance versus laser energy density when the silicon oxide film is not formed and when the silicon oxide film is formed with a thickness of 90 nm.
  • the energy density of the laser capable of obtaining a sheet resistance of 340ohm / sq could be reduced from 1500m J / cm 2 to 1100 mj / cm 2 . .
  • the reduction rate of energy density was about 27%. This result suggests that the reflectance can be adjusted by adjusting the thickness of the silicon oxide film, which is an antireflection film.
  • Embodiment 5 of the present invention the calculated values of reflectance versus wavelength when a tungsten W layer, a tantalum Ta layer, and a titanium nitride TiN layer are formed as metal layers on the gate electrode surface on the gate electrode surface are as follows. Show. Curves a, b, and c in Fig. 7 show the results of measuring the relationship between the wavelength and reflectance for W, Ta, and TiN, respectively. For comparison, the reflectance value for each wavelength of crystalline silicon (c-Si) is also shown by curve s. When high melting point metals W, Ta, and TiN are attached on the gate electrode, a higher reflectance than that of crystalline silicon constituting the gate electrode can be obtained at wavelengths of 410 nm, 600 nm, and 510 nm, respectively.
  • the method for manufacturing a transistor using selective absorption modulation according to the present invention is effective for forming a shallow and low-resistance junction, reducing activation energy, lowering the annealing temperature, and preventing gate deformation.

Abstract

　高精度の微細なトランジスタを形成することを目的とし、半導体基板表面にゲート電極３４０を形成する工程と、前記ゲート電極３４０をはさむように、不純物を導入する工程と、前記不純物を活性化する工程とを含み、前記不純物の導入された領域に、ソース・ドレイン領域３１０、３２０を形成するトランジスタの製造方法において、前記不純物を導入する工程が、プラズマ照射工程を含み、前記活性化する工程に先だち、前記不純物が導入された領域の光反射率が小さくなるように反射防止膜４００を形成する工程を含む。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は半導体装置の製造方法に係り、特にトランジスタのソース'ドレイン領域へ の不純物導入および活性ィ匕に関する。
背景技術
[0002] 近年、半導体デバイスの微細化に伴!ヽ、浅 ヽ接合を形成する技術が求められて ヽ る。従来の半導体製造技術では、ボロン (B)、リン (P)、ヒ素 (As)等の各種導電型の 不純物を固体基体としての半導体基板表面に、低エネルギーでイオン注入を行なう 方法が広く用いられている。
[0003] このイオン注入の方法を用いて浅い接合を形成できるとはいうものの、イオン注入 で形成できる深さには限界がある。例えば、ボロン不純物は浅く導入することが難しく 、イオン注入では、導入領域の深さは基体表面力も lOnm程度が限界であった。
[0004] そこで、近年、更に浅!、接合を可能にする手法として種々のドーピング方法が提案 され、その中でプラズマドーピング技術が実用化に適するものとして注目されてきて いる。このプラズマドーピングは、導入すべき不純物を含有した反応ガスをプラズマ 励起し、上記固体基体表面にプラズマ照射して不純物を導入する技術である。そし て、不純物導入後、ァニール工程により、導入された不純物の活性化がなされる。
[0005] 45nmテクノロジーノードの典型的なターゲットはシート抵抗が 1000 Ω /sq以下で 接合深さ lOnm以下である。この目標を達成するために、高パワーのパルスレーザを 使ったメルト式ァニール方法が提案されて 、る。不純物導入層をパルスレーザでメル トさせて溶融領域での瞬時拡散で極浅かつ急峻な接合を作ることが出来る。しかしな がら、電界効果トランジスタにおいては、固体基板の表面近くに不純物が導入された ソースとドレインを、そしてソースとドレイン間の基板表面にゲート絶縁膜、更にその上 にゲート電極が形成されて 、る。このため上述したようなメルト式のレーザァニール方 法は、不純物導入層の活性化と同時にゲートの溶融によるパターンの変形、ゲート 絶縁膜下のチャネル部の溶融により、パターン精度が低下し、プロセスウィンドウが 狭くなるという問題があった。
[0006] そこで例えば、光吸収係数が大き 、吸収層をトランジスタ領域 (ソース、ドレイン、ゲ ート部（ゲート絶縁膜、ゲート電極、チャネル)）に形成しプロセスウィンドウを広げる方 法を提案している。（非特許文献 1参照)。
また、トランジスタ領域に反射防止膜を形成して、レーザァニールする方法も提案さ れている。この方法によれば、反射防止膜で覆われたトランジスタ領域の反射率を小 さくすることで温度上昇率を高めることが出来る (特許文献 1参照)。
[0007] し力しながら、上記の非特許文献 1と特許文献 1はいずれも均一厚さの同種の吸収 層或は反射防止膜をトランジスタ領域に形成したものであり、活性ィ匕率を高めること はできるものの、同時にゲート部の温度上昇を招くため、ゲート部の溶融によるバタ ーンの変形の解決には至らなかった。
非特許文献 l : Electrochem. Soc. Symp. Proc, vol. 2000-9 (2000) p95- 106.
特許文献 1 :特開 2003— 168645号公報
発明の開示
発明が解決しょうとする課題
[0008] 本発明は前記実情に鑑みてなされたもので、不純物の導入された領域、すなわち 不純物導入層の活性ィ匕を効率よく行なうとともに、ゲート部の溶融を抑制し、高精度 で信頼性の高 ヽトランジスタを提供することを目的とする。
課題を解決するための手段
[0009] 本発明では、選択的吸収変調方法をァニール手段として用いる。すなわち、不純 物の導入された領域上とゲート電極上との間で反射防止膜を選択的に形成すること により、ゲート電極の光吸収率を不純物導入層の吸収率より小さくしている。これによ り、不純物導入層の効率的活性化とゲート部の溶融の抑制（ノンメルト）を同時に実 現出来ることを発見した。
[0010] 本発明の方法は、半導体基板表面にゲート電極を形成する工程と、前記ゲート電 極をはさむように、不純物を導入する工程と、前記不純物を活性化する工程とを含み 、前記不純物の導入された領域に、ソース'ドレイン領域を形成するトランジスタの製 造方法において、前記不純物を導入する工程が、プラズマ照射工程を含み、前記活 性ィ匕する工程に先だち、前記不純物が導入された領域の光反射率が前記ゲート電 極表面の反射率よりも小さくなるように、前記不純物が導入された領域の表面に反射 防止膜を形成する工程を含むことを特徴とする。
[0011] この方法によれば、ソース'ドレイン領域となる領域に選択的に光反射防止膜を形 成しているため、ソース'ドレイン領域となる領域に選択的に光照射を行なうことにより 、不純物を効率よく活性ィ匕しているため、ゲート部を溶融するほどの大きなエネルギ 一の光照射を行なうことなく活性ィ匕を行なうことができるため、不純物の導入された領 域の活性化とゲート部の溶融防止を同時に実現することができ、高精度で高効率の トランジスタを形成することが可能となる。
[0012] また本発明の方法は、前記活性ィ匕する工程に先立ち、前記ゲート電極上に反射膜 を形成する工程を含む。
この方法によれば、ゲート電極上に反射膜を形成しているため、ゲート電極上への 光の吸収を低減し、ゲート部の溶融防止をより確実に実現することができる。
[0013] また本発明の方法は、前記不純物を導入する工程が、プラズマドーピングにより不 純物を導入する工程を含む。
この方法によれば、より浅いソース'ドレイン領域を形成することができる上、プラズ マドーピングにより不純物導入した領域の方がより光吸収率が高ぐ高効率で活性ィ匕 できるため、総エネルギー照射量を低減でき、ゲート部の溶融を抑制することができ る。
[0014] また本発明の方法は、前記プラズマを照射する工程が、前記半導体基板表面をプ ラズマ照射によりアモルファス化する工程を含む。
この方法によれば、不純物のドーピングに先立ちプラズマでアモルファス化するェ 程を実施することで、不純物の導入された領域の光吸収率を上げることが出来る。従 つて、高効率で活性ィ匕できるため、総エネルギー照射量を低減でき、ゲート電極の溶 融を抑制することができる。
[0015] また本発明の方法は、前記反射防止膜が、前記不純物の導入された領域と前記ゲ ート電極上とで異なる膜厚をもつように、形成されて!ヽるものを含む。
この方法によれば、ゲート電極上とソース'ドレインを形成する領域とで反射防止膜 の膜厚を変えることにより、不純物の導入された領域の光吸収率をゲート電極上に比 ベて高くなるようにすることが出来る。従って、高効率で活性ィ匕できるため、総ェネル ギー照射量を低減でき、ゲート部の溶融を抑制することができる。
[0016] また本発明の方法は、前記活性ィ匕する工程力 300nm以上、 l lOOnm以下の波 長を含む光を照射する工程を含む。
この方法によれば、 300nm以上、 l lOOnm以下の波長を含む光を使ってァニール するとより反射率を下げることができるので、望ましい。
[0017] また本発明の方法は、前記活性ィ匕する工程が、 400nm以下の波長を含む光を照 射する工程を含む工程を含む。
この方法によれば、プラズマドーピングにより不純物をドーピングした場合、 400nm 以下の波長を含む光を使ってァニールするとより反射率を下げることができるので、 望ましい。
[0018] また本発明の方法は、前記反射防止膜が前記不純物が導入された領域の屈折率 より低 、屈折率を持つ透光性膜であるものを含む。
この方法によれば、前記不純物の導入されたソース'ドレインに相当する領域の屈 折率より低い屈折率を持つ透光性膜の干渉を利用して、反射率を下げることが出来 る。シリコンのデバイスプロセスで広く使われている酸化シリコン膜 SiO、窒化シリコン
2
膜 Si N、窒酸ィ匕シリコン膜 SiONなどの透光性膜は、特にデバイスプロセスとの整合
3 4
性と使い易さから考えて、望ましい。
[0019] また本発明の方法は、前記反射防止膜は低/高屈折率の 2種類の誘電体膜を交互 に積層した誘電体多層膜であるものを含む。
Si02単層だけの場合は反射率に限界がある力 低/高屈折率の 2種類の誘電体 膜を交互に積層した誘電体多層膜の干渉を利用すれば、積層数が多ければ多いほ ど反射率も小さくすることができるので、反射率を非常により小さく抑えることができる
[0020] また本発明の方法は、前記反射膜は 1410°C以上の融点をもつ金属膜であるもの を含む。
この構成によれば、結晶シリコンの融点である 1410°C以上の融点をもつ金属膜は 反射率が高く且つメルトしにくいので、望ましい。
[0021] また本発明の方法は、前記金属膜がタングステン (Wで)あって、前記活性化する 工程は、波長 410nm以上の波長を含む光を用いる工程を含むものを含む。
Wの場合、波長 410nm以上の波長の光に対し、結晶シリコンよりも反射率が高くな つている。
[0022] また本発明の方法は、前記金属膜がタンタル (Ta)であって、前記活性化する工程 は、波長 600nm以上の波長を含む光を用いる工程を含む。
Taの場合、波長 600nm以上の波長の光に対し、結晶シリコンよりも反射率が高く なっている。
[0023] また本発明の方法は、前記金属膜がチタンナイトライド (TiN)であって、前記活性 化する工程は、波長 510nm以上の波長を含む光を用いる工程を含む。
TiNの場合、波長 510nm以上の波長の光に対し、結晶シリコンよりも反射率が高く なっている。
[0024] また本発明の方法は、前記反射防止膜が酸ィ匕シリコン膜を含む。
酸化シリコンの膜厚を調整することによって極めて容易に反射防止膜を形成するこ とが可能となる。
図面の簡単な説明
[0025] [図 1]本発明の実施の形態 1で用いられるプラズマドーピング装置を示す図
[図 2]本発明の実施の形態 1におけるトランジスタの製造工程図
[図 3]本発明の実施の形態 2に置けるトランジスタの製造工程図
[図 4]プラズマドーピング法およびイオン注入法でボロンの不純物を導入した後反射 防止膜を形成したトランジスタにおける、各波長に対する反射率を示す図
[図 5]Heプラズマと Geイオン注入でアモルファス化した後に酸ィ匕シリコン膜を形成した ときの、各波長に対する反射率を示す図
[図 6]酸ィ匕シリコン膜を形成して 、な 、場合と膜厚 85nmの酸ィ匕シリコン膜を形成した 場合のシート抵抗対レーザエネルギー密度をプロットした図
[図 7]ゲート電極上に高融点の金属 W、 Ta、 TiN膜を形成した場合の反射率対波長 を示す図 符号の説明
[0026] 100 固体基体
110 不純物導入層
200 真空チャンノ
210 プラズマを表す矩形
220 プラズマ源
230 真空計
240 真空ポンプ
250 電源
260 基板ホルダ
270 電源
280 第 1のライン
290 第 2のライン
300 固体基体 (シリコン基板）
310 不純物が導入されたソース領域 (形成領域）
320 不純物が導入されたドレイン領域 (形成領域)
330 ゲート酸化膜
340 ゲート電極
400 反射防止膜
410 高反射膜
500 ァニール光源
発明を実施するための最良の形態
[0027] 次に、本発明の実施の形態について説明する。
(実施の形態 1)
本実施の形態では、半導体基板上へのトランジスタの形成に際し、ソース'ドレイン 領域形成のための不純物の導入工程において、ゲート電極の形成されたシリコン基 板表面にこのゲート電極をマスクとしてプラズマドーピングにより、不純物を導入し、 光照射により活性化するに先立ち、前記不純物が導入された領域の光反射率が小さ くなるように反射防止膜を形成する工程を含むようにしたことを特徴とする。
[0028] プロセスの説明に先立ち、まず、本実施の形態で用いられる半導体装置の製造方 法で用いられるプラズマドーピング装置と不純物ドーピングのプロセスにつ!/、て説明 する。本実施の形態で用いられるドーピング装置は、図 1に示すように、真空チャンバ 一 200と、この真空チャンバ一 200内にプラズマを励起するプラズマ源 220とを具備 し、基板ホルダ 260に載置された、被処理基体としての固体基体 100の表面にプラ ズマドーピングを行なうものである。
[0029] そして、この真空チャンバ一 200には、真空ポンプ 240が接続され、真空測定の為 の真空計 230が設置されており、プラズマ源 220には電源 250が接続されている。ま た、基板ホルダー 260には、独自の電気的ポテンシャルを印加するための、電源 27 0が、前述の電源とは別途接続されている。
また真空チャンバ一 200にはこれらのガスを導入するためのガス導入機構が設置さ れている。このガス導入機構は、ドーパント物質としての第 1の物質 (この場合は B H
2 6
)を供給する第 1のライン 280、その他の物質である第 2の物質を供給する第 2のライ ン 290 (この場合は He)で構成される。
[0030] まず、真空チャンバ一 200に第 1の物質としてのドーパント物質を供給する。ここで は、ドーパント物質とこれとは異なるその他の物質をキャリアガスとして導入する。本 実施の形態では、ドーパント物質とは異なる性質のガス、例えば、希ガスなどで (質量 が異なり）、電気的にはシリコンの中で活性にならない物質を選択した。例として、 He である。これをその他の第 2の物質として Heを選択した。さて、前述の第 1乃至第 2の ライン 280、 290で構成されるガス導入ライン力もガスを導入し、真空チャンバ一 200 内の固体基体 100表面でプラズマ 210を生成する。
[0031] このプラズマ 210と固体基体 100との電気的ポテンシャル差によって、プラズマ中 の荷電粒子が引き寄せられて、不純物ドーピングが行われる。同時にプラズマ中の 電気的中性物質はこの固体基体 100表面付近に付着もしくは吸蔵される。ここで不 純物導入層 110の状態は、下地である固体基体 100の状態および、プラズマのもつ エネルギーによって決まり、付着状態であっても良いし吸蔵されている状態であって ちょい。 [0032] このプラズマドーピング装置を用いてトランジスタのソース ·ドレイン領域形成のため の不純物ドーピングを行なうわけである力 シリコン基板 300の表面に酸ィ匕シリコン膜 力もなるゲート酸ィ匕膜 330、ドーブト結晶シリコン膜からなるゲート電極 340を形成す る。このときゲート電極 340上には反射膜 410としてのタングステン膜 (膜厚 60nm)が 形成され、ゲート電極のパターユングと同時にパターユングされる。そして、図 1に示 したプラズマドーピング装置にセットし、図 2 (a)に示すように、このゲート電極 340を マスクとしてプラズマドーピングを行なう。
[0033] そしてプラズマ CVD法、スパッタリング法、ある!/、はイオンプレーティング法により、 膜厚 90nm程度の酸ィ匕シリコン膜からなる反射防止膜 400を形成し、上記図 1に示し たァ-—ル装置にセットし、図 2 (b)に示すように、ァニール光源 500を用いて波長 5 30nmの光を照射し、活性化のためのァ-—ルを行なう。このとき反射防止膜 400と しての酸ィ匕シリコン膜の形成に際し、ゲート電極上にも反射防止膜が形成されるが、 ゲート電極のパターユングに際して用いたレジストをそのまま残しておくようにし、リフ トオフすることにより、ゲート電極上の反射防止膜は除去される。
[0034] このようにして、ドーピングのなされた領域には、反射防止膜 400の存在により光が 効率よく取り込まれ、プラズマドーピングのなされた領域のみ選択的に加熱が促進さ れて活性ィ匕が進み、ソース'ドレイン領域 310、 320が形成される。一方、ゲート電極 340の表面には、膜厚 60nm程度の薄いタングステン膜からなる反射膜 410が形成 された状態で光照射がなされるため、光が反射され、高温となるのが抑制される。こ のようにしてドーピングがなされた領域で選択的に活'性ィ匕のためのァニーノレが行な われるため、効率よくソース'ドレイン領域 310、 320が形成され、ゲート電極の溶融も 防止される。なお、タングステン膜は上述したように反射膜としての高温ィ匕を抑制する 作用効果と、高融点であるため溶融しにくいという作用効果とから、効率よいソース · ドレイン領域の活性化とともにゲート電極の溶融を抑制することが可能となる。
[0035] これにより、ソース'ドレイン領域の不純物導入層を良好に活性ィ匕すると同時にゲー ト電極、チャネル部の溶融を防止し、形状および品質維持を実現することが出来、高 精度で信頼性の高い微細トランジスタを歩留りよく実現することができる。
なお、ソース'ドレイン領域 310、 320となる領域への反射防止膜の形成に際しては 、十分にゲート電極が覆われる厚さまで酸ィ匕シリコン膜を形成しておき、 CMPあるい はレジストエッチバックによりゲート電極上の酸ィ匕シリコン膜を除去するようにしてもよ い。
[0036] (実施の形態 2)
次に本発明の実施の形態 2について説明する。図 3 (a)乃至 (c)は実施の形態 2の 方法を示す模式図である。前記実施の形態 1では、ゲート電極表面に反射膜を形成 し、ソース'ドレイン領域となる半導体基板表面には、反射防止膜としての酸ィ匕シリコ ン膜を形成し、ァ-—ルを行った力 本実施の形態では、ゲート電極上にソース'ドレ イン領域となる半導体基板表面にも反射防止膜 400を形成し、その膜厚をゲート電 極上でより薄くなるようにし、ゲート電極上への光吸収を低減し、ゲート電極部の温度 上昇を抑制し、ゲートの溶融を抑制するようにしている。
[0037] シリコン基板 300の表面に酸ィ匕シリコン膜からなるゲート酸ィ匕膜 330、ドーブト結晶 シリコン膜からなるゲート電極 340を形成する。このときゲート電極のパターユングを 酸化シリコン膜 400からなるハードマスクを介して行!、、ハードマスクを除去することな ぐ通例のプラズマドーピング装置にセットし、このゲート電極 340をマスクとしてプラ ズマドーピングを行なう（図 3 (a) )。
[0038] そして、ハードマスクを除去することなく CVD法などによりソース'ドレイン領域となる 領域に膜厚 120nm程度の酸ィ匕シリコン膜からなる反射防止膜 400を形成した後、 C MPによりゲート電極上の酸ィ匕シリコン膜の一部をより多く除去し、平坦化を行なう。こ れによりゲート電極上では膜厚 d2がより小さぐソース'ドレイン領域となる領域では 膜厚 dlの大き 、 (dl >d2)反射防止膜 400を形成する（図 3 (b) )。
[0039] この状態で上記図 1に示したァニール装置にセットし、波長 530nmのァニール光 源 500を用いて活性ィ匕する（図 3 (c) )。
[0040] これにより、ゲート電極およびチャネルの溶融を生じることなぐソース'ドレイン領域 の不純物導入層の活性化を実現することが出来、高精度で信頼性の高い微細トラン ジスタを歩留りよく形成することができる。
[0041] 前記実施の形態では、ハードマスクとして用いた酸ィ匕シリコン膜を残したままこの上 層に酸ィ匕シリコン膜を形成し CMPにより平坦ィ匕することにより、ソース'ドレイン領域 上では厚ぐゲート電極上では薄い酸ィ匕シリコン膜を形成した力 ハードマスクを用い ることなく、ゲート電極のパターユングを行い、同様の工程により酸ィ匕シリコン膜からな る反射防止膜を形成するようにしてもよ！ヽ。
[0042] また、ハードマスクとして酸ィ匕シリコン膜と窒化シリコン膜との 2層膜を用いてもょ 、。
すなわちゲート電極のパターニングを酸ィ匕シリコン膜と窒化シリコン膜の 2層膜からな るハードマスクを介して行い、ハードマスクを除去することなぐ通例のプラズマドーピ ング装置にセットし、このゲート電極 340をマスクとしてプラズマドーピングを行なう。
[0043] そして、ハードマスクを除去することなく CVD法などによりソース'ドレイン領域となる 領域に膜厚 90nm程度の酸ィ匕シリコン膜からなる反射防止膜 400を形成した後、ノヽ ードマスクの上層側の膜である窒化シリコン膜を除去し、ゲート電極上の反射防止膜 400もリフトオフする。これによりゲート電極上では膜厚 d2がより小さぐソース'ドレイ ン領域となる領域では膜厚 dlの大きい (dl >d2)反射防止膜を形成することができ る。
また、必要に応じて窒化シリコン膜を残したままでァニールを行なうようにしてもよい
[0044] このようにして、ソース領域 310、ドレイン領域 320となる領域の上に厚さ dlの反射 防止膜 400を形成し、ゲート電極 340の上には厚さ d2の反射防止膜 400を形成して ァニール光源 500により活性ィ匕する。これによりゲート電極上に比べてソース'ドレイ ン領域となる領域表面での反射率が低くなるように厚さ dlと d2を設計することで、ソ ース 'ドレイン領域の不純物導入層の良好な活性化と同時にゲート寸法の高精度維 持を実現することができる。
[0045] 図 4に曲線 a、 bで示すように、それぞれプラズマドーピング (PDと記す）と、イオン注 入 (Πと記す)で不純物としてボロンを導入して力 反射防止膜としての酸ィ匕シリコン 膜を形成した場合、各波長に対しての反射率の計算値を示す。同じドーズ (6E14cnf 2)の PDと II層の光物性値を測定し、多層膜計算ソフトで反射率を計算した。 400nm 以下の波長領域では IIより PDの方がより低 、反射率が得られるので、望ま 、こと力 S ゎカゝる。
[0046] (実施の形態 3) 次に本発明の実施の形態 3として、プラズマで不純物を導入する工程の前にプラズ マでアモルファス化する工程を実施するようにしたもので、これにより、不純物の導入 された領域の光吸収率を上げることが可能となる。
本実施の形態では、プラズマで不純物を導入する工程すなわちプラズマドーピング 工程に先立ち、不純物の導入される領域の表面をあら力じめアモルファス化し、反射 率の低減をはカゝるようにしている。すなわち、それぞれ Heプラズマ（He-PAと記す）と Geイオン注入 (Ge-PAと記す)でアモルファス化した後に、反射防止膜としての酸ィ匕 シリコン膜を形成し、後は前記実施の形態 1および 2と同様にドーピングを行なうよう にして 、る。そして他は前記実施の形態 1および 2と同様である。
[0047] 図 5にそれぞれ Heプラズマ（He-PAと記す）と Geイオン注入（Ge-PAと記す）でァモ ルファス化した後に酸ィ匕シリコン膜を形成した場合における、ドーピング後の表面の 各波長に対する反射率との関係を曲線 a、 bに示す。ここでは反射率は膜厚に基づい て計算値で求めた値を用いた。ここでは同じ深さ（12nm)のアモルファス層の He-PA 層と Ge-PA層の光物性値を測定し、多層膜計算ソフトで反射率を計算した。 300nm 以上 l lOOnm以下の波長領域では Ge-PAより He-PAの方がより低い反射率を得るこ とができるので、より有効であることがわかった。
[0048] (実施の形態 4)
次に本発明の実施の形態 4として、反射防止膜の有無によるァニール後の状態の 変化を確認するために、 n型シリコン基板にプラズマドーピング方法で不純物ボロン を導入し、その上にプラズマ CVD法により膜厚 90nmの酸ィ匕シリコン膜を形成した後 、波長 530nmのレーザでァニールした。酸ィ匕シリコン膜を形成していない場合と酸 化シリコン膜を膜厚 90nmで形成した場合のシート抵抗対レーザエネルギー密度を プロットした結果を図 6に曲線 a, bで示す。膜厚 90nmの酸ィ匕シリコン膜を形成するこ とで、 340ohm/sqのシート抵抗を得ることのできるレーザのエネルギー密度を 1500m J/cm2から 1100 mj/cm2に低減することが出来た。エネルギー密度の低減割合は、約 27%であった。この結果は反射防止膜である酸ィ匕シリコン膜の厚さを調整することで 反射率を調整できることを示唆して ヽる。
[0049] (実施の形態 5) 次に本発明の実施の形態 5として、ゲート電極表面にゲート電極の上に金属層とし てタングステン W層、タンタル Ta層、チタンナイトライド TiN層を形成した場合の反射 率対波長の計算値を示す。図 7において曲線 a、 b、 cは、それぞれ W、 Ta、 TiNに対 する波長と反射率との関係を測定した結果を示す。また比較のために、結晶シリコン (c-Si)の各波長に対しての反射率の値も曲線 sで示した。ゲート電極の上に高融点 の金属 W、 Ta、 TiNを付けた場合、それぞれ波長 410nm、 600nm、 510nm以上で ゲート電極を構成する結晶シリコンより高い反射率を得ることができる。
[0050] なお、ソース'ドレイン領域の形成後、ソース'ドレインコンタクトを形成する必要があ るが、ソース'ドレインコンタクトとなり得るような導電性層を反射防止膜として用いるこ とにより、後でこの反射防止膜を除去する工程が不要となる。
産業上の利用可能性
[0051] 本発明の選択的吸収変調を使ったトランジスタの製造方法は、浅い且つ低抵抗の 接合の形成、活性化エネルギーの低減、ァニール温度の低温化、ゲート変形の防止 に有効である。

Claims

請求の範囲
[1] 半導体基板表面にゲート電極を形成する工程と、前記ゲート電極をはさむように、 不純物を導入する工程と、前記不純物を活性化する工程とを含み、前記不純物の導 入された領域に、ソース ·ドレイン領域を形成するトランジスタの製造方法にぉ 、て、 前記不純物を導入する工程が、プラズマ照射工程を含み、
前記活性ィ匕する工程に先だち、前記不純物が導入された領域の光反射率が前記 ゲート電極表面の反射率よりも小さくなるように、前記不純物が導入された領域の表 面に反射防止膜を形成する工程を含む半導体装置の製造方法。
[2] 請求項 1に記載の半導体装置の製造方法であって、
前記活性ィ匕する工程に先立ち、前記ゲート電極上に反射膜を形成する工程を含む 半導体装置の製造方法。
[3] 請求項 1または 2に記載の半導体装置の製造方法であって、
前記不純物を導入する工程は、プラズマドーピングにより不純物を導入する工程を 含む半導体装置の製造方法。
[4] 請求項 1乃至 3のいずれかに記載の半導体装置の製造方法であって、
前記プラズマを照射する工程が、前記半導体基板表面をプラズマ照射によりァモ ルファス化する工程を含む半導体装置の製造方法。
[5] 請求項 1乃至 4のいずれかに記載の半導体装置の製造方法であって、
前記反射防止膜は、前記不純物の導入された領域と前記ゲート電極上とで異なる 膜厚をもつように形成された半導体装置の製造方法。
[6] 請求項 1乃至 5のいずれかに記載の半導体装置の製造方法であって、
前記活性ィ匕する工程は、 300nm以上、 l lOOnm以下の波長を含む光を照射する 工程を含む半導体装置の製造方法。
[7] 請求項 1乃至 5のいずれかに記載の半導体装置の製造方法であって、
前記活性ィ匕する工程は、 400nm以下の波長を含む光を照射する工程を含む工程 を含む半導体装置の製造方法。
[8] 請求項 1乃至 7のいずれかに記載の半導体装置の製造方法であって、
前記反射防止膜は前記不純物が導入された領域の屈折率より低い屈折率を持つ 透光性膜である半導体装置の製造方法。
[9] 請求項 1乃至 8のいずれかに記載の半導体装置の製造方法であって、
前記反射防止膜は低/高屈折率の 2種類の誘電体膜を交互に積層した誘電体多 層膜であ
る半導体装置の製造方法。
[10] 請求項 2に記載の半導体装置の製造方法であって、
前記反射膜は 1410°C以上の融点をもつ金属膜である半導体装置の製造方法。
[11] 請求項 10に記載の半導体装置の製造方法であって、
前記金属膜はタングステン (W)であって、
前記活性ィ匕する工程は、波長 410nm以上の波長を含む光を用いる工程を含む半 導体装置の製造方法。
[12] 請求項 11に記載の半導体装置の製造方法であって、
前記金属膜はタンタル (Ta)であって、
前記活性ィ匕する工程は、波長 600nm以上の波長を含む光を用いる工程を含む半 導体装置の製造方法。
[13] 請求項 11に記載の半導体装置の製造方法であって、
前記金属膜はチタンナイトライド (TiN)であって、
前記活性ィ匕する工程は、波長 510nm以上の波長を含む光を用いる工程を含む半 導体装置の製造方法。
[14] 請求項 5に記載の半導体装置の製造方法であって、
前記反射防止膜は酸ィ匕シリコン膜である半導体装置の製造方法。
PCT/JP2005/014220 2004-08-04 2005-08-03 半導体装置の製造方法 WO2006013898A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/659,197 US20090023262A1 (en) 2004-08-04 2005-08-03 Method for fabricating semiconductor device
JP2006531521A JPWO2006013898A1 (ja) 2004-08-04 2005-08-03 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004228198 2004-08-04
JP2004-228198 2004-08-04

Publications (1)

Publication Number Publication Date
WO2006013898A1 true WO2006013898A1 (ja) 2006-02-09

Family

ID=35787179

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/014220 WO2006013898A1 (ja) 2004-08-04 2005-08-03 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US20090023262A1 (ja)
JP (1) JPWO2006013898A1 (ja)
CN (1) CN1993818A (ja)
TW (1) TW200609985A (ja)
WO (1) WO2006013898A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021827A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体装置の製造方法
JP2014060423A (ja) * 2006-03-08 2014-04-03 Applied Materials Inc 基板に形成された熱処理構造用の方法および装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560653B2 (ja) 2015-12-21 2019-08-14 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 細長いナノスケール構造の選択加熱方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115072A (ja) * 1993-10-15 1995-05-02 Sony Corp 半導体装置の製造方法
JP2004087583A (ja) * 2002-08-23 2004-03-18 Seiko Epson Corp 半導体装置及びその製造方法並びに薄膜の熱処理方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3535871B2 (ja) * 2002-06-13 2004-06-07 キヤノン株式会社 電子放出素子、電子源、画像表示装置及び電子放出素子の製造方法
US20060024938A1 (en) * 2004-07-29 2006-02-02 Texas Instruments, Incorporated Method for reducing metal silicide excessive encroachment defects in the manufacture of a semiconductor device having silicided source/drain regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115072A (ja) * 1993-10-15 1995-05-02 Sony Corp 半導体装置の製造方法
JP2004087583A (ja) * 2002-08-23 2004-03-18 Seiko Epson Corp 半導体装置及びその製造方法並びに薄膜の熱処理方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SASAKI Y ET AL: "B2H6 Plasma Doping with "In-situ He Pre-amorphization"", 2004 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL PAPERS., 15 June 2004 (2004-06-15) - 17 June 2004 (2004-06-17), pages 180 - 181, XP010732853 *
TSUKAMOTO H ET AL: "Selective Annealing Utilizing Single Pulse Excimer Laser Irradiation for Short Channel Metal-Oxide-Semiconductor Field-Effect Transistors.", JPN J APPL PHYS., vol. 32, 15 July 1993 (1993-07-15), pages L967 - L970, XP000487408 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060423A (ja) * 2006-03-08 2014-04-03 Applied Materials Inc 基板に形成された熱処理構造用の方法および装置
JP2008021827A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20090023262A1 (en) 2009-01-22
JPWO2006013898A1 (ja) 2008-05-01
CN1993818A (zh) 2007-07-04
TW200609985A (en) 2006-03-16

Similar Documents

Publication Publication Date Title
US5401666A (en) Method for selective annealing of a semiconductor device
CN100530531C (zh) 复合基材的制造方法
JP4387091B2 (ja) 薄膜トランジスタの作製方法
US20090162966A1 (en) Structure and method of formation of a solar cell
US8076215B2 (en) Method of forming an electronic device using a separation technique
US20090159111A1 (en) Photovoltaic device having a textured metal silicide layer
KR101642335B1 (ko) 반도체 기판의 제조방법
EP2826072B1 (en) Method for fabricating photovoltaic cells with plated contacts
TW201036192A (en) Back contacting and interconnection of two solar cells
KR20110058682A (ko) Ｓｏｉ 기판 및 반도체 장치의 제작 방법
US5354697A (en) Implantation method having improved material purity
KR20110000519A (ko) Ｓｏｉ 기판의 제작 방법 및 ｓｏｉ 기판
WO2019103893A1 (en) Method and assembly for ohmic contact in thinned silicon carbide devices
JP5054973B2 (ja) 不純物導入方法
CN116325181A (zh) 对硅层中的抗蚀刻性进行局部改性的方法，以及该方法在制造钝化触点太阳能电池和由此产生的太阳能电池中的使用
EP2346088A1 (en) Photoelectric conversion device manufacturing method and photoelectric conversion device
JP2009130243A (ja) 半導体装置の製造方法
WO2006013898A1 (ja) 半導体装置の製造方法
JP2006310372A (ja) 半導体装置および、その製造方法
JP2011171581A (ja) 薄膜トランジスタ基板および表示デバイス
JP4127994B2 (ja) 光起電力装置の製造方法
JP4443652B2 (ja) 薄膜トランジスタの製造方法
TW200416893A (en) Method of forming a semiconductor device having an energy absorbing layer and structure thereof
JP2005136382A (ja) 半導体装置の製造方法
TWI241593B (en) Structure and fabricating method of an anti-fuse memory device

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

WWE Wipo information: entry into national phase

Ref document number: 2006531521

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 200580026461.5

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase
WWE Wipo information: entry into national phase

Ref document number: 11659197

Country of ref document: US