CN1993818A - 半导体装置的制造方法 - Google Patents

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金成国
佐佐木雄一朗
伊藤裕之
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Abstract

提供了一种用于制造高精度的精细晶体管的方法，该晶体管在其中引入杂质的区域中具有源极/漏极区(310、320)。该方法包括在半导体衬底的前面上形成栅电极(340)的步骤，引入杂质从而夹置栅电极(340)的步骤，和激活杂质的步骤。引入杂质的步骤包括等离子体辐射步骤，且在激活步骤之前，形成反射防止膜(400)的步骤被包括从而在其中引入杂质的区域具有小的光反射率。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，且更具体而言涉及将杂质引入晶体管的源极/漏极区中以及晶体管的激活。
背景技术
近年来，形成浅结作为半导体装置的技术变得更加精细。在现有的技术的半导体制造技术中，广泛地采用较低能量将比如硼(B)、磷(P)或砷(As)的各种导电型的杂质离子注入到作为固体衬底的半导体衬底的表面中。
虽然通过使用离子注入方法可以形成浅结，但是存在通过离子注入可以形成的深度的限制。例如，硼杂质难于浅引入，且离子注入在引入区的深度具有距衬底表面约10nm的极限。
近年来，因此，各种掺杂方法已经被提出作为一种可以形成更浅结的方法。在这些方法中，等离子体掺杂技术被认为适于实际使用。该等离子体掺杂是一种通过等离子体激励包含待引入的杂质的反应性气体且通过等离子体辐射该反应性气体到前述的固体衬底表面上而引入杂质的技术。另外，在杂质引入之后，通过退火步骤激活引入的杂质。
45nm的技术节点的典型目标具有1000欧姆/平方或更小的薄层电阻和10nm或更小的结深度。为了实现该目标，提出由一种使用高功率的脉冲激光的熔化型退火方法。通过用脉冲激光熔化杂质引入层，由在熔化区中瞬时扩散可以形成极浅和陡峭的结。然而，在场效应晶体管中，具有在其中引入的杂质的源极和漏极接近固体衬底的表面形成。栅绝缘膜形成于衬底上在源极和漏极之间。栅电极形成于栅绝缘膜上方。因此，根据前述的熔化型结构退火方法，由于栅极的熔化以及杂质引入层的激活引起的图案的变形和栅绝缘膜下的沟道部分的熔化，从而降低了图案精确度。这导致了变窄的工艺窗口的问题。
例如，提出有一种用于扩展了工艺窗口的方法(参考非专利文献1)，其通过在晶体管区(例如，源极、漏极和栅极部分(或栅绝缘膜、栅电极和沟道))中形成大光吸收系数的吸收层。
还提出有一种用于激光退火的方法，其通过在晶体管区上形成反射防止膜。根据该方法，通过减小用反射防止膜覆盖的晶体管区域的反射率，可以提高温度上升速率(参考专利文献1)。
然而，前述的非专利文献1和专利文献1均在晶体管区中形成具有均匀厚度的相同种类的吸收层或反射防止膜，从而它们可以提高活性因子，但是导致了栅极部分的温度上升。结果，由于栅极部分的熔化引起的图案变形仍然没有得到解决方案。
非专利文献1：Electronchem.Soc.Sump.Proc.vol.2000-9 p95-106
专利文献1：JP-A-2003-168645
发明内容
本发明所要解决的问题
本发明就前述的背景技术而构思，且具有提供一种晶体管的目的，该晶体管通过有效地激活杂质引入区即杂质引入层且通过抑制栅极部分的熔化，该晶体管在精度和可靠性上被提高。
解决问题的手段
本发明使用了选择性吸收调制方法作为退火方法。具体而言，通过在杂质引入区上和在栅电极上选择性地形成反射防止膜，使得栅电极的光学吸收因子小于具有在其中引入杂质的层的吸收因子。因此，已经发现可以同时实现杂质引入层的有效的激活和栅极部分的熔化的抑制。
根据本发明，在制造晶体管的方法中，该方法包括在半导体衬底的表面上形成栅电极的步骤，横过(across)所述栅电极引入杂质的步骤，和激活所述杂质的步骤由此在具有在其中引入所述杂质的区域中形成源极/漏极区，提供了一种半导体装置的制造方法，所述方法的特征在于：引入所述杂质的步骤包括等离子体辐射步骤；且通过进一步在所述激活步骤之前包括在具有在其中引入所述杂质的区域的表面上形成反射防止膜，使得所述杂质引入区的光学反射率可以低于所述栅电极表面的光学反射率。
根据该方法，光学反射防止膜选择性地形成于该区域中以成为源极/漏极区，使得通过光学激活该区域来有效地激活该杂质以选择性地成为源极/漏极区，但却没有如此高能量以至于熔化栅极部分的光学辐射。结果，可以同时实现激活具有在其中引入杂质的区域和防止栅极部分被熔化，由此形成高精度和效率的晶体管。
而且，本发明的方法还包括在所述激活步骤之前在所述栅电极上形成反射膜的步骤。
根据该方法，反射膜形成于栅电极上，使得在栅电极上的光的吸收可以被减小以更可靠地实现防止栅极部分的熔化。
另外，在本发明的方法中，所述杂质引入步骤包括通过等离子体掺杂来引入杂质的步骤。
根据该方法，可以形成更浅的源极/漏极区，且具有通过等离子体掺杂来掺杂的杂质的区域可以具有更高的光学吸收率，使得其可以以更高的效率被激活。因此，总能量辐射可以被减小以抑制栅极部分的熔化。
另外，在本发明的方法中，所述等离子体辐射步骤包括通过等离子体辐射使得所述半导体衬底表面为非晶的步骤。
根据该方法，在杂质的掺杂之前进行采用等离子体的非晶步骤，使得杂质引入区的光学吸收率可以被升高。因此，可以使得激活变得高度有效以减小总能量辐射并抑制栅电极的熔化。
另外，在本发明的方法中，所述反射防止膜在所述杂质引入区和在所述栅电极上具有不同的厚度。
根据该方法，通过使得反射防止膜的厚度在栅电极上和形成源极/漏极的区域上不同，可以使得杂质引入区的光学吸收率高于栅电极上的光学吸收率。结果，可以使得激活高度有效，使得总能量辐射可以被减小以抑制栅极部分的熔化。
另外，在本发明的方法中，所述激活步骤包括辐射包含从300nm到1100nm的波长的光的步骤。
该方法是理想的，因为通过用包含从300nm到1100nm的波长的光的退火，可以降低反射率。
另外，在本发明的方法中，所述激活步骤包括辐射包含400nm或更小的波长的光的步骤。
根据该方法，在通过等离子体掺杂来掺杂杂质的情形，通过使用包含400nm或更小的波长的光的退火方法，可以使得反射率期望地更低。
另外，在本发明的方法中，所述反射防止膜是透明膜，其具有小于所述杂质引入区的折射率的折射率。
根据该方法，通过利用具有比对应于杂质引入的源极/漏极的区域的折射率更小的折射率的透明膜的干涉，可以降低反射率。就与器件工艺很好的匹配和可用性而言所期望的透明膜被示例为氧化硅膜SiO2、氮化硅膜Si3N4或氧氮化硅SiON，其被广泛地用于硅的装置工艺中。
另外，在本发明的方法中，所述反射防止膜是具有交替层叠的低/高折射率的两种介电膜的多层介电膜。
在单层SiO2的情形的反射率是被限制的。然而，通过利用交替层叠的低/高折射率的两种介电膜的多层介电膜的干涉，对于较大的层叠数量，可以更多地降低反射率，使得反射率可以被抑制为很更小的值。
另外，在本发明的方法中，所述反射膜是具有1410℃或更高熔点的金属膜。根据该构成，具有1410℃或更高熔点的金属膜是理想的，因为其具有高的反射率但难于熔化。
另外，在本发明的方法中，所述金属膜是钨(W)，且所述激活步骤包括使用具有410nm或更大的波长的光的步骤。
在W的情形，对于410nm或更大的波长的光，反射率高于晶体硅的反射率。
另外，在本发明的方法中，所述金属膜是钽(Ta)，且所述激活步骤包括使用具有600nm或更大的波长的光的步骤。
在Ta的情形，对于600nm或更大的波长的光，反射率高于晶体硅的反射率。
另外，在本发明的方法中，所述金属膜是氮化钛(TiN)，且所述激活步骤包括使用具有510nm或更大的波长的光的步骤。
在TiN的情形，对于510nm或更大的波长的光，反射率高于晶体硅的反射率。
另外，在本发明的方法中，所述反射防止膜是氧化硅膜。
通过调整氧化硅的膜厚，反射防止膜可以相当容易地形成。
附图说明
图1是在本发明的实施方式1中使用的等离子体掺杂设备的图。
图2是本发明的实施方式1中的晶体管的制造工艺图。
图3是本发明的实施方式2中的晶体管的制造工艺图。
图4是绘制晶体管中反射率相对于各个波长的图，晶体管具有在通过等离子体掺杂方法和离子注入方法引入硼的杂质之后形成的反射防止膜。
图5是当在通过He等离子体和通过Ge离子注入形成非晶之后形成氧化硅膜时绘制反射率相对于各个波长的图。
图6是绘制在其中氧化硅没有形成和其中形成了具有85nm的氧化硅膜的情形中薄层电阻相对于激光能量密度的图。
图7是绘制其中具有高熔点的金属W、Ta和TiN的膜形成于栅电极上的情形中反射率相对于波长的图。
参考标记和符号的描述
100固体衬底
110杂质引入层
200真空室
210等离子体指示矩形
220等离子体源
230真空计
240真空泵
250电源
260衬底固定器
270电源
280第一管线
290第二管线
300固体衬底(硅衬底)
310杂质引入源极区(形成区)
320杂质引入漏极区(形成区)
330栅极氧化膜
340栅电极
400反射防止膜
410高反射膜
500退火光源
具体实施方式
接下来，描述本发明的实施方式。
实施方式1
在该实施方式中，当晶体管将形成于半导体衬底上时，在引入杂质以形成源极/漏极区的步骤，通过使用栅电极作为掩模的等离子体掺杂，杂质被引入到具有形成的栅电极的硅衬底表面中。该实施方式的特征在于在由光学辐射激活杂质之前形成反射防止膜的步骤，使得具有在其中引入所述杂质的区域的光学反射率可以变低。
在工艺的描述之前，在这里首先描述等离子体掺杂设备和杂质掺杂工艺，其被用于在该实施方式中使用的半导体装置的制造方法。如图1所示，在该实施方式中所使用的掺杂设备提供有真空室200和用于在真空室200中激励等离子体的等离子体源220。掺杂设备于放置在衬底固定器260上作为目标衬底的固体衬底100的表面上进行等离子体掺杂。
另外，真空室200与真空泵240连接，且装配有用于测量真空的真空计230。电源250与等离子体源220连接。另一方面，对于衬底固定器260，连接有与前述电源分开的电源270，用于施加其自身的电势。
另一方面，在真空室200中，设置了一种气体引入机构用于引入那些气体。该气体引入机构被构成以包括用于供给作为掺杂剂物质的第一物质(例如，在该情形的B2H6)的第一管线280，和用于供给另一物质即第二物质的第二管线290。
首先，作为第一物质的掺杂剂物质被供给到真空室200中。这里，掺杂剂物质与作为载气的另一不同物质一起被引入。在该实施方式中，选择具有不同于掺杂剂物质的性能的气体作为在硅中非电学活性的(质量不同)的物质，比如稀有气体。例如，该物质是He。He被选择为另一第二物质。气体从由前述的第一管线280和第二管线290组成的气体引入管线引入，且等离子体210在真空室200中的固体衬底100的表面上产生。
在等离子体中的带电颗粒被等离子体210和固体衬底100之间的电势差吸引，由此进行杂质掺杂。同时，电中性的物质贴附到或固体衬底100的表面附近，或被固体衬底100的表面附近阻塞(occlude)。这里，杂质引入层110的状态由下面的固体衬底100的状态或等离子体所拥有的能量决定，从而杂质引入层110可以贴附或可以被阻塞。
该等离子体掺杂设备被用于进行形成晶体管的源极/漏极区的杂质掺杂。在硅衬底300的表面上，形成有由氧化硅膜形成的栅极氧化膜330和由掺杂的晶体硅膜形成的栅电极240。在栅电极240上，形成有作为反射膜410的钨膜(具有60nm的厚度)，其与栅电极同时被构图。在图1所示的等离子体掺杂设备中进行了该设置，且通过使用栅电极340作为掩模进行了等离子体掺杂，如图2(a)所示。
另外，通过等离子体CVD方法、溅射方法或离子镀覆方法，形成了具有约90nm厚度的由氧化硅形成的反射防止膜400，且在图1所示的前述的退火设备中进行了该设置，且通过采用退火光源500辐射530nm波长的光，进行了用于激活的退火，如图2(b)所示。在此时当氧化硅膜形成为反射防止膜400时，反射膜还形成于栅电极上。然而，用于构图栅电极的抗蚀剂按原样被留下且被剥离，使得反射防止膜从栅电极移除。
由此，在存在反射防止膜400的情况下，光被有效地引入掺杂的区域中，使得在仅等离子体掺杂的区域加热中被选择性地促进且发生激活，由此形成源极310和漏极区320。另一方面，栅电极340的表面在反射膜410下被光学辐射，使得光被反射以抑制高温，反射膜410由具有约60nm的厚度的薄钨膜制成。由此，掺杂的区域被选择性地退火以用于激活，使得源极310和漏极区320被有效地形成，同时防止栅电极被熔化。这里，钨膜具有作为反射膜以抑制高温的效果，如上所述，并具有因为高熔点而难于熔化的效果，使得其可以有效地激活源极/漏极区且抑制栅电极的熔化。
结果，在源极/漏极区中的杂质引入层可以被满意地激活，且栅电极和沟道部分可以防止被熔化，以实现保持形状和品质，由此高产率地实现高精度和可靠性的精细晶体管。
当反射防止膜形成于成为源极310和漏极区320的区域上时，氧化硅膜还可以形成为足以覆盖栅电极的厚度，且通过CMP或抗蚀剂回蚀从栅电极移除。
实施方式2
接下来，描述实施方式2。图3(a)到(c)是显示实施方式2的方法的示意图。在实施方式1中，通过在栅电极表面上形成反射膜且通过在成为源极/漏极区的半导体衬底表面上形成作为反射防止膜的氧化硅膜，进行了退火。在该实施方式中，反射防止膜400不仅形成于栅电极上而且还形成于成为源极/漏极区的半导体衬底上，且使得在栅电极上更薄，从而其减小了在栅电极上的光学吸收，由此抑制栅电极部分的温度升高和栅极的熔化。
由氧化硅膜制成的栅氧化膜340和由掺杂的晶体硅膜制成的栅电极340形成于硅衬底300的表面上。在该情形，通过由氧化硅膜400制成的硬掩模进行栅电极的构图，且在普通的等离子体掺杂设备中进行设置而不移除硬掩模，从而通过使用栅电极340作为掩模进行等离子体掺杂(图3(a))。
然后，在成为源极/漏极区的区域通过CVD方法形成具有约120nm厚度的由氧化硅膜制成的反射防止膜400，而不移除硬掩模，并且在栅电极上的氧化硅膜在一个部分被更多地移除且通过CMP被平坦化。结果，形成的反射防止膜400(图3(b))在栅电极上具有较小的厚度d2且在成为源极/漏极区的区域中具有较大的厚度d1。
在该状态，在图1所示的前述的退火设备中进行设置，且通过使用具有530nm的波长的退火光源实现激活(图3(c))。
结果，可以实现源极/漏极区中的杂质引入层的激活，而不熔化栅电极和沟道，由此高产率的实现高精度和可靠性的精细晶体管。
在前述的实施方式中，当用作硬掩模的氧化硅膜被留下时，氧化硅膜形成于该氧化硅膜上方且通过CMP被平坦化，使得其在源极/漏极区制得厚而在栅电极上制得薄。然而，通过构图栅电极而不使用硬掩模，由氧化硅膜制成的反射防止膜还可以通过相似的工艺形成。
另外，氧化硅膜和氮化硅膜的双层膜还可以被用作硬掩模。具体而言，通过氧化硅膜和氮化硅膜的双层膜的硬掩模，进行了栅电极的构图。在普通等离子体掺杂设备中进行了设置而不移除硬掩模，且通过使用栅电极340作为掩模进行了等离子体掺杂。
然后，通过CVD方法等在成为源极/漏极区的区域中形成具有约90nm的厚度的由氧化硅膜制成的反射防止膜400而不移除硬掩模。在此之后，移除氮化硅膜或硬掩模上方的膜，且栅电极上的反射防止膜400也被剥离。结果，形成的反射防止膜可以在栅电极上具有较小的厚度d2且在成为源极/漏极区的区域中具有较大的厚度d1(d1＞d2)。
另外，如需要，当氮化硅膜被留下时还可以进行退火。
由此，具有厚度d1的反射防止膜400形成于成为源极区310和漏极区320的区域上，且具有厚度d2的反射防止膜400形成于栅电极340上，由此使退火光源500起作用。通过设计厚度d1和d2，使得成为源极/漏极区的区域表面上的反射率可以低于栅电极上的反射率，因此，可以与源极/漏极区的杂质引入层的满意的激活一起实现保持栅极尺寸的高精度。
在通过分别由等离子体掺杂(示为PD)和离子注入(II)引入硼作为杂质将氧化硅膜形成为反射防止膜的情形，反射率相对于各个波长的计算值被绘制为由图4中的曲线a和b所示。相同剂量(6E14cm2)的PD层和II层的光学物理值被测量，且用多层计算软件计算反射率。发现PD方法在400nm或更小的波长范围中是优选的，因为其可以比II方法得到更低的反射率。
实施方式3
接下来，在本发明的实施方式3中，在通过等离子体引入杂质的步骤之前进行形成非晶的步骤。结果，可以升高具有在其中引入杂质的区域的光吸收率。
在该实施方式中，在通过等离子体引入杂质的步骤即等离子体掺杂步骤之前，具有在其中引入杂质的区域的表面被预先形成为非晶以降低反射率。具体而言，通过He等离子体(由He-PA表示)和通过Ge离子注入(由Ge-PA表示)，使得区域被分别形成非晶，且然后氧化硅膜形成为反射防止膜。随后，如前述的实施方式1和2进行掺杂。剩余的工序相似于前述的实施方式1和2的那些。
在图5中，在通过He等离子体(由He-PA表示)和通过Ge离子注入(由Ge-PA表示)形成非晶之后单独地形成氧化硅膜的情形，通过曲线a和b绘制了所述情形的掺杂的表面的反射率相对于各个波长的关系。这里，使用的反射率基于膜厚计算。这里，相同深度(12nm)的非晶层的He-PA层和Ge-PA层的光学物理值被测量，且用多层计算软件计算反射率。发现He-PA方法在从300nm到1100nm的波长范围内更有效，因为其可以比Ge-PA方法获得更低的反射率。
实施方式4
接下来，在本发明的实施方式4中，为了证实在反射防止膜的存在和不存在之间在退火步骤之后的状态的改变，通过等离子体掺杂方法将杂质硼引入n型硅衬底内，且通过等离子体CVD方法在n型硅衬底上形成了具有90nm的厚度的氧化硅膜。在此之后，通过具有530nm的激光退火氧化硅膜。在氧化硅膜没有形成的情形和在氧化硅膜形成以具有90nm的厚度的情形，薄层电阻相对于激光能量密度的结果由图6中的曲线a和b绘制。通过形成具有90nm的厚度的氧化硅膜，能够获得340欧姆/平方的薄层电阻的能量密度可以从1500mJ/cm2减小到1100mJ/cm2。能量密度的减小比例为约27％。该结果意味着反射率可以通过调整氧化硅膜或反射防止膜的厚度来调整。
实施方式5
接下来，在本发明的实施方式5中，绘制有其中钨W层、钽Ta层和氮化钛TiN膜形成为在栅电极的表面上的金属层的情形的相对于波长的反射率的计算值。在图7中，曲线a、b和c分别表示了W、Ta和TiN的反射率相对于波长的光学的测量结果。为了比较，还通过曲线s绘制了晶体硅(c-Si)的反射率相对于各个波长。在具有高熔点的金属W、Ta和TiN被应用为栅电极的情形，分别对于波长410nm、600nm和510nm可以获得高于形成栅电极的晶体硅的反射率。
在形成源极/漏极区之后，需要形成源极/漏极接触。然而，通过可以为源极/漏极接触的导电层作为反射防止膜的示例，可以消除后来移除反射防止膜的步骤。
工业应用性
通过使用选择性吸收调制来制造晶体管的本发明的方法对于形成浅的结和低电阻、对于减小激活能、对于降低退火温度和对于防止栅极变形是有效的。

Claims (14)

1、一种制造晶体管的方法，包括在半导体衬底的表面上形成栅电极的步骤，横过所述栅电极引入杂质的步骤，和激活所述杂质从而在具有在其中引入所述杂质的区域中形成源极/漏极区的步骤，一种半导体装置的制造方法，
其中引入所述杂质的步骤包括等离子体辐射步骤；
还包括，在所述激活步骤之前，在具有在其中引入所述杂质的区域的表面上形成反射防止膜，使得所述杂质引入区的光学反射率可以低于所述栅电极表面的光学反射率。
2、根据权利要求1所述的半导体装置的制造方法，
还包括在所述激活步骤之前在所述栅电极上形成反射膜的步骤。
3、根据权利要求1或2所述的半导体装置的制造方法，
其中所述杂质引入步骤包括通过等离子体掺杂来引入杂质的步骤。
4、根据权利要求1到3的任一所述的半导体装置的制造方法，
其中所述等离子体辐射步骤包括通过等离子体辐射使得所述半导体衬底表面为非晶的步骤。
5、根据权利要求1到4的任一所述的半导体装置的制造方法，
其中所述反射防止膜在所述杂质引入区和在所述栅电极上具有不同的厚度。
6、根据权利要求1到5的任一所述的半导体装置的制造方法，
其中所述激活步骤包括辐射包含从300nm到1100nm的波长的光的步骤。
7、根据权利要求1到5的任一所述的半导体装置的制造方法，
其中所述激活步骤包括辐射包含400nm或更小的波长的光的步骤。
8、根据权利要求1到7的任一所述的半导体装置的制造方法，
其中所述反射防止膜是透明膜，其具有小于所述杂质引入区的折射率的折射率。
9、根据权利要求1到7的任一所述的半导体装置的制造方法，
其中所述反射防止膜是具有交替层叠的低/高折射率的两种介电膜的多层介电膜。
10、根据权利要求2的所述的半导体装置的制造方法，
其中所述反射膜是具有1410℃或更高熔点的金属膜。
11、根据权利要求10所述的半导体装置的制造方法，
其中所述金属膜是钨(W)，且
其中所述激活步骤包括使用具有410nm或更大的波长的光的步骤。
12、根据权利要求11所述的半导体装置的制造方法，
其中所述金属膜是钽(Ta)，且
其中所述激活步骤包括使用具有600nm或更大的波长的光的步骤。
13、根据权利要求11所述的半导体装置的制造方法，
其中所述金属膜是氮化钛(TiN)，且
其中所述激活步骤包括使用具有510nm或更大的波长的光的步骤。
14、根据权利要求5所述的半导体装置的制造方法，
其中所述反射防止膜是氧化硅膜。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297770B2 (ja) * 1993-10-15 2002-07-02 ソニー株式会社 半導体装置の製造方法
JP3535871B2 (ja) * 2002-06-13 2004-06-07 キヤノン株式会社 電子放出素子、電子源、画像表示装置及び電子放出素子の製造方法
JP2004087583A (ja) * 2002-08-23 2004-03-18 Seiko Epson Corp 半導体装置及びその製造方法並びに薄膜の熱処理方法
US20060024938A1 (en) * 2004-07-29 2006-02-02 Texas Instruments, Incorporated Method for reducing metal silicide excessive encroachment defects in the manufacture of a semiconductor device having silicided source/drain regions

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