JPWO2006013898A1 - 半導体装置の製造方法 - Google Patents

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成国 金
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Abstract

高精度の微細なトランジスタを形成することを目的とし、半導体基板表面にゲート電極３４０を形成する工程と、前記ゲート電極３４０をはさむように、不純物を導入する工程と、前記不純物を活性化する工程とを含み、前記不純物の導入された領域に、ソース・ドレイン領域３１０、３２０を形成するトランジスタの製造方法において、前記不純物を導入する工程が、プラズマ照射工程を含み、前記活性化する工程に先だち、前記不純物が導入された領域の光反射率が小さくなるように反射防止膜４００を形成する工程を含む。

Description

本発明は半導体装置の製造方法に係り、特にトランジスタのソース・ドレイン領域への不純物導入および活性化に関する。
近年、半導体デバイスの微細化に伴い、浅い接合を形成する技術が求められている。従来の半導体製造技術では、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の各種導電型の不純物を固体基体としての半導体基板表面に、低エネルギーでイオン注入を行なう方法が広く用いられている。
このイオン注入の方法を用いて浅い接合を形成できるとはいうものの、イオン注入で形成できる深さには限界がある。例えば、ボロン不純物は浅く導入することが難しく、イオン注入では、導入領域の深さは基体表面から１０ｎｍ程度が限界であった。
そこで、近年、更に浅い接合を可能にする手法として種々のドーピング方法が提案され、その中でプラズマドーピング技術が実用化に適するものとして注目されてきている。このプラズマドーピングは、導入すべき不純物を含有した反応ガスをプラズマ励起し、上記固体基体表面にプラズマ照射して不純物を導入する技術である。そして、不純物導入後、アニ−ル工程により、導入された不純物の活性化がなされる。
４５ｎｍテクノロジーノードの典型的なターゲットはシート抵抗が１０００Ω／ｓｑ以下で接合深さ１０ｎｍ以下である。この目標を達成するために、高パワーのパルスレーザを使ったメルト式アニール方法が提案されている。不純物導入層をパルスレーザでメルトさせて溶融領域での瞬時拡散で極浅かつ急峻な接合を作ることが出来る。しかしながら、電界効果トランジスタにおいては、固体基板の表面近くに不純物が導入されたソースとドレインを、そしてソースとドレイン間の基板表面にゲート絶縁膜、更にその上にゲート電極が形成されている。このため上述したようなメルト式のレーザアニール方法は、不純物導入層の活性化と同時にゲートの溶融によるパターンの変形、ゲート絶縁膜下のチャネル部の溶融により、パターン精度が低下し、プロセスウインドウが狭くなるという問題があった。
そこで例えば、光吸収係数が大きい吸収層をトランジスタ領域（ソース、ドレイン、ゲート部（ゲート絶縁膜、ゲート電極、チャネル））に形成しプロセスウインドウを広げる方法を提案している。（非特許文献１参照）。
また、トランジスタ領域に反射防止膜を形成して、レーザアニールする方法も提案されている。この方法によれば、反射防止膜で覆われたトランジスタ領域の反射率を小さくすることで温度上昇率を高めることが出来る（特許文献１参照）。
しかしながら、上記の非特許文献１と特許文献１はいずれも均一厚さの同種の吸収層或は反射防止膜をトランジスタ領域に形成したものであり、活性化率を高めることはできるものの、同時にゲート部の温度上昇を招くため、ゲート部の溶融によるパターンの変形の解決には至らなかった。
Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．，ｖｏｌ．２０００−９（２０００）ｐ９５−１０６． 特開２００３−１６８６４５号公報
本発明は前記実情に鑑みてなされたもので、不純物の導入された領域、すなわち不純物導入層の活性化を効率よく行なうとともに、ゲート部の溶融を抑制し、高精度で信頼性の高いトランジスタを提供することを目的とする。
本発明では、選択的吸収変調方法をアニール手段として用いる。すなわち、不純物の導入された領域上とゲート電極上との間で反射防止膜を選択的に形成することにより、ゲート電極の光吸収率を不純物導入層の吸収率より小さくしている。これにより、不純物導入層の効率的活性化とゲート部の溶融の抑制（ノンメルト）を同時に実現出来ることを発見した。
本発明の方法は、半導体基板表面にゲート電極を形成する工程と、前記ゲート電極をはさむように、不純物を導入する工程と、前記不純物を活性化する工程とを含み、前記不純物の導入された領域に、ソース・ドレイン領域を形成するトランジスタの製造方法において、前記不純物を導入する工程が、プラズマ照射工程を含み、前記活性化する工程に先だち、前記不純物が導入された領域の光反射率が前記ゲート電極表面の反射率よりも小さくなるように、前記不純物が導入された領域の表面に反射防止膜を形成する工程を含むことを特徴とする。
この方法によれば、ソース・ドレイン領域となる領域に選択的に光反射防止膜を形成しているため、ソース・ドレイン領域となる領域に選択的に光照射を行なうことにより、不純物を効率よく活性化しているため、ゲート部を溶融するほどの大きなエネルギーの光照射を行なうことなく活性化を行なうことができるため、不純物の導入された領域の活性化とゲート部の溶融防止を同時に実現することができ、高精度で高効率のトランジスタを形成することが可能となる。
また本発明の方法は、前記活性化する工程に先立ち、前記ゲート電極上に反射膜を形成する工程を含む。
この方法によれば、ゲート電極上に反射膜を形成しているため、ゲート電極上への光の吸収を低減し、ゲート部の溶融防止をより確実に実現することができる。
また本発明の方法は、前記不純物を導入する工程が、プラズマドーピングにより不純物を導入する工程を含む。
この方法によれば、より浅いソース・ドレイン領域を形成することができる上、プラズマドーピングにより不純物導入した領域の方がより光吸収率が高く、高効率で活性化できるため、総エネルギー照射量を低減でき、ゲート部の溶融を抑制することができる。
また本発明の方法は、前記プラズマを照射する工程が、前記半導体基板表面をプラズマ照射によりアモルファス化する工程を含む。
この方法によれば、不純物のドーピングに先立ちプラズマでアモルファス化する工程を実施することで、不純物の導入された領域の光吸収率を上げることが出来る。従って、高効率で活性化できるため、総エネルギー照射量を低減でき、ゲート電極の溶融を抑制することができる。
また本発明の方法は、前記反射防止膜が、前記不純物の導入された領域と前記ゲート電極上とで異なる膜厚をもつように、形成されているものを含む。
この方法によれば、ゲート電極上とソース・ドレインを形成する領域とで反射防止膜の膜厚を変えることにより、不純物の導入された領域の光吸収率をゲート電極上に比べて高くなるようにすることが出来る。従って、高効率で活性化できるため、総エネルギー照射量を低減でき、ゲート部の溶融を抑制することができる。
また本発明の方法は、前記活性化する工程が、３００ｎｍ以上、１１００ｎｍ以下の波長を含む光を照射する工程を含む。
この方法によれば、３００ｎｍ以上、１１００ｎｍ以下の波長を含む光を使ってアニールするとより反射率を下げることができるので、望ましい。
また本発明の方法は、前記活性化する工程が、４００ｎｍ以下の波長を含む光を照射する工程を含む工程を含む。
この方法によれば、プラズマドーピングにより不純物をドーピングした場合、４００ｎｍ以下の波長を含む光を使ってアニールするとより反射率を下げることができるので、望ましい。
また本発明の方法は、前記反射防止膜が前記不純物が導入された領域の屈折率より低い屈折率を持つ透光性膜であるものを含む。
この方法によれば、前記不純物の導入されたソース・ドレインに相当する領域の屈折率より低い屈折率を持つ透光性膜の干渉を利用して、反射率を下げることが出来る。シリコンのデバイスプロセスで広く使われている酸化シリコン膜ＳｉＯ２、窒化シリコン膜Ｓｉ３Ｎ４、窒酸化シリコン膜ＳｉＯＮなどの透光性膜は、特にデバイスプロセスとの整合性と使い易さから考えて、望ましい。
また本発明の方法は、前記反射防止膜は低／高屈折率の２種類の誘電体膜を交互に積層した誘電体多層膜であるものを含む。
ＳｉＯ２単層だけの場合は反射率に限界があるが、低／高屈折率の２種類の誘電体膜を交互に積層した誘電体多層膜の干渉を利用すれば、積層数が多ければ多いほど反射率も小さくすることができるので、反射率を非常により小さく抑えることができる。
また本発明の方法は、前記反射膜は１４１０℃以上の融点をもつ金属膜であるものを含む。
この構成によれば、結晶シリコンの融点である１４１０℃以上の融点をもつ金属膜は反射率が高く且つメルトしにくいので、望ましい。
また本発明の方法は、前記金属膜がタングステン（Ｗで）あって、前記活性化する工程は、波長４１０ｎｍ以上の波長を含む光を用いる工程を含むものを含む。
Ｗの場合、波長４１０ｎｍ以上の波長の光に対し、結晶シリコンよりも反射率が高くなっている。
また本発明の方法は、前記金属膜がタンタル（Ｔａ）であって、前記活性化する工程は、波長６００ｎｍ以上の波長を含む光を用いる工程を含む。
Ｔａの場合、波長６００ｎｍ以上の波長の光に対し、結晶シリコンよりも反射率が高くなっている。
また本発明の方法は、前記金属膜がチタンナイトライド（ＴｉＮ）であって、前記活性化する工程は、波長５１０ｎｍ以上の波長を含む光を用いる工程を含む。
ＴｉＮの場合、波長５１０ｎｍ以上の波長の光に対し、結晶シリコンよりも反射率が高くなっている。
また本発明の方法は、前記反射防止膜が酸化シリコン膜を含む。
酸化シリコンの膜厚を調整することによって極めて容易に反射防止膜を形成することが可能となる。
本発明の実施の形態１で用いられるプラズマドーピング装置を示す図 本発明の実施の形態１におけるトランジスタの製造工程図 本発明の実施の形態２に置けるトランジスタの製造工程図 プラズマドーピング法およびイオン注入法でボロンの不純物を導入した後反射防止膜を形成したトランジスタにおける、各波長に対する反射率を示す図 ＨｅプラズマとＧｅイオン注入でアモルファス化した後に酸化シリコン膜を形成したときの、各波長に対する反射率を示す図 酸化シリコン膜を形成していない場合と膜厚８５ｎｍの酸化シリコン膜を形成した場合のシート抵抗対レーザエネルギー密度をプロットした図 ゲート電極上に高融点の金属Ｗ、Ｔａ、ＴｉＮ膜を形成した場合の反射率対波長を示す図
符号の説明
１００ 固体基体
１１０ 不純物導入層
２００ 真空チャンバ
２１０ プラズマを表す矩形
２２０ プラズマ源
２３０ 真空計
２４０ 真空ポンプ
２５０ 電源
２６０ 基板ホルダ
２７０ 電源
２８０ 第１のライン
２９０ 第２のライン
３００ 固体基体（シリコン基板）
３１０ 不純物が導入されたソース領域（形成領域）
３２０ 不純物が導入されたドレイン領域（形成領域）
３３０ ゲート酸化膜
３４０ ゲート電極
４００ 反射防止膜
４１０ 高反射膜
５００ アニール光源
次に、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態では、半導体基板上へのトランジスタの形成に際し、ソース・ドレイン領域形成のための不純物の導入工程において、ゲート電極の形成されたシリコン基板表面にこのゲート電極をマスクとしてプラズマドーピングにより、不純物を導入し、光照射により活性化するに先立ち、前記不純物が導入された領域の光反射率が小さくなるように反射防止膜を形成する工程を含むようにしたことを特徴とする。
プロセスの説明に先立ち、まず、本実施の形態で用いられる半導体装置の製造方法で用いられるプラズマドーピング装置と不純物ドーピングのプロセスについて説明する。本実施の形態で用いられるドーピング装置は、図１に示すように、真空チャンバー２００と、この真空チャンバー２００内にプラズマを励起するプラズマ源２２０とを具備し、基板ホルダ２６０に載置された、被処理基体としての固体基体１００の表面にプラズマドーピングを行なうものである。
そして、この真空チャンバー２００には、真空ポンプ２４０が接続され、真空測定の為の真空計２３０が設置されており、プラズマ源２２０には電源２５０が接続されている。また、基板ホルダー２６０には、独自の電気的ポテンシャルを印加するための、電源２７０が、前述の電源とは別途接続されている。
また真空チャンバー２００にはこれらのガスを導入するためのガス導入機構が設置されている。このガス導入機構は、ドーパント物質としての第１の物質（この場合はＢ２Ｈ６）を供給する第１のライン２８０、その他の物質である第２の物質を供給する第２のライン２９０（この場合はＨｅ）で構成される。
まず、真空チャンバー２００に第１の物質としてのドーパント物質を供給する。ここでは、ドーパント物質とこれとは異なるその他の物質をキャリアガスとして導入する。本実施の形態では、ドーパント物質とは異なる性質のガス、例えば、希ガスなどで（質量が異なり）、電気的にはシリコンの中で活性にならない物質を選択した。例として、Ｈｅである。これをその他の第２の物質としてＨｅを選択した。さて、前述の第１乃至第２のライン２８０、２９０で構成されるガス導入ラインからガスを導入し、真空チャンバー２００内の固体基体１００表面でプラズマ２１０を生成する。
このプラズマ２１０と固体基体１００との電気的ポテンシャル差によって、プラズマ中の荷電粒子が引き寄せられて、不純物ドーピングが行われる。同時にプラズマ中の電気的中性物質はこの固体基体１００表面付近に付着もしくは吸蔵される。ここで不純物導入層１１０の状態は、下地である固体基体１００の状態および、プラズマのもつエネルギーによって決まり、付着状態であっても良いし吸蔵されている状態であってもよい。
このプラズマドーピング装置を用いてトランジスタのソース・ドレイン領域形成のための不純物ドーピングを行なうわけであるが、シリコン基板３００の表面に酸化シリコン膜からなるゲート酸化膜３３０、ドープト結晶シリコン膜からなるゲート電極３４０を形成する。このときゲート電極３４０上には反射膜４１０としてのタングステン膜（膜厚６０ｎｍ）が形成され、ゲート電極のパターニングと同時にパターニングされる。そして、図１に示したプラズマドーピング装置にセットし、図２（ａ）に示すように、このゲート電極３４０をマスクとしてプラズマドーピングを行なう。
そしてプラズマＣＶＤ法、スパッタリング法、あるいはイオンプレーティング法により、膜厚９０ｎｍ程度の酸化シリコン膜からなる反射防止膜４００を形成し、上記図１に示したアニ−ル装置にセットし、図２（ｂ）に示すように、アニール光源５００を用いて波長５３０ｎｍの光を照射し、活性化のためのアニ−ルを行なう。このとき反射防止膜４００としての酸化シリコン膜の形成に際し、ゲート電極上にも反射防止膜が形成されるが、ゲート電極のパターニングに際して用いたレジストをそのまま残しておくようにし、リフトオフすることにより、ゲート電極上の反射防止膜は除去される。
このようにして、ドーピングのなされた領域には、反射防止膜４００の存在により光が効率よく取り込まれ、プラズマドーピングのなされた領域のみ選択的に加熱が促進されて活性化が進み、ソース・ドレイン領域３１０、３２０が形成される。一方、ゲート電極３４０の表面には、膜厚６０ｎｍ程度の薄いタングステン膜からなる反射膜４１０が形成された状態で光照射がなされるため、光が反射され、高温となるのが抑制される。このようにしてドーピングがなされた領域で選択的に活性化のためのアニ−ルが行なわれるため、効率よくソース・ドレイン領域３１０、３２０が形成され、ゲート電極の溶融も防止される。なお、タングステン膜は上述したように反射膜としての高温化を抑制する作用効果と、高融点であるため溶融しにくいという作用効果とから、効率よいソース・ドレイン領域の活性化とともにゲート電極の溶融を抑制することが可能となる。
これにより、ソース・ドレイン領域の不純物導入層を良好に活性化すると同時にゲート電極、チャネル部の溶融を防止し、形状および品質維持を実現することが出来、高精度で信頼性の高い微細トランジスタを歩留りよく実現することができる。
なお、ソース・ドレイン領域３１０、３２０となる領域への反射防止膜の形成に際しては、十分にゲート電極が覆われる厚さまで酸化シリコン膜を形成しておき、ＣＭＰあるいはレジストエッチバックによりゲート電極上の酸化シリコン膜を除去するようにしてもよい。
（実施の形態２）
次に本発明の実施の形態２について説明する。図３（ａ）乃至（ｃ）は実施の形態２の方法を示す模式図である。前記実施の形態１では、ゲート電極表面に反射膜を形成し、ソース・ドレイン領域となる半導体基板表面には、反射防止膜としての酸化シリコン膜を形成し、アニ−ルを行ったが、本実施の形態では、ゲート電極上にソース・ドレイン領域となる半導体基板表面にも反射防止膜４００を形成し、その膜厚をゲート電極上でより薄くなるようにし、ゲート電極上への光吸収を低減し、ゲート電極部の温度上昇を抑制し、ゲートの溶融を抑制するようにしている。
シリコン基板３００の表面に酸化シリコン膜からなるゲート酸化膜３３０、ドープト結晶シリコン膜からなるゲート電極３４０を形成する。このときゲート電極のパターニングを酸化シリコン膜４００からなるハードマスクを介して行い、ハードマスクを除去することなく、通例のプラズマドーピング装置にセットし、このゲート電極３４０をマスクとしてプラズマドーピングを行なう（図３（ａ））。
そして、ハードマスクを除去することなくＣＶＤ法などによりソース・ドレイン領域となる領域に膜厚１２０ｎｍ程度の酸化シリコン膜からなる反射防止膜４００を形成した後、ＣＭＰによりゲート電極上の酸化シリコン膜の一部をより多く除去し、平坦化を行なう。これによりゲート電極上では膜厚ｄ２がより小さく、ソース・ドレイン領域となる領域では膜厚ｄ１の大きい（ｄ１＞ｄ２）反射防止膜４００を形成する（図３（ｂ））。
この状態で上記図１に示したアニ−ル装置にセットし、波長５３０ｎｍのアニール光源５００を用いて活性化する（図３（ｃ））。
これにより、ゲート電極およびチャネルの溶融を生じることなく、ソース・ドレイン領域の不純物導入層の活性化を実現することが出来、高精度で信頼性の高い微細トランジスタを歩留りよく形成することができる。
前記実施の形態では、ハードマスクとして用いた酸化シリコン膜を残したままこの上層に酸化シリコン膜を形成しＣＭＰにより平坦化することにより、ソース・ドレイン領域上では厚く、ゲート電極上では薄い酸化シリコン膜を形成したが、ハードマスクを用いることなく、ゲート電極のパターニングを行い、同様の工程により酸化シリコン膜からなる反射防止膜を形成するようにしてもよい。
また、ハードマスクとして酸化シリコン膜と窒化シリコン膜との２層膜を用いてもよい。すなわちゲート電極のパターニングを酸化シリコン膜と窒化シリコン膜の２層膜からなるハードマスクを介して行い、ハードマスクを除去することなく、通例のプラズマドーピング装置にセットし、このゲート電極３４０をマスクとしてプラズマドーピングを行なう。
そして、ハードマスクを除去することなくＣＶＤ法などによりソース・ドレイン領域となる領域に膜厚９０ｎｍ程度の酸化シリコン膜からなる反射防止膜４００を形成した後、ハードマスクの上層側の膜である窒化シリコン膜を除去し、ゲート電極上の反射防止膜４００もリフトオフする。これによりゲート電極上では膜厚ｄ２がより小さく、ソース・ドレイン領域となる領域では膜厚ｄ１の大きい（ｄ１＞ｄ２）反射防止膜を形成することができる。
また、必要に応じて窒化シリコン膜を残したままでアニ−ルを行なうようにしてもよい。
このようにして、ソース領域３１０、ドレイン領域３２０となる領域の上に厚さｄ１の反射防止膜４００を形成し、ゲート電極３４０の上には厚さｄ２の反射防止膜４００を形成してアニール光源５００により活性化する。これによりゲート電極上に比べてソース・ドレイン領域となる領域表面での反射率が低くなるように厚さｄ１とｄ２を設計することで、ソース・ドレイン領域の不純物導入層の良好な活性化と同時にゲート寸法の高精度維持を実現することができる。
図４に曲線ａ、ｂで示すように、それぞれプラズマドーピング（ＰＤと記す）と、イオン注入（ＩＩと記す）で不純物としてボロンを導入してから反射防止膜としての酸化シリコン膜を形成した場合、各波長に対しての反射率の計算値を示す。同じドーズ（６Ｅ１４ｃｍ−２）のＰＤとＩＩ層の光物性値を測定し、多層膜計算ソフトで反射率を計算した。４００ｎｍ以下の波長領域ではＩＩよりＰＤの方がより低い反射率が得られるので、望ましいことがわかる。
（実施の形態３）
次に本発明の実施の形態３として、プラズマで不純物を導入する工程の前にプラズマでアモルファス化する工程を実施するようにしたもので、これにより、不純物の導入された領域の光吸収率を上げることが可能となる。
本実施の形態では、プラズマで不純物を導入する工程すなわちプラズマドーピング工程に先立ち、不純物の導入される領域の表面をあらかじめアモルファス化し、反射率の低減をはかるようにしている。すなわち、それぞれＨｅプラズマ（Ｈｅ−ＰＡと記す）とＧｅイオン注入（Ｇｅ−ＰＡと記す）でアモルファス化した後に、反射防止膜としての酸化シリコン膜を形成し、後は前記実施の形態１および２と同様にドーピングを行なうようにしている。そして他は前記実施の形態１および２と同様である。
図５にそれぞれＨｅプラズマ（Ｈｅ−ＰＡと記す）とＧｅイオン注入（Ｇｅ−ＰＡと記す）でアモルファス化した後に酸化シリコン膜を形成した場合における、ドーピング後の表面の各波長に対する反射率との関係を曲線ａ、ｂに示す。ここでは反射率は膜厚に基づいて計算値で求めた値を用いた。ここでは同じ深さ（１２ｎｍ）のアモルファス層のＨｅ−ＰＡ層とＧｅ−ＰＡ層の光物性値を測定し、多層膜計算ソフトで反射率を計算した。３００ｎｍ以上１１００ｎｍ以下の波長領域ではＧｅ−ＰＡよりＨｅ−ＰＡの方がより低い反射率を得ることができるので、より有効であることがわかった。
（実施の形態４）
次に本発明の実施の形態４として、反射防止膜の有無によるアニール後の状態の変化を確認するために、ｎ型シリコン基板にプラズマドーピング方法で不純物ボロンを導入し、その上にプラズマＣＶＤ法により膜厚９０ｎｍの酸化シリコン膜を形成した後、波長５３０ｎｍのレーザでアニールした。酸化シリコン膜を形成していない場合と酸化シリコン膜を膜厚９０ｎｍで形成した場合のシート抵抗対レーザエネルギー密度をプロットした結果を図６に曲線ａ，ｂで示す。膜厚９０ｎｍの酸化シリコン膜を形成することで、３４０ｏｈｍ／ｓｑのシート抵抗を得ることのできるレーザのエネルギー密度を１５００ｍＪ／ｃｍ２から１１００ｍＪ／ｃｍ２に低減することが出来た。エネルギー密度の低減割合は、約２７％であった。この結果は反射防止膜である酸化シリコン膜の厚さを調整することで反射率を調整できることを示唆している。
（実施の形態５）
次に本発明の実施の形態５として、ゲート電極表面にゲート電極の上に金属層としてタングステンＷ層、タンタルＴａ層、チタンナイトライドＴｉＮ層を形成した場合の反射率対波長の計算値を示す。図７において曲線ａ、ｂ、ｃは、それぞれＷ、Ｔａ、ＴｉＮに対する波長と反射率との関係を測定した結果を示す。また比較のために、結晶シリコン（ｃ−Ｓｉ）の各波長に対しての反射率の値も曲線ｓで示した。ゲート電極の上に高融点の金属Ｗ、Ｔａ、ＴｉＮを付けた場合、それぞれ波長４１０ｎｍ、６００ｎｍ、５１０ｎｍ以上でゲート電極を構成する結晶シリコンより高い反射率を得ることができる。
なお、ソース・ドレイン領域の形成後、ソース・ドレインコンタクトを形成する必要があるが、ソース・ドレインコンタクトとなり得るような導電性層を反射防止膜として用いることにより、後でこの反射防止膜を除去する工程が不要となる。
本発明の選択的吸収変調を使ったトランジスタの製造方法は、浅い且つ低抵抗の接合の形成、活性化エネルギーの低減、アニール温度の低温化、ゲート変形の防止に有効である。
本発明は半導体装置の製造方法に係り、特にトランジスタのソース・ドレイン領域への不純物導入および活性化に関する。
近年、半導体デバイスの微細化に伴い、浅い接合を形成する技術が求められている。従来の半導体製造技術では、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の各種導電型の不純物を固体基体としての半導体基板表面に、低エネルギーでイオン注入を行なう方法が広く用いられている。
このイオン注入の方法を用いて浅い接合を形成できるとはいうものの、イオン注入で形成できる深さには限界がある。例えば、ボロン不純物は浅く導入することが難しく、イオン注入では、導入領域の深さは基体表面から１０ｎｍ程度が限界であった。
そこで、近年、更に浅い接合を可能にする手法として種々のドーピング方法が提案され、その中でプラズマドーピング技術が実用化に適するものとして注目されてきている。このプラズマドーピングは、導入すべき不純物を含有した反応ガスをプラズマ励起し、上記固体基体表面にプラズマ照射して不純物を導入する技術である。そして、不純物導入後、アニ−ル工程により、導入された不純物の活性化がなされる。
４５ｎｍテクノロジーノードの典型的なターゲットはシート抵抗が１０００Ω/ｓｑ以下で接合深さ１０ｎｍ以下である。この目標を達成するために、高パワーのパルスレーザを使ったメルト式アニール方法が提案されている。不純物導入層をパルスレーザでメルトさせて溶融領域での瞬時拡散で極浅かつ急峻な接合を作ることが出来る。しかしながら、電界効果トランジスタにおいては、固体基板の表面近くに不純物が導入されたソースとドレインを、そしてソースとドレイン間の基板表面にゲート絶縁膜、更にその上にゲート電極が形成されている。このため上述したようなメルト式のレーザアニール方法は、不純物導入層の活性化と同時にゲートの溶融によるパターンの変形、ゲート絶縁膜下のチャネル部の溶融により、パターン精度が低下し、プロセスウインドウが狭くなるという問題があった。
そこで例えば、光吸収係数が大きい吸収層をトランジスタ領域（ソース、ドレイン、ゲート部（ゲート絶縁膜、ゲート電極、チャネル））に形成しプロセスウインドウを広げる方法を提案している。（非特許文献１参照）。
また、トランジスタ領域に反射防止膜を形成して、レーザアニールする方法も提案されている。この方法によれば、反射防止膜で覆われたトランジスタ領域の反射率を小さくすることで温度上昇率を高めることが出来る（特許文献１参照）。
しかしながら、上記の非特許文献１と特許文献１はいずれも均一厚さの同種の吸収層或は反射防止膜をトランジスタ領域に形成したものであり、活性化率を高めることはできるものの、同時にゲート部の温度上昇を招くため、ゲート部の溶融によるパターンの変形の解決には至らなかった。
Electrochem. Soc. Symp. Proc., vol. 2000-9 (2000) p95-106. 特開 ２００３−１６８６４５号公報
本発明は前記実情に鑑みてなされたもので、不純物の導入された領域、すなわち不純物導入層の活性化を効率よく行なうとともに、ゲート部の溶融を抑制し、高精度で信頼性の高いトランジスタを提供することを目的とする。
本発明では、選択的吸収変調方法をアニール手段として用いる。すなわち、不純物の導入された領域上とゲート電極上との間で反射防止膜を選択的に形成することにより、ゲート電極の光吸収率を不純物導入層の吸収率より小さくしている。これにより、不純物導入層の効率的活性化とゲート部の溶融の抑制（ノンメルト）を同時に実現出来ることを発見した。
本発明の方法は、半導体基板表面にゲート電極を形成する工程と、前記ゲート電極をはさむように、不純物を導入する工程と、前記不純物を活性化する工程とを含み、前記不純物の導入された領域に、ソース・ドレイン領域を形成するトランジスタの製造方法において、前記不純物を導入する工程が、プラズマ照射工程を含み、前記活性化する工程に先だち、前記不純物が導入された領域の光反射率が前記ゲート電極表面の反射率よりも小さくなるように、前記不純物が導入された領域の表面に反射防止膜を形成する工程を含むことを特徴とする。
この方法によれば、ソース・ドレイン領域となる領域に選択的に光反射防止膜を形成しているため、ソース・ドレイン領域となる領域に選択的に光照射を行なうことにより、不純物を効率よく活性化しているため、ゲート部を溶融するほどの大きなエネルギーの光照射を行なうことなく活性化を行なうことができるため、不純物の導入された領域の活性化とゲート部の溶融防止を同時に実現することができ、高精度で高効率のトランジスタを形成することが可能となる。
また本発明の方法は、前記活性化する工程に先立ち、前記ゲート電極上に反射膜を形成する工程を含む。
この方法によれば、ゲート電極上に反射膜を形成しているため、ゲート電極上への光の吸収を低減し、ゲート部の溶融防止をより確実に実現することができる。
また本発明の方法は、前記不純物を導入する工程が、プラズマドーピングにより不純物を導入する工程を含む。
この方法によれば、より浅いソース・ドレイン領域を形成することができる上、プラズマドーピングにより不純物導入した領域の方がより光吸収率が高く、高効率で活性化できるため、総エネルギー照射量を低減でき、ゲート部の溶融を抑制することができる。
また本発明の方法は、前記プラズマを照射する工程が、前記半導体基板表面をプラズマ照射によりアモルファス化する工程を含む。
この方法によれば、不純物のドーピングに先立ちプラズマでアモルファス化する工程を実施することで、不純物の導入された領域の光吸収率を上げることが出来る。従って、高効率で活性化できるため、総エネルギー照射量を低減でき、ゲート電極の溶融を抑制することができる。
また本発明の方法は、前記反射防止膜が、前記不純物の導入された領域と前記ゲート電極上とで異なる膜厚をもつように、形成されているものを含む。
この方法によれば、ゲート電極上とソース・ドレインを形成する領域とで反射防止膜の膜厚を変えることにより、不純物の導入された領域の光吸収率をゲート電極上に比べて高くなるようにすることが出来る。従って、高効率で活性化できるため、総エネルギー照射量を低減でき、ゲート部の溶融を抑制することができる。
また本発明の方法は、前記活性化する工程が、３００ｎｍ以上、１１００ｎｍ以下の波長を含む光を照射する工程を含む。
この方法によれば、３００ｎｍ以上、１１００ｎｍ以下の波長を含む光を使ってアニールするとより反射率を下げることができるので、望ましい。
また本発明の方法は、前記活性化する工程が、４００ｎｍ以下の波長を含む光を照射する工程を含む工程を含む。
この方法によれば、プラズマドーピングにより不純物をドーピングした場合、４００ｎｍ以下の波長を含む光を使ってアニールするとより反射率を下げることができるので、望ましい。
また本発明の方法は、前記反射防止膜が前記不純物が導入された領域の屈折率より低い屈折率を持つ透光性膜であるものを含む。
この方法によれば、前記不純物の導入されたソース・ドレインに相当する領域の屈折率より低い屈折率を持つ透光性膜の干渉を利用して、反射率を下げることが出来る。シリコンのデバイスプロセスで広く使われている酸化シリコン膜ＳｉＯ2、窒化シリコン膜Ｓｉ3Ｎ4、窒酸化シリコン膜SiONなどの透光性膜は、特にデバイスプロセスとの整合性と使い易さから考えて、望ましい。
また本発明の方法は、前記反射防止膜は低/高屈折率の２種類の誘電体膜を交互に積層した誘電体多層膜であるものを含む。
ＳｉＯ２単層だけの場合は反射率に限界があるが、低/高屈折率の２種類の誘電体膜を交互に積層した誘電体多層膜の干渉を利用すれば、積層数が多ければ多いほど反射率も小さくすることができるので、反射率を非常により小さく抑えることができる。
また本発明の方法は、前記反射膜は１４１０℃以上の融点をもつ金属膜であるものを含む。
この構成によれば、結晶シリコンの融点である１４１０℃以上の融点をもつ金属膜は反射率が高く且つメルトしにくいので、望ましい。
また本発明の方法は、前記金属膜がタングステン（Ｗで）あって、前記活性化する工程は、波長４１０ｎｍ以上の波長を含む光を用いる工程を含むものを含む。
Ｗの場合、波長４１０ｎｍ以上の波長の光に対し、結晶シリコンよりも反射率が高くなっている。
また本発明の方法は、前記金属膜がタンタル（Ｔａ）であって、前記活性化する工程は、波長６００ｎｍ以上の波長を含む光を用いる工程を含む。
Ｔａの場合、波長６００ｎｍ以上の波長の光に対し、結晶シリコンよりも反射率が高くなっている。
また本発明の方法は、前記金属膜がチタンナイトライド（ＴｉＮ）であって、前記活性化する工程は、波長５１０ｎｍ以上の波長を含む光を用いる工程を含む。
ＴｉＮの場合、波長５１０ｎｍ以上の波長の光に対し、結晶シリコンよりも反射率が高くなっている。
また本発明の方法は、前記反射防止膜が酸化シリコン膜を含む。
酸化シリコンの膜厚を調整することによって極めて容易に反射防止膜を形成することが可能となる。
本発明の実施の形態１で用いられるプラズマドーピング装置を示す図 本発明の実施の形態１におけるトランジスタの製造工程図 本発明の実施の形態２に置けるトランジスタの製造工程図 プラズマドーピング法およびイオン注入法でボロンの不純物を導入した後反射防止膜を形成したトランジスタにおける、各波長に対する反射率を示す図 HeプラズマとGeイオン注入でアモルファス化した後に酸化シリコン膜を形成したときの、各波長に対する反射率を示す図 酸化シリコン膜を形成していない場合と膜厚８５ｎｍの酸化シリコン膜を形成した場合のシート抵抗対レーザエネルギー密度をプロットした図 ゲート電極上に高融点の金属Ｗ、Ｔａ、ＴｉＮ膜を形成した場合の反射率対波長を示す図
符号の説明
１００ 固体基体
１１０ 不純物導入層
２００ 真空チャンバ
２１０ プラズマを表す矩形
２２０ プラズマ源
２３０ 真空計
２４０ 真空ポンプ
２５０ 電源
２６０ 基板ホルダ
２７０ 電源
２８０ 第１のライン
２９０ 第２のライン
３００ 固体基体（シリコン基板）
３１０ 不純物が導入されたソース領域（形成領域）
３２０ 不純物が導入されたドレイン領域（形成領域）
３３０ ゲート酸化膜
３４０ ゲート電極
４００ 反射防止膜
４１０ 高反射膜
５００ アニール光源
次に、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態では、半導体基板上へのトランジスタの形成に際し、ソース・ドレイン領域形成のための不純物の導入工程において、ゲート電極の形成されたシリコン基板表面にこのゲート電極をマスクとしてプラズマドーピングにより、不純物を導入し、光照射により活性化するに先立ち、前記不純物が導入された領域の光反射率が小さくなるように反射防止膜を形成する工程を含むようにしたことを特徴とする。
プロセスの説明に先立ち、まず、本実施の形態で用いられる半導体装置の製造方法で用いられるプラズマドーピング装置と不純物ドーピングのプロセスについて説明する。本実施の形態で用いられるドーピング装置は、図１に示すように、真空チャンバー２００と、この真空チャンバー２００内にプラズマを励起するプラズマ源２２０とを具備し、基板ホルダ２６０に載置された、被処理基体としての固体基体１００の表面にプラズマドーピングを行なうものである。
そして、この真空チャンバー２００には、真空ポンプ２４０が接続され、真空測定の為の真空計２３０が設置されており、プラズマ源２２０には電源２５０が接続されている。また、基板ホルダー２６０には、独自の電気的ポテンシャルを印加するための、電源２７０が、前述の電源とは別途接続されている。
また真空チャンバー２００にはこれらのガスを導入するためのガス導入機構が設置されている。このガス導入機構は、ドーパント物質としての第１の物質（この場合はＢ2Ｈ6）を供給する第１のライン２８０、その他の物質である第２の物質を供給する第２のライン２９０（この場合はＨｅ）で構成される。
まず、真空チャンバー２００に第１の物質としてのドーパント物質を供給する。ここでは、ドーパント物質とこれとは異なるその他の物質をキャリアガスとして導入する。本実施の形態では、ドーパント物質とは異なる性質のガス、例えば、希ガスなどで（質量が異なり）、電気的にはシリコンの中で活性にならない物質を選択した。例として、Ｈｅである。これをその他の第２の物質としてＨｅを選択した。さて、前述の第１乃至第２のライン２８０、２９０で構成されるガス導入ラインからガスを導入し、真空チャンバー２００内の固体基体１００表面でプラズマ２１０を生成する。
このプラズマ２１０と固体基体１００との電気的ポテンシャル差によって、プラズマ中の荷電粒子が引き寄せられて、不純物ドーピングが行われる。同時にプラズマ中の電気的中性物質はこの固体基体１００表面付近に付着もしくは吸蔵される。ここで不純物導入層１１０の状態は、下地である固体基体１００の状態および、プラズマのもつエネルギーによって決まり、付着状態であっても良いし吸蔵されている状態であってもよい。
このプラズマドーピング装置を用いてトランジスタのソース・ドレイン領域形成のための不純物ドーピングを行なうわけであるが、シリコン基板３００の表面に酸化シリコン膜からなるゲート酸化膜３３０、ドープト結晶シリコン膜からなるゲート電極３４０を形成する。このときゲート電極３４０上には反射膜４１０としてのタングステン膜（膜厚６０ｎｍ）が形成され、ゲート電極のパターニングと同時にパターニングされる。そして、図１に示したプラズマドーピング装置にセットし、図２（ａ）に示すように、このゲート電極３４０をマスクとしてプラズマドーピングを行なう。
そしてプラズマＣＶＤ法、スパッタリング法、あるいはイオンプレーティング法により、膜厚９０ｎｍ程度の酸化シリコン膜からなる反射防止膜４００を形成し、上記図１に示したアニ−ル装置にセットし、図２（ｂ）に示すように、アニール光源５００を用いて波長５３０ｎｍの光を照射し、活性化のためのアニ−ルを行なう。このとき反射防止膜４００としての酸化シリコン膜の形成に際し、ゲート電極上にも反射防止膜が形成されるが、ゲート電極のパターニングに際して用いたレジストをそのまま残しておくようにし、リフトオフすることにより、ゲート電極上の反射防止膜は除去される。
このようにして、ドーピングのなされた領域には、反射防止膜４００の存在により光が効率よく取り込まれ、プラズマドーピングのなされた領域のみ選択的に加熱が促進されて活性化が進み、ソース・ドレイン領域３１０、３２０が形成される。一方、ゲート電極３４０の表面には、膜厚６０ｎｍ程度の薄いタングステン膜からなる反射膜４１０が形成された状態で光照射がなされるため、光が反射され、高温となるのが抑制される。このようにしてドーピングがなされた領域で選択的に活性化のためのアニ−ルが行なわれるため、効率よくソース・ドレイン領域３１０、３２０が形成され、ゲート電極の溶融も防止される。なお、タングステン膜は上述したように反射膜としての高温化を抑制する作用効果と、高融点であるため溶融しにくいという作用効果とから、効率よいソース・ドレイン領域の活性化とともにゲート電極の溶融を抑制することが可能となる。
これにより、ソース・ドレイン領域の不純物導入層を良好に活性化すると同時にゲート電極、チャネル部の溶融を防止し、形状および品質維持を実現することが出来、高精度で信頼性の高い微細トランジスタを歩留りよく実現することができる。
なお、ソース・ドレイン領域３１０、３２０となる領域への反射防止膜の形成に際しては、十分にゲート電極が覆われる厚さまで酸化シリコン膜を形成しておき、ＣＭＰあるいはレジストエッチバックによりゲート電極上の酸化シリコン膜を除去するようにしてもよい。
（実施の形態２）
次に本発明の実施の形態２について説明する。図３（ａ）乃至（ｃ）は実施の形態２の方法を示す模式図である。前記実施の形態１では、ゲート電極表面に反射膜を形成し、ソース・ドレイン領域となる半導体基板表面には、反射防止膜としての酸化シリコン膜を形成し、アニ−ルを行ったが、本実施の形態では、ゲート電極上にソース・ドレイン領域となる半導体基板表面にも反射防止膜４００を形成し、その膜厚をゲート電極上でより薄くなるようにし、ゲート電極上への光吸収を低減し、ゲート電極部の温度上昇を抑制し、ゲートの溶融を抑制するようにしている。
シリコン基板３００の表面に酸化シリコン膜からなるゲート酸化膜３３０、ドープト結晶シリコン膜からなるゲート電極３４０を形成する。このときゲート電極のパターニングを酸化シリコン膜４００からなるハードマスクを介して行い、ハードマスクを除去することなく、通例のプラズマドーピング装置にセットし、このゲート電極３４０をマスクとしてプラズマドーピングを行なう（図３（ａ））。
そして、ハードマスクを除去することなくＣＶＤ法などによりソース・ドレイン領域となる領域に膜厚１２０ｎｍ程度の酸化シリコン膜からなる反射防止膜４００を形成した後、ＣＭＰによりゲート電極上の酸化シリコン膜の一部をより多く除去し、平坦化を行なう。これによりゲート電極上では膜厚ｄ２がより小さく、ソース・ドレイン領域となる領域では膜厚ｄ１の大きい（ｄ１＞ｄ２）反射防止膜４００を形成する（図３（ｂ））。
この状態で上記図１に示したアニ−ル装置にセットし、波長５３０ｎｍのアニール光源５００を用いて活性化する（図３（ｃ））。
これにより、ゲート電極およびチャネルの溶融を生じることなく、ソース・ドレイン領域の不純物導入層の活性化を実現することが出来、高精度で信頼性の高い微細トランジスタを歩留りよく形成することができる。
前記実施の形態では、ハードマスクとして用いた酸化シリコン膜を残したままこの上層に酸化シリコン膜を形成しＣＭＰにより平坦化することにより、ソース・ドレイン領域上では厚く、ゲート電極上では薄い酸化シリコン膜を形成したが、ハードマスクを用いることなく、ゲート電極のパターニングを行い、同様の工程により酸化シリコン膜からなる反射防止膜を形成するようにしてもよい。
また、ハードマスクとして酸化シリコン膜と窒化シリコン膜との２層膜を用いてもよい。すなわちゲート電極のパターニングを酸化シリコン膜と窒化シリコン膜の２層膜からなるハードマスクを介して行い、ハードマスクを除去することなく、通例のプラズマドーピング装置にセットし、このゲート電極３４０をマスクとしてプラズマドーピングを行なう。
そして、ハードマスクを除去することなくＣＶＤ法などによりソース・ドレイン領域となる領域に膜厚９０ｎｍ程度の酸化シリコン膜からなる反射防止膜４００を形成した後、ハードマスクの上層側の膜である窒化シリコン膜を除去し、ゲート電極上の反射防止膜４００もリフトオフする。これによりゲート電極上では膜厚ｄ２がより小さく、ソース・ドレイン領域となる領域では膜厚ｄ１の大きい（ｄ１＞ｄ２）反射防止膜を形成することができる。
また、必要に応じて窒化シリコン膜を残したままでアニ−ルを行なうようにしてもよい。
このようにして、ソース領域３１０、ドレイン領域３２０となる領域の上に厚さｄ１の反射防止膜４００を形成し、ゲート電極３４０の上には厚さｄ２の反射防止膜４００を形成してアニール光源５００により活性化する。これによりゲート電極上に比べてソース・ドレイン領域となる領域表面での反射率が低くなるように厚さｄ１とｄ２を設計することで、ソース・ドレイン領域の不純物導入層の良好な活性化と同時にゲート寸法の高精度維持を実現することができる。
図４に曲線ａ、ｂで示すように、それぞれプラズマドーピング（PDと記す）と、イオン注入（ＩＩと記す）で不純物としてボロンを導入してから反射防止膜としての酸化シリコン膜を形成した場合、各波長に対しての反射率の計算値を示す。同じドーズ（６E14cm-2）のPDとＩＩ層の光物性値を測定し、多層膜計算ソフトで反射率を計算した。４００ｎｍ以下の波長領域ではＩＩよりPDの方がより低い反射率が得られるので、望ましいことがわかる。
（実施の形態３）
次に本発明の実施の形態３として、プラズマで不純物を導入する工程の前にプラズマでアモルファス化する工程を実施するようにしたもので、これにより、不純物の導入された領域の光吸収率を上げることが可能となる。
本実施の形態では、プラズマで不純物を導入する工程すなわちプラズマドーピング工程に先立ち、不純物の導入される領域の表面をあらかじめアモルファス化し、反射率の低減をはかるようにしている。すなわち、それぞれHeプラズマ（He-PAと記す）とGeイオン注入（Ge-PAと記す）でアモルファス化した後に、反射防止膜としての酸化シリコン膜を形成し、後は前記実施の形態１および２と同様にドーピングを行なうようにしている。そして他は前記実施の形態１および２と同様である。
図５にそれぞれHeプラズマ（He-PAと記す）とGeイオン注入（Ge-PAと記す）でアモルファス化した後に酸化シリコン膜を形成した場合における、ドーピング後の表面の各波長に対する反射率との関係を曲線ａ、ｂに示す。ここでは反射率は膜厚に基づいて計算値で求めた値を用いた。ここでは同じ深さ（１２ｎｍ）のアモルファス層のHe-PA層とGe-PA層の光物性値を測定し、多層膜計算ソフトで反射率を計算した。３００ｎｍ以上１１００ｎｍ以下の波長領域ではGe-PAよりHe-PAの方がより低い反射率を得ることができるので、より有効であることがわかった。
（実施の形態４）
次に本発明の実施の形態４として、反射防止膜の有無によるアニール後の状態の変化を確認するために、ｎ型シリコン基板にプラズマドーピング方法で不純物ボロンを導入し、その上にプラズマCVD法により膜厚９０ｎｍの酸化シリコン膜を形成した後、波長５３０ｎｍのレーザでアニールした。酸化シリコン膜を形成していない場合と酸化シリコン膜を膜厚９０ｎｍで形成した場合のシート抵抗対レーザエネルギー密度をプロットした結果を図６に曲線ａ，ｂで示す。膜厚９０ｎｍの酸化シリコン膜を形成することで、３４０ohm/sqのシート抵抗を得ることのできるレーザのエネルギー密度を１５００mJ/cm2から１１００mJ/cm2に低減することが出来た。エネルギー密度の低減割合は、約２７%であった。この結果は反射防止膜である酸化シリコン膜の厚さを調整することで反射率を調整できることを示唆している。
（実施の形態５）
次に本発明の実施の形態５として、ゲート電極表面にゲート電極の上に金属層としてタングステンＷ層、タンタルＴａ層、チタンナイトライドＴｉＮ層を形成した場合の反射率対波長の計算値を示す。図７において曲線ａ、ｂ、ｃは、それぞれＷ、Ｔａ、ＴｉＮに対する波長と反射率との関係を測定した結果を示す。また比較のために、結晶シリコン（c-Ｓｉ）の各波長に対しての反射率の値も曲線ｓで示した。ゲート電極の上に高融点の金属Ｗ、Ｔａ、ＴｉＮを付けた場合、それぞれ波長４１０ｎｍ、６００ｎｍ、５１０ｎｍ以上でゲート電極を構成する結晶シリコンより高い反射率を得ることができる。
なお、ソース・ドレイン領域の形成後、ソース・ドレインコンタクトを形成する必要があるが、ソース・ドレインコンタクトとなり得るような導電性層を反射防止膜として用いることにより、後でこの反射防止膜を除去する工程が不要となる。
本発明の選択的吸収変調を使ったトランジスタの製造方法は、浅い且つ低抵抗の接合の形成、活性化エネルギーの低減、アニール温度の低温化、ゲート変形の防止に有効である。

Claims (14)

  1. 半導体基板表面にゲート電極を形成する工程と、前記ゲート電極をはさむように、不純物を導入する工程と、前記不純物を活性化する工程とを含み、前記不純物の導入された領域に、ソース・ドレイン領域を形成するトランジスタの製造方法において、
    前記不純物を導入する工程が、プラズマ照射工程を含み、
    前記活性化する工程に先だち、前記不純物が導入された領域の光反射率が前記ゲート電極表面の反射率よりも小さくなるように、前記不純物が導入された領域の表面に反射防止膜を形成する工程を含む半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記活性化する工程に先立ち、前記ゲート電極上に反射膜を形成する工程を含む半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法であって、
    前記不純物を導入する工程は、プラズマドーピングにより不純物を導入する工程を含む半導体装置の製造方法。
  4. 請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
    前記プラズマを照射する工程が、前記半導体基板表面をプラズマ照射によりアモルファス化する工程を含む半導体装置の製造方法。
  5. 請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
    前記反射防止膜は、前記不純物の導入された領域と前記ゲート電極上とで異なる膜厚をもつように形成された半導体装置の製造方法。
  6. 請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
    前記活性化する工程は、３００ｎｍ以上、１１００ｎｍ以下の波長を含む光を照射する工程を含む半導体装置の製造方法。
  7. 請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
    前記活性化する工程は、４００ｎｍ以下の波長を含む光を照射する工程を含む工程を含む半導体装置の製造方法。
  8. 請求項１乃至７のいずれかに記載の半導体装置の製造方法であって、
    前記反射防止膜は前記不純物が導入された領域の屈折率より低い屈折率を持つ透光性膜である半導体装置の製造方法。
  9. 請求項１乃至８のいずれかに記載の半導体装置の製造方法であって、
    前記反射防止膜は低／高屈折率の２種類の誘電体膜を交互に積層した誘電体多層膜であ
    る半導体装置の製造方法。
  10. 請求項２に記載の半導体装置の製造方法であって、
    前記反射膜は１４１０℃以上の融点をもつ金属膜である半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法であって、
    前記金属膜はタングステン（Ｗ）であって、
    前記活性化する工程は、波長４１０ｎｍ以上の波長を含む光を用いる工程を含む半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法であって、
    前記金属膜はタンタル（Ｔａ）であって、
    前記活性化する工程は、波長６００ｎｍ以上の波長を含む光を用いる工程を含む半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法であって、
    前記金属膜はチタンナイトライド（ＴｉＮ）であって、
    前記活性化する工程は、波長５１０ｎｍ以上の波長を含む光を用いる工程を含む半導体装置の製造方法。
  14. 請求項５に記載の半導体装置の製造方法であって、
    前記反射防止膜は酸化シリコン膜である半導体装置の製造方法。
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US20060024938A1 (en) * 2004-07-29 2006-02-02 Texas Instruments, Incorporated Method for reducing metal silicide excessive encroachment defects in the manufacture of a semiconductor device having silicided source/drain regions

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