JP2006310372A - 半導体装置および、その製造方法 - Google Patents

Abstract

【課題】 半導体膜とゲート絶縁膜の界面の汚染を防ぐと共に、半導体膜の絶縁膜によるカバレッジを良好にして高性能で信頼性の高い薄膜トランジスターとその薄膜トランジスターを歩留まり良く製造する方法とを提供する。
【解決手段】 基板１０１上にバリアー層１０２と半導体層１０３を形成する工程と、該半導体層１０３にエネルギービームを照射して結晶化せしめる工程と、第１のゲート絶縁膜１０５を形成する工程と、半導体層１０３及び第１のゲート絶縁膜１０５を同時にパターニングする工程と、第２のゲート絶縁膜１０７を形成する工程とを有し、バリアー層形成から第１のゲート絶縁膜形成まで大気にさらさず、また、半導体層１０３及び第１のゲート絶縁膜１０５のパターニングをテーパエッチングにより行う。
【選択図】 図１

Description

本発明は半導体装置、特に薄膜トランジスターとその製造方法に関する。

特許文献１には、薄膜トランジスターの活性層の端部において発生する絶縁層の段切れや電界集中現象を、その活性層の端部の構成を工夫することで防止するために、薄膜トランジスターの活性層の端部をその厚さが端部に向かうにつれて除々に薄くなるように構成する、すなわちテーパ形状をもたせる構成に関して開示がある。この文献に記載の発明では、活性層を覆う絶縁層であるゲート絶縁膜の厚さが、活性層の端部において薄くならないようにし、しかもその起伏を滑らかにすることによって電界集中現象が起こらないようにしている。

また、特許文献２には、活性層となる半導体膜上に、第１のゲート絶縁膜を形成した後に、その表面に所定のマスクパターンのレジストマスクを形成し、第１のゲート絶縁膜と半導体膜をフォトリソグラフィ技術を用いてパターニングして薄膜トランジスターを形成する方法に関して開示がある。
特開平０６−１３２３０３号公報 特開平１０−１１６９８９号公報

特許文献１によると、活性層とゲート絶縁膜との界面が製造工程中に汚染される恐れがある。また、特許文献２によれば、第１のゲート絶縁膜を形成した後に、第１のゲート絶縁膜、半導体膜をパターニングするため、界面は清浄に保たれるが、第１のゲート絶縁膜と半導体膜の端部の角度を制御せずにエッチングするため、端部の角度が急峻となり、第２のゲート絶縁膜による半導体膜のサイドカバレッジが悪くなってしまう。

そこで本発明の目的は半導体膜とゲート絶縁膜の界面の汚染を防ぐと共に、半導体膜の絶縁膜によるカバレッジを良好にして高性能で信頼性の高い薄膜トランジスターとその薄膜トランジスターを歩留まり良く製造する方法とを提供することである。

上記目的を達するために本発明は、基板の絶縁性表面に半導体層を形成する工程と、第１のゲート絶縁膜を形成する工程と、前記半導体層および前記第１のゲート絶縁膜を同一工程でパターニングする工程と、第２のゲート絶縁膜を形成する工程とを順次有する半導体装置の製造方法であって、前記半導体層および前記第１のゲート絶縁膜をパターニングする工程は、前記半導体層および前記第１のゲート絶縁膜の各々の端部が所望のテーパ角を有するようにエッチングする工程であることを特徴とするものである。

本発明の製造方法によれば、ゲート絶縁膜の半導体層に対するカバレッジ性に優れるため、電気的な信頼性を向上させることが可能となる。

本発明に基づく半導体層およびゲート絶縁膜の形成方法について説明する。

ガラス、プラスチック、金属よりなる群から選択された基板上に、必要に応じて絶縁性の膜からなるバリアー層を２００〜５００ｎｍの厚さに成膜する。該バリアー層は酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁性の材料からなり、ＣＶＤ法やスパッタ法により単層で用いても積層してもよい。続いて、前記バリア層上に、半導体層としての非晶質シリコン膜を３０〜１００ｎｍの厚さにＣＶＤ法やスパッタ法により成膜し、必要に応じて脱水素処理を施す。これにエキシマレーザー等のエネルギービームを照射して前記シリコン膜を多結晶化する。次に、前記半導体層上に、第１のゲート絶縁膜としての酸化シリコン膜を５０〜１５０ｎｍの膜厚にＣＶＤ法やスパッタ法により成膜する。以上、一連の工程は例えば図４に示すような枚葉式の半導体製造装置を用い、真空を破ることなく連続して行う。なお、図４において、符号４０１はロードロック、符号４０２は第１のＣＶＤ成膜室、符号４０３は第２のＣＶＤ成膜室、符号４０４は真空熱処理室、符号４０５はエキシマレーザー照射室、符号４０６はアンロードロック、符号４０７は搬送室を示している。

ここで、上述した工程を経た基板を大気中に取り出し、周知のフォトリソグラフィ工程により、前記第１のゲート絶縁膜上に所望のレジストパターンを形成する。続いて、ＲＩＥ（反応性イオンエッチング装置）により第１のゲート絶縁膜と多結晶化した半導体層とを同時にパターニングする。このとき、ＲＩＥに用いる反応ガスを５〜３０％の水素を添加したＣＦ₄として、第１のゲート絶縁膜と多結晶化した半導体層とを共にテーパーエッチングする。ここで、第１のゲート絶縁膜と多結晶化した半導体層との選択比、すなわち酸化シリコンと多結晶シリコンとの選択比を２以上４以下の範囲内（図２）としてテーパーエッチングを行う。

酸化シリコンと多結晶シリコンとの選択比を２以上４以下の範囲内とすれば、図３に示すように多結晶シリコンのテーパー角度は２５°〜６０°とすることができ、第２のゲート絶縁膜のカバレッジ性を良好にする事ができ、かつ、素子の寸法精度を確保する事ができる。

次に、レジストを剥離した後、第２のゲート絶縁膜としての窒化シリコンを第１のゲート絶縁膜の膜厚と合わせて２００〜３００ｎｍの厚さとなるようにＣＶＤ法やスパッタ法により成膜する。こうして成膜する第２のゲート絶縁膜は、第１のゲート絶縁膜と半導体層との端部がテーパー形状になっているので、半導体層の側面へのカバレッジ性が良好であり、信頼性の高い薄膜トランジスターを製造することが可能となる。

以下、本発明を更に詳細に説明するために実施例を挙げる。

（実施例１）
本発明に基づく半導体装置の製造方法の実施例を図１に基づいて詳細に説明する。

まず、ガラス基板１０１上に酸化シリコン膜からなるバリアー層１０２をテトラエトキシシラン（ＴＥＯＳ）と酸素とを原料ガスとしたＰＥＣＶＤ法で４００ｎｍの厚さに成膜した。続いて、半導体層としての非晶質シリコン膜１０３を５０ｎｍの厚さにシランと水素を原料ガスとしたＰＥＣＶＤ法により成膜し、４５０℃の真空炉中で脱水素熱処理を施した。（図１（ａ））
そして、非晶質シリコン膜１０３に波長３０８ｎｍのＸｅＣｌエキシマレーザーを適切なフルエンスで照射して、非晶質シリコン膜１０３を溶融・凝固せしめ多結晶シリコン膜１０４とした（図１（ｂ））。

次に、多結晶シリコン膜１０４上に、第１のゲート絶縁膜１０５としての酸化シリコン膜を１４０ｎｍの膜厚にＴＥＯＳと酸素とを原料ガスとしたＰＥＣＶＤ法で成膜した。

以上、一連の工程は真空を破ることなく連続して行った。

続いて、上述した工程を経た基板を大気中に取り出し、当該基板に周知のフォトリソグラフィ工程によって所望のレジストパターン１０６を形成した（図１（ｃ））。

続いて、ＣＦ₄に３０％の水素を添加した反応ガスを１５ｍＴｏｒｒ（約２．０Ｐａ）の圧力となるよう反応容器に導入し、ＲＩＥにより第１のゲート絶縁膜１０５である酸化シリコン膜と、多結晶化した半導体層である多結晶シリコン膜１０４とを同時にパターニングした（図１（ｄ））。このとき、第１のゲート絶縁膜１０５（酸化シリコン膜）はレジスト１０６を、多結晶化した半導体層（多結晶シリコン膜１０４）は第１のゲート絶縁膜１０５（酸化シリコン膜）を後退させながらエッチングするので第１のゲート絶縁膜１０５（酸化シリコン膜）の端部は７２°、多結晶化した半導体層（多結晶シリコン膜１０４）の端部は３０°のテーパー形状となり、テーパー角は第１のゲート絶縁膜１０５（酸化シリコン膜）の方が大きくなる。なお、本例に述べた第１のゲート絶縁膜である酸化シリコンと半導体層である多結晶シリコンとの選択比は３．９であった。

本実施例では反応ガスとしてＣＦ₄に水素を添加したが、ＣＦ₄をＣＨＦ₃やＣ₂Ｆ₆などのフルオロカーボンと替えてテーパーエッチングを行ってもよい。

次に、レジスト１０６を剥離後、第２のゲート絶縁膜１０７としての酸化シリコンを１１０ｎｍの厚さとなるようにＴＥＯＳ、酸素を原料ガスとしたＰＥＣＶＤ法により成膜した（図１（ｅ））。こうして成膜する第２のゲート絶縁膜１０７は、第１のゲート絶縁膜１０５（酸化シリコン膜）と多結晶化した半導体層（多結晶シリコン膜１０４）との端部がテーパー形状になっているので、半導体層の側面へのカバレッジ性が良好であり、半導体層の側面上においても第２のゲート絶縁膜１０７の膜厚を９５ｎｍ確保する事ができた。尚、本例では第２のゲート絶縁膜１０７を酸化シリコンとしたが、これに代えて、誘電率を大きくするために窒化シリコンを第２のゲート絶縁膜１０７としてもよい。

続いて、Ａｌ−０.５ｗｔ．％Ｃｕ合金からなるゲート電極１０８をスパッタ法により成膜、パターニングした（図１（ｆ））。

次に、ゲート電極１０８をマスクとしてリンイオンを５×１０¹⁶／ｃｍ³の濃度で、多結晶化した半導体層（多結晶シリコン膜１０４）へイオン注入し、上記エキシマレーザーを照射して不純物の活性化を行い、ドープ層１０９を形成した（図１（ｇ））。

続いて、層間絶縁膜１１０としての窒化珪素膜を３００ｎｍの膜厚にＰＥＣＶＤ法で成膜した（図１（ｈ））。

その後、半導体層にソース・ドレイン電極１１１を繋げるためのコンタクトホール１１２を形成した（図１（ｉ））。

次に、ソース・ドレイン電極１１１としてのＡｌ−０．５ｗｔ．％Ｃｕ合金膜を７００ｎｍの膜厚にスパッタ法により成膜、パターニングした（図１（ｊ））。

以上のようにして製造した薄膜トランジスターはゲート絶縁膜の半導体層に対するカバレッジ性に優れ、電気的な信頼性が向上した。また、真空を維持したまま半導体層とゲート絶縁膜との界面を形成するので、清浄な界面を形成でき、その結果として高性能な薄膜トランジスターを製造する事ができた。

（実施例２）
本実施例の半導体装置の製造方法を図１に基づいて詳細に説明する。実施例１と同様の説明は省略する。

まず、ガラス基板１０１上に酸化シリコン膜からなるバリアー層１０２をテトラエトキシシラン（ＴＥＯＳ）と酸素とを原料ガスとしたＰＥＣＶＤ法で４００ｎｍの厚さに成膜した。続いて、半導体層としての非晶質シリコン膜１０３を５０ｎｍの厚さにシランと水素を原料ガスとしたＰＥＣＶＤ法により成膜し、４５０℃の真空炉中で脱水素熱処理を施した。（図１（ａ））
そして、非晶質シリコン膜１０３に波長３０８ｎｍのＸｅＣｌエキシマレーザーを適切なフルエンスで照射して、非晶質シリコン膜１０３を溶融・凝固せしめ多結晶シリコン膜１０４とした（図１（ｂ））。

次に、多結晶シリコン膜１０４上に、第１のゲート絶縁膜１０５としての酸化シリコン膜を１２０ｎｍの膜厚にＴＥＯＳと酸素とを原料ガスとしたＰＥＣＶＤ法で成膜した。

以上、一連の工程は真空を破ることなく連続して行った。

続いて、上述した工程を経た基板を大気中に取り出し、当該基板に周知のフォトリソグラフィ工程によって所望のレジストパターン１０６を形成した（図１（ｃ））。

続いて、ＣＦ₄に２０％の水素を添加した反応ガスを１５ｍＴｏｒｒ（約２．０Ｐａ）の圧力となるよう反応容器に導入し、ＲＩＥにより第１のゲート絶縁膜１０５である酸化シリコン膜と、多結晶化した半導体層である多結晶シリコン膜１０４とを同時にパターニングした（図１（ｄ））。このとき、第１のゲート絶縁膜１０５（酸化シリコン膜）はレジスト１０６を、多結晶化した半導体層（多結晶シリコン膜１０４）は第１のゲート絶縁膜１０５（酸化シリコン膜）を後退させながらエッチングするので第１のゲート絶縁膜１０５（酸化シリコン膜）の端部は７０°、多結晶化した半導体層（多結晶シリコン膜１０４）の端部は４０°のテーパー形状となった。なお、本例に述べた第１のゲート絶縁膜である酸化シリコンと半導体層である多結晶シリコンとの選択比は３．０であった。

本実施例では反応ガスとしてＣＦ₄に水素を添加したが、ＣＦ₄をＣＨＦ₃やＣ₂Ｆ₆などのフルオロカーボンと替えてテーパーエッチングを行ってもよい。

次に、レジスト１０６を剥離後、第２のゲート絶縁膜１０７としての酸化シリコンを１３０ｎｍの厚さとなるようにＴＥＯＳ、酸素を原料ガスとしたＰＥＣＶＤ法により成膜した（図１（ｅ））。こうして成膜する第２のゲート絶縁膜１０７は、第１のゲート絶縁膜１０５（酸化シリコン膜）と多結晶化した半導体層（多結晶シリコン膜１０４）との端部がテーパー形状になっているので、半導体層の側面へのカバレッジ性が良好であり、半導体層の側面上においても第２のゲート絶縁膜１０７の膜厚を１００ｎｍ確保する事ができた。

その後、実施例１と同様にゲート電極１０８、ドープ層１０９、層間絶縁層１１０、ソース・ドレイン電極１１１を形成した。

以上のようにして製造した薄膜トランジスターは、ゲート絶縁膜の半導体層に対するカバレッジ性に優れ、電気的な信頼性が向上した。また、真空を維持したまま半導体層とゲート絶縁膜との界面を形成するので、清浄な界面を形成でき、その結果として高性能な薄膜トランジスターを製造する事ができた。

（実施例３）
本実施例の半導体装置の製造方法を図１に基づいて詳細に説明する。実施例１と同様の説明は省略する。

まず、ガラス基板１０１上に酸化シリコン膜からなるバリアー層１０２をテトラエトキシシラン（ＴＥＯＳ）と酸素とを原料ガスとしたＰＥＣＶＤ法で４００ｎｍの厚さに成膜した。続いて、半導体層としての非晶質シリコン膜１０３を５０ｎｍの厚さにシランと水素を原料ガスとしたＰＥＣＶＤ法により成膜し、４５０℃の真空炉中で脱水素熱処理を施した。（図１（ａ））
そして、非晶質シリコン膜１０３に波長３０８ｎｍのＸｅＣｌエキシマレーザーを適切なフルエンスで照射して、非晶質シリコン膜１０３を溶融・凝固せしめ多結晶シリコン膜１０４とした（図１（ｂ））。

次に、多結晶シリコン膜１０４上に、第１のゲート絶縁膜１０５としての酸化シリコン膜を１００ｎｍの膜厚にＴＥＯＳと酸素とを原料ガスとしたＰＥＣＶＤ法で成膜した。

以上、一連の工程は真空を破ることなく連続して行った。

続いて、上述した工程を経た基板を大気中に取り出し、当該基板に周知のフォトリソグラフィ工程によって所望のレジストパターン１０６を形成した（図１（ｃ））。

続いて、ＣＦ₄に５％の水素を添加した反応ガスを１５ｍＴｏｒｒ（約２．０Ｐａ）の圧力となるよう反応容器に導入し、ＲＩＥにより第１のゲート絶縁膜１０５である酸化シリコン膜と、多結晶化した半導体層である多結晶シリコン膜１０４とを同時にパターニングした（図１（ｄ））。このとき、第１のゲート絶縁膜１０５（酸化シリコン膜）はレジスト１０６を、多結晶化した半導体層（多結晶シリコン膜１０４）は第１のゲート絶縁膜１０５（酸化シリコン膜）を後退させながらエッチングするので第１のゲート絶縁膜１０５（酸化シリコン膜）の端部は６７°、多結晶化した半導体層（多結晶シリコン膜１０４）の端部は５０°のテーパー形状となった。なお、本例に述べた第１のゲート絶縁膜である酸化シリコンと半導体層である多結晶シリコンとの選択比は２．２であった。

本実施例では反応ガスとしてＣＦ₄に水素を添加したが、ＣＦ₄をＣＨＦ₃やＣ₂Ｆ₆などのフルオロカーボンと替えてテーパーエッチングを行ってもよい。

次に、レジスト１０６を剥離後、第２のゲート絶縁膜１０７としての酸化シリコンを１６０ｎｍの厚さとなるようにＴＥＯＳ、酸素を原料ガスとしたＰＥＣＶＤ法により成膜した（図１（ｅ））。こうして成膜する第２のゲート絶縁膜１０７は、第１のゲート絶縁膜１０５（酸化シリコン膜）と多結晶化した半導体層（多結晶シリコン膜１０４）との端部がテーパー形状になっているので、半導体層の側面へのカバレッジ性が良好であり、半導体層の側面上においても第２のゲート絶縁膜１０７の膜厚を１００ｎｍ確保する事ができた。

その後、実施例１と同様にゲート電極１０８、ドープ層１０９、層間絶縁層１１０、ソース・ドレイン電極１１１を形成した。

以上のようにして製造した薄膜トランジスターは、ゲート絶縁膜の半導体層に対するカバレッジ性に優れ、電気的な信頼性が向上した。また、真空を維持したまま半導体層とゲート絶縁膜との界面を形成するので、清浄な界面を形成でき、その結果として高性能な薄膜トランジスターを製造する事ができた。

本発明に基づく半導体装置の製造工程を示した図である。 酸化シリコンと多結晶シリコンとの選択比の水素添加量依存性を示したグラフである。 多結晶シリコンテーパー角度の、酸化シリコンと多結晶シリコンとの選択比依存性を示すグラフである。 本発明に用いる半導体製造装置の概念図である。

符号の説明

１０１ ガラス基板
１０２ バリアー層
１０３ 非晶質シリコン膜
１０４ 多結晶シリコン膜
１０５ 第１のゲート絶縁膜
１０７ 第２のゲート絶縁膜

Claims (7)

1. 基板の絶縁性表面に半導体層を形成する工程と、第１のゲート絶縁膜を形成する工程と、前記半導体層および前記第１のゲート絶縁膜を同一工程でパターニングする工程と、第２のゲート絶縁膜を形成する工程とを順次有する半導体装置の製造方法であって、前記半導体層および前記第１のゲート絶縁膜をパターニングする工程は、前記半導体層および前記第１のゲート絶縁膜の各々の端部が所望のテーパ角を有するようにエッチングする工程である、半導体装置の製造方法。
2. 基板の絶縁性表面に半導体層を形成する工程から、第１のゲート絶縁膜を形成する工程が完了するまで、真空を維持する、請求項１に記載の半導体装置の製造方法。
3. 前記半導体層の少なくとも一部にエネルギービームを照射して少なくとも該半導体層の一部を多結晶化する工程を含む、請求項１に記載の半導体装置の製造方法。
4. 前記半導体層のテーパ角を６０°以下にする、請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 前記半導体層および前記第１のゲート絶縁膜のパターニング時のエッチングにて、前記第１のゲート絶縁膜と前記半導体層との選択比が２以上４以下である、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
6. 基板の絶縁性表面に配された半導体層と、該半導体層上に形成された第１のゲート絶縁膜と、該第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、該第２のゲート絶縁膜上に配されたゲート電極を有する半導体装置であって、前記半導体層の端部および前記第１のゲート絶縁膜の端部がテーパ角を有しており、前記第１のゲート絶縁膜のテーパ角と前記半導体層のテーパ角とが異なる半導体装置。
7. 前記第１のゲート絶縁膜のテーパ角が前記半導体層のテーパ角よりも大きい、請求項６に記載の半導体装置。

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