WO2022074318A1 - Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium - Google Patents

Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium Download PDF

Info

Publication number
WO2022074318A1
WO2022074318A1 PCT/FR2021/051709 FR2021051709W WO2022074318A1 WO 2022074318 A1 WO2022074318 A1 WO 2022074318A1 FR 2021051709 W FR2021051709 W FR 2021051709W WO 2022074318 A1 WO2022074318 A1 WO 2022074318A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
substrate
semi
sic
insulating sic
Prior art date
Application number
PCT/FR2021/051709
Other languages
English (en)
Inventor
Eric Guiot
Original Assignee
Soitec
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec filed Critical Soitec
Priority to EP21801585.7A priority Critical patent/EP4226409A1/fr
Priority to CN202180067958.0A priority patent/CN116438629A/zh
Priority to JP2023517668A priority patent/JP2023542884A/ja
Priority to US18/248,169 priority patent/US20230411140A1/en
Priority to KR1020237015262A priority patent/KR20230080476A/ko
Publication of WO2022074318A1 publication Critical patent/WO2022074318A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Definitions

  • the present invention relates to a method for manufacturing a substrate for the epitaxial growth of a layer of gallium nitride, as well as a method for manufacturing such a layer of gallium nitride and a method for manufacturing a transistor with high electron mobility (HEMT) in such a gallium nitride layer.
  • HEMT high electron mobility
  • III-N semiconductor materials in particular gallium nitride (GaN), aluminum gallium nitride (AIGaN) or gallium indium nitride (InGaN), appear particularly promising, especially for the formation high-power light-emitting diodes (LEDs) and high-frequency electronic devices, such as high-electron-mobility transistors (HEMTs) or other field-effect transistors (FETs).
  • GaN gallium nitride
  • AIGaN aluminum gallium nitride
  • InGaN gallium indium nitride
  • LEDs high-power light-emitting diodes
  • HEMTs high-electron-mobility transistors
  • FETs field-effect transistors
  • III-N alloys are difficult to find in the form of large bulk substrates, they are generally formed by heteroepitaxy, i.e. by epitaxy on a substrate made of a different material.
  • the choice of such a substrate takes into account in particular the difference in lattice parameter and the difference in thermal expansion coefficient between the material of the substrate and the III-N alloy. Indeed, the greater these differences, the greater the risks of formation in the III-N alloy layer of crystalline defects, such as dislocations, and the generation of significant mechanical stresses, likely to cause excessive deformations.
  • III-N alloys The materials most frequently considered for the heteroepitaxy of III-N alloys are sapphire and silicon carbide (SiC).
  • silicon carbide is particularly preferred for high-power electronic applications due to its thermal conductivity which is significantly higher than that of sapphire and which therefore makes it possible to dissipate more easily the thermal energy generated during the operation of the components.
  • the aim is to use semi-insulating silicon carbide, i.e. typically having an electrical resistivity greater than or equal to 10 5 Q.cm, in order to minimize parasitic losses (generally called RF losses) in the substrate.
  • silicon carbide i.e. typically having an electrical resistivity greater than or equal to 10 5 Q.cm
  • this material is particularly expensive and is currently found only in the form of substrates of limited size. Silicon would drastically reduce manufacturing costs and provide access to large-size substrates, but structures of the III-N alloy type on silicon are penalized by RF losses and low heat dissipation.
  • Composite structures such as SopSiC or SiCopSiC structures, have also been investigated [1] but do not prove to be entirely satisfactory. These structures respectively comprise a monocrystalline silicon layer or a monocrystalline SiC layer (intended to form a seed layer for the epitaxial growth of gallium nitride) on a polycrystalline SiC substrate.
  • polycrystalline SiC is an inexpensive material, available in the form of large size substrates and providing good heat dissipation, these composite structures are penalized by the presence of a layer of silicon oxide at the interface between the single crystal silicon or SiC layer and the polycrystalline SiC substrate, which forms a thermal barrier impeding heat dissipation from the III-N alloy layer to the polycrystalline SiC substrate.
  • An object of the invention is therefore to remedy the aforementioned drawbacks and in particular the limitations related to the size and cost of semi-insulating SiC substrates.
  • the object of the invention is therefore to design a process for the manufacture of a substrate for the epitaxial growth of an III-N alloy based on gallium, in particular with a view to the formation of HEMT transistors or other electronic devices with high frequency and high power in which RF losses are minimized and heat dissipation is maximized.
  • the invention proposes a process for manufacturing a substrate for the epitaxial growth of a layer of gallium nitride (GaN), of gallium nitride and aluminum (AIGaN) or of gallium nitride and indium (InGaN), comprising the following successive steps:
  • high frequency is meant in the present text a frequency greater than 3 kHz.
  • high power is meant in the present text a power density greater than 0.5 W/mm injected at the gate of the transistor.
  • high electrical resistivity is meant in the present text an electrical resistivity greater than or equal to 100 Q.cm.
  • Si-insulating SiC silicon carbide having an electrical resistivity greater than or equal to 10 5 ⁇ .cm.
  • This process makes it possible to form a substrate based on silicon, diamond or ceramic, having a high electrical resistivity and a high thermal conductivity, at low cost and available in large dimensions, comprising a layer of semi-insulating SiC giving the structure end result of its good heat dissipation and RF loss limiting properties. Since the semi-insulating SiC layer is in direct contact with the receiver substrate, the structure does not contain any thermal barrier.
  • a process which would consist in forming the layer of semi-insulating SiC by epitaxy directly on a silicon substrate of high electrical resistivity would lead to the formation of a large number of dislocations in the semi-insulating SiC due to the difference in lattice parameter between the silicon and silicon carbide.
  • the method according to the invention makes it possible to use as seed for the subsequent growth of the III-N alloy based on gallium a layer of monocrystalline semi-insulating SiC of optimal quality because obtained by transfer of the donor substrate.
  • the remainder of the semi-insulating SiC layer, namely the additional layer deposited on the transferred layer, which is located on the side of the transferred layer opposite to the III-N alloy layer, is not necessarily monocrystalline.
  • the use of the first receiving substrate which fulfills the function of temporary support, makes it possible to orient the silicon face of the semi-insulating SiC in an optimal manner in the various stages of the process.
  • the first receiver substrate and the donor substrate have a difference in coefficient of thermal expansion less than or equal to 3 ⁇ 10′ 6 K′ 1 ;
  • the first receiver substrate is an SiC substrate having a crystalline quality lower than that of the donor substrate; - the thickness of the thin layer of monocrystalline semi-insulating SiC transferred onto the first receiver substrate has a thickness of less than 1 ⁇ m;
  • the bonding layer is formed from a thermally stable material during the formation of the semi-insulating SiC layer and able to be removed from the interface between the transferred monocrystalline semi-insulating SiC layer and the first receiving substrate;
  • the bonding layer is a layer of silicon nitride or gallium nitride
  • the removal of at least part of the bonding layer comprises chemical etching, laser delamination and/or the application of mechanical stress;
  • the additional layer of semi-insulating SiC is formed by simultaneous deposition of silicon, carbon and vanadium;
  • the second receiver substrate is a silicon substrate having an electrical resistivity greater than or equal to 100 Q.cm;
  • the additional layer of semi-insulating SiC has a thickness of between 1 and 5 ⁇ m;
  • the second receiver substrate is a polycrystalline SiC substrate, a diamond substrate or a polycrystalline AlN substrate;
  • the additional layer of semi-insulating SiC has a thickness less than or equal to 80 ⁇ m:
  • the implantation of the ionic species is carried out through the silicon face of the donor substrate, and the silicon face of the donor substrate is bonded to the first receiver substrate, so that, after removal of the bonding layer, the silicon face of the transferred monocrystalline semi-insulating SiC layer is exposed;
  • the method further comprises a step of recycling the portion of the donor substrate detached from the transferred layer, with a view to forming a new donor substrate.
  • Another object of the invention relates to a process for manufacturing a layer of gallium-based III-N alloy on a substrate obtained by the process which has just been described.
  • Said method comprises:
  • the gallium nitride layer typically has a thickness of between 1 and 2 ⁇ m.
  • Another object of the invention relates to a method of manufacturing a high electron mobility transistor (HEMT) in such a layer of III-N alloy.
  • HEMT high electron mobility transistor
  • Said method comprises:
  • Figure 1 is a cross-sectional schematic view of a single-crystal semi-insulating SiC donor substrate
  • FIG. 2 is a schematic sectional view of the donor substrate of FIG. 1 in which an embrittlement zone is formed by implantation of ionic species to delimit a thin layer to be transferred;
  • Figure 3 is a schematic sectional view of a temporary support covered with a removable bonding layer
  • Figure 4 is a schematic sectional view of the assembly of the temporary support of Figure 3 and the donor substrate of Figure 2 through the removable bonding layer;
  • FIG. 5 is a schematic sectional view of the detachment of the donor substrate along the embrittlement zone to transfer the thin layer of monocrystalline semi-insulating SiC onto the temporary support;
  • Figure 6 is a schematic sectional view of the thin layer of monocrystalline SiC transferred to the temporary support after polishing its free surface
  • FIG. 7 is a schematic sectional view of the formation of an additional layer of semi-insulating SiC on the thin layer of transferred monocrystalline semi-insulating SiC;
  • FIG. 8 is a schematic sectional view of the assembly of the structure of FIG. 7 and of a receiving substrate via the additional layer of semi-insulating SiC;
  • FIG. 9 is a schematic cross-sectional view of the removal of the temporary support from the structure of FIG. 8 by chemical etching of the removable bonding layer so as to expose the silicon face of the transferred semi-insulating SiC layer;
  • Figure 10 is a schematic sectional view of the formation by epitaxy of a GaN layer on the silicon face of the transferred semi-insulating SiC layer;
  • Figure 11 is a schematic sectional view of the formation of a heterojunction by epitaxy of a layer of an III-N alloy different from GaN on the GaN layer.
  • the invention proposes a process for manufacturing substrates for the epitaxial growth of binary or ternary III-N alloys based on gallium.
  • Said alloys include gallium nitride (GaN), aluminum gallium nitride (Al x Gai- x N, where 0 ⁇ x ⁇ 1, hereinafter abbreviated as AIGaN) and gallium nitride and indium (In x Gal x N, where 0 ⁇ x ⁇ 1, hereinafter abbreviated as InGaN).
  • the process uses a monocrystalline semi-insulating silicon carbide (SiC) donor substrate, of which a thin layer, transferred by the Smart CutTM process onto a first receiver substrate, will serve as a seed for the growth of an additional layer of semi-insulating SiC.
  • SiC silicon carbide
  • -insulating not necessarily monocrystalline.
  • the additional layer of semi-insulating SiC will make it possible to provide the final structure with a sufficiently large thickness of semi-insulating SiC to significantly reduce RF losses, for an optimized cost insofar as only the portion of said layer intended for the growth of the GaN layer is monocrystalline.
  • the donor substrate may be a bulk single crystal semi-insulating SiC substrate.
  • the donor substrate may be a composite substrate, comprising a surface layer of monocrystalline semi-insulating SiC and at least one other layer of another material.
  • the monocrystalline semi-insulating SiC layer has a thickness greater than or equal to 0.5 ⁇ m.
  • crystal forms also called polytypes
  • the most common are the 4H, 6H and 3C forms.
  • the monocrystalline semi-insulating silicon carbide is chosen from the 4H and 6H polytypes, but all the polytypes can be envisaged to implement the present invention.
  • a solid substrate 10 of monocrystalline semi-insulating SiC has been shown. In a manner known per se, as illustrated in FIG. 1, such a substrate has a silicon 10-Si face and a carbon 10-C face.
  • GaN epitaxy processes are mainly implemented on the silicon face of semi-insulating SiC. However, it is not excluded to succeed in growing GaN on the carbon face of the semi-insulating SiC.
  • the orientation of the donor substrate (silicon face/carbon face) during the implementation of the process is chosen according to the face of the semi-insulating SiC intended for the growth of the GaN layer.
  • an implantation of ionic species is carried out in the donor substrate 10, so as to form a zone of weakness 12 delimiting a thin layer 11 of monocrystalline semi-insulating SiC.
  • the implanted species typically include hydrogen and/or helium. A person skilled in the art is able to define the energy and the implantation dose required.
  • the implantation is carried out in the superficial layer of monocrystalline semi-insulating SiC of said substrate.
  • the implantation of the ionic species is carried out through the silicon 10-Si face of the donor substrate.
  • this orientation of the donor substrate makes it possible to obtain, on the surface of the final substrate intended for the growth of the GaN layer, the silicon face of the semi-insulating SiC, which is more favorable.
  • the implantation of the ionic species must be carried out through the 10-C carbon face of the donor substrate.
  • the thin layer 11 of monocrystalline semi-insulating SiC has a thickness of less than 1 ⁇ m.
  • a thickness is indeed accessible on an industrial scale with the Smart CutTM process.
  • the implantation devices available in industrial manufacturing lines make it possible to achieve such an implantation depth.
  • a first receiver substrate 20 is also provided.
  • the main function of said first receiver substrate is to temporarily support the layer 11 of monocrystalline semi-insulating SiC between its transfer from the donor substrate and the growth of the additional layer of semi-insulating SiC on the layer of monocrystalline semi-insulating SiC.
  • the first receiving substrate is chosen to have a coefficient of thermal expansion substantially equal to that of the semi-insulating SiC, so as not to induce stresses or deformations during the formation of the additional layer of semi-insulating SiC .
  • the first receiver substrate and the donor substrate have a difference in coefficient of thermal expansion less than or equal to 3 ⁇ 10′ 6 K' 1 in absolute value.
  • the first receiving substrate is also made of SiC so as to minimize the difference in coefficient of thermal expansion.
  • the first receiver substrate 20 is an SiC substrate having a crystalline quality lower than that of the donor substrate.
  • the first receiver substrate can be a polycrystalline SiC substrate, or else a monocrystalline SiC substrate but which can include dislocations of all types (unlike the monocrystalline semi-insulating SiC of the donor substrate which is chosen of excellent crystal quality to ensure the quality of the GaN epitaxial layer).
  • Such a substrate of lower crystalline quality has the advantage of being less expensive than a substrate of the same quality as the donor substrate, while being perfectly suited to the temporary support function.
  • the donor substrate 10 comprising the thin layer 11 of monocrystalline SiC is bonded to the first receiver substrate 20.
  • a bonding layer 21 is formed at the interface between said substrates.
  • the bonding layer 21 is formed on the first receiver substrate 20, but, in other embodiments not illustrated, the bonding layer can be formed on the donor substrate (on the side of the thin layer 11 ), or partly on the donor substrate and partly on the first recipient substrate.
  • the bonding layer is formed in a thermally stable material during the subsequent formation of the additional layer of semi-insulating SiC on the thin layer 11.
  • the epitaxy of 4H or 6H-SiC being carried out at a temperature typically greater than 1500°C, the material of the bonding layer is chosen so as not to degrade or dissociate at such a temperature if the additional layer of semi-insulating SiC is formed by epitaxy.
  • the additional layer of semi-insulating SiC it is not imperative to resort to an epitaxy process.
  • a faster deposition process and at a lower temperature, resulting in an additional polycrystalline layer or layer comprising dislocations, can therefore be implemented, which makes it possible to reduce the duration and cost of manufacturing the substrate.
  • the material of the bonding layer is capable of being removed from the interface between the transferred monocrystalline semi-insulating SiC layer and the first receiving substrate 20, for example by means of selective etching, possibly assisted by plasma .
  • the bonding layer is a layer of silicon nitride or gallium nitride. The thickness of said layer is typically between 10 nm and a few hundred nanometers.
  • the donor substrate is detached along the zone of weakness 12.
  • the detachment can be caused by a heat treatment, a mechanical action, or a combination of these means. This detachment has the effect of transferring the thin layer 11 of monocrystalline semi-insulating SiC onto the first receiver substrate 20.
  • the remainder 10' of the donor substrate can optionally be recycled for another use.
  • the free face of the transferred monocrystalline semi-insulating SiC layer 11 is the carbon face 11-C (the silicon face 11 -Si being on the side of the paste interface).
  • This face is polished, for example by chemical-mechanical polishing (CMP, acronym of the Anglo-Saxon term "Chemical Mechanical Polishing") to remove the defects linked to the implantation of the ionic species and to reduce the roughness of Layer 11.
  • CMP chemical-mechanical polishing
  • an additional layer 13 of semi-insulating SiC is formed on the thin layer 11 of monocrystalline semi-insulating SiC.
  • the polytype of the SiC of the additional layer is advantageously identical to that of the transferred layer.
  • the additional layer 13 is not necessarily monocrystalline but can be polycrystalline, which makes it possible to implement deposition at a lower temperature than epitaxy. In any event, given the small difference in thermal expansion coefficient between the material of the first receiving substrate and the SiC, the mechanical stresses generated in the stack are minimized.
  • the SiC layer is doped with vanadium during its epitaxial growth.
  • silicon, carbon and vanadium are simultaneously deposited, using suitable precursors in an epitaxy frame.
  • the additional layer of semi-insulating SiC advantageously has a thickness greater than 1 ⁇ m, so as to contribute significantly to heat dissipation within the final structure. This thickness is higher than the thickness directly accessible by the Smart CutTM process with industrially available equipment. Moreover, this additional layer can be formed by a less expensive process than the layer transferred from the donor substrate.
  • the process consisting in transferring a layer of monocrystalline semi-insulating SiC with a thickness of less than 1 ⁇ m then in forming a layer of semi-insulating SiC not necessarily monocrystalline by epitaxy on said transferred layer makes it possible to circumvent the technical limits of the equipment of implantation available industrially for the implementation of the Smart CutTM process and to reduce the cost of the manufacturing process.
  • a second receiver substrate 40 which has a high electrical resistivity, and it is bonded to the layer 13 of semi-insulating SiC.
  • the second receiver substrate can be a silicon substrate having an electrical resistivity greater than or equal to 100 ⁇ .cm, or, preferably, a polycrystalline SiC substrate, a polycrystalline AlN substrate or a diamond substrate.
  • the thickness of the additional layer 13 of semi-insulating SiC can be adapted.
  • the additional layer 13 of semi-insulating SiC will advantageously have a thickness of between 1 and 5 ⁇ m.
  • the second receiver substrate is a polycrystalline SIC, diamond or polycrystalline AlN substrate
  • the bonding layer 21 is removed, so as to detach the first receiving substrate from the rest of the structure. During this removal, the layer 21 must be sufficiently damaged to allow a dissociation of the structure. Any suitable means can be used. For example, but in a non-limiting manner, the removal of the bonding layer can be achieved by chemical etching, laser delamination and/or the application of mechanical stress.
  • the exposed face of the transferred layer 11 is the silicon face of the monocrystalline semi-insulating SiC, which is favorable to the epitaxial growth of GaN.
  • a suitable substrate for the epitaxial growth of III-N alloys was thus formed.
  • a layer 50 of GaN (or, as mentioned above, of AlGaN or InGaN) is grown on the free face of layer 11 of semi-insulating SiC.
  • the thickness of layer 50 is typically between 1 and 2 ⁇ m.
  • a heterojunction is formed by growing by epitaxy, on layer 50, a layer 60 of an III-N alloy different from that of layer 50.
  • transistors in particular HEMT transistors, from this heterojunction, by methods known to those skilled in the art, the channel of the transistor being formed at the level of the heterojunction, and the source, the drain and the gate of the transistor being formed on the channel.
  • the structure thus obtained is particularly advantageous in that it comprises a relatively thick layer of semi-insulating SiC, of which only a part serving as a seed for the epitaxial growth of the III-N alloy layer must be monocrystalline, and which d on the other hand provides good heat dissipation and limitation of RF losses. Furthermore, the second receiver substrate, which supports the semi-insulating SiC layer, is directly in contact with said layer, so that the structure does not include a thermal barrier. Thus, a HEMT transistor or other high-frequency, high-power electronic device formed in an 11-N alloy layer epitaxially formed on such a structure exhibits minimized RF losses and maximized heat dissipation.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

L'invention concerne un procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'alliage III-N à base de gallium, comprenant les étapes successives suivantes : - fourniture d'un substrat donneur (10) de carbure de silicium semi-isolant monocristallin, - implantation d'espèces ioniques dans le substrat donneur (10) de sorte à former une zone de fragilisation (12) délimitant une couche mince (11) de SiC semi-isolant monocristallin à transférer, - collage du substrat donneur (10) sur un premier substrat receveur (20) par l'intermédiaire d'une couche de collage (21), - détachement du substrat donneur (10) le long de la zone de fragilisation (12) de sorte à transférer la couche mince (11) de SiC semi-isolant monocristallin sur le premier substrat receveur (20), - formation d'une couche additionnelle (13) de SiC semi-isolant sur la couche mince (11) transférée, - collage de la couche additionnelle (13) sur un second substrat receveur (40) présentant une haute résistivité électrique, - retrait d'au moins une partie de la couche de collage (21) de sorte à détacher le premier substrat receveur (20) et exposer la couche (11) de SiC semi-isolant monocristallin transférée.

Description

Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage lll-N à base de gallium
Domaine technique
La présente invention concerne un procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche de nitrure de gallium, ainsi qu’un procédé de fabrication d’une telle couche de nitrure de gallium et un procédé de fabrication d’un transistor à haute mobilité d'électrons (HEMT) dans une telle couche de nitrure de gallium.
Etat de la technique
Les matériaux semi-conducteurs lll-N, en particulier le nitrure de gallium (GaN), le nitrure d’aluminium et de gallium (AIGaN) ou le nitrure de gallium et d’indium (InGaN), apparaissent particulièrement prometteurs notamment pour la formation de diodes électroluminescentes (LEDs) de forte puissance et de dispositifs électroniques fonctionnant à haute fréquence, tels que des transistors à haute mobilité d'électrons (HEMTs) ou d’autres transistors à effet de champ (FETs).
Dans la mesure où ces alliages lll-N sont difficiles à trouver sous la forme de substrats massifs de grande dimension, ils sont généralement formés par hétéoépitaxie, c’est-à- dire par épitaxie sur un substrat constitué d’un matériau différent.
Le choix d’un tel substrat prend en compte en particulier la différence de paramètre de maille et la différence de coefficient de dilatation thermique entre le matériau du substrat et l’alliage lll-N. En effet, plus ces différences sont importantes, plus les risques de formation dans la couche d’alliage lll-N de défauts cristallins, tels que des dislocations, et la génération de contraintes mécaniques importantes, susceptibles de provoquer des déformations excessives, sont grands.
Les matériaux les plus fréquemment considérés pour l’hétéroépitaxie d’alliages lll-N sont le saphir et le carbure de silicium (SiC).
Outre sa plus faible différence de paramètre de maille avec le nitrure de gallium, le carbure de silicium est particulièrement préféré pour les applications électroniques de forte puissance en raison de sa conductivité thermique qui est nettement supérieure à celle du saphir et qui permet par conséquent de dissiper plus facilement l’énergie thermique générée lors du fonctionnement des composants.
Pour les applications radiofréquences (RF), on cherche à utiliser du carbure de silicium semi-isolant, c’est-à-dire présentant typiquement une résistivité électrique supérieure ou égale à 105 Q.cm, afin de minimiser les pertes parasites (généralement appelées pertes RF) dans le substrat. Cependant, ce matériau est particulièrement onéreux et ne se trouve actuellement que sous la forme de substrats de dimension limitée. Le silicium permettrait de réduire drastiquement les coûts de fabrication et d’accéder à des substrats de grande dimension, mais les structures de type alliage lll-N sur silicium sont pénalisées par des pertes RF et par une faible dissipation thermique.
Des structures composites, telles que des structures SopSiC ou SiCopSiC, ont également été investiguées [1] mais ne se révèlent pas totalement satisfaisantes. Ces structures comprennent respectivement une couche de silicium monocristallin ou une couche de SiC monocristallin (destinée à former une couche germe pour la croissance épitaxiale du nitrure de gallium) sur un substrat de SiC polycristallin. Bien que le SiC polycristallin soit un matériau peu onéreux, disponible sous la forme de substrats de grande dimension et procurant une bonne dissipation thermique, ces structures composites sont pénalisées par la présence d’une couche d’oxyde de silicium à l’interface entre la couche de silicium ou de SiC monocristallin et le substrat de SiC polycristallin, qui forme une barrière thermique entravant la dissipation de chaleur de la couche d’alliage lll-N vers le substrat de SiC polycristallin.
Brève description de l’invention
Un but de l’invention est donc de remédier aux inconvénients précités et notamment aux limitations liées à la taille et au coût des substrats de SiC semi-isolant.
L’invention a donc pour but de concevoir un procédé de fabrication d’un substrat pour la croissance épitaxiale d’un alliage lll-N à base de gallium, notamment en vue de la formation de transistors HEMT ou d’autres dispositifs électroniques à haute fréquence et forte puissance dans lesquels les pertes RF sont minimisées et la dissipation thermique est maximisée.
A cet effet, l’invention propose un procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche de nitrure de gallium (GaN), de nitrure de gallium et d’aluminium (AIGaN) ou de nitrure de gallium et d’indium (InGaN), comprenant les étapes successives suivantes :
- fourniture d’un substrat donneur de carbure de silicium semi-isolant monocristallin,
- implantation d’espèces ioniques dans le substrat donneur de sorte à former une zone de fragilisation délimitant une couche mince de SiC semi-isolant monocristallin à transférer,
- collage du substrat donneur sur un premier substrat receveur par l’intermédiaire d’une couche de collage,
- détachement du substrat donneur le long de la zone de fragilisation de sorte à transférer la couche mince de SiC semi-isolant monocristallin sur le premier substrat receveur,
- formation d’une couche additionnelle de SiC semi-isolant sur la couche mince de SiC semi-isolant transférée, - collage de la couche additionnelle de SiC semi-isolant sur un second substrat receveur présentant une haute résistivité électrique,
- retrait d’au moins une partie de la couche de collage de sorte à détacher le premier substrat receveur et exposer la couche de SiC semi-isolant monocristallin transférée.
Par « haute fréquence », on entend dans le présent texte une fréquence supérieure à 3 kHz.
Par « forte puissance », on entend dans le présent texte une densité de puissance supérieure à 0,5 W/mm injectée au niveau de la grille du transistor.
Par « haute résistivité électrique », on entend dans le présent texte une résistivité électrique supérieure ou égale à 100 Q.cm.
Par « SiC semi-isolant », on entend dans le présent texte du carbure de silicium présentant une résistivité électrique supérieure ou égale à 105 Q.cm.
Ce procédé permet de former un substrat à base de silicium, de diamant ou de céramique, présentant une haute résistivité électrique et une forte conductivité thermique, à bas coût et disponible en grande dimension, comprenant une couche de SiC semi-isolant faisant bénéficier la structure finale de ses bonnes propriétés de dissipation thermique et de limitation des pertes RF. La couche de SiC semi-isolant étant en contact direct avec le substrat receveur, la structure ne contient en autre aucune barrière thermique.
Un procédé qui consisterait à former la couche de SiC semi-isolant par épitaxie directement sur un substrat de silicium de haute résistivité électrique conduirait à former un grand nombre de dislocations dans le SiC semi-isolant en raison de la différence de paramètre de maille entre le silicium et le carbure de silicium. Au contraire, le procédé selon l’invention permet d’utiliser comme germe pour la croissance ultérieure de l’alliage lll-N à base de gallium une couche de SiC semi-isolant monocristallin de qualité optimale car obtenue par transfert du substrat donneur. Le reste de la couche de SiC semi-isolant, à savoir la couche additionnelle déposée sur la couche transférée, qui est située du côté de la couche transférée opposée à la couche d’alliage lll-N, n’est pas nécessairement monocristallin.
L’utilisation du premier substrat receveur, qui remplit la fonction de support temporaire, permet d’orienter la face silicium du SiC semi-isolant de manière optimale dans les différentes étapes du procédé.
Selon des caractéristiques avantageuses mais optionnelles du procédé, considérées séparément ou dans leurs combinaisons techniquement possibles :
- le premier substrat receveur et le substrat donneur présentent une différence de coefficient de dilatation thermique inférieure ou égale à 3x10'6 K'1 ;
- le premier substrat receveur est un substrat de SiC présentant une qualité cristalline inférieure à celle du substrat donneur ; - l’épaisseur de la couche mince de SiC semi-isolant monocristallin transférée sur le premier substrat receveur présente une épaisseur inférieure à 1 pm ;
- la couche de collage est formée en un matériau thermiquement stable pendant la formation de la couche de SiC semi-isolant et apte à être retiré de l’interface entre la couche de SiC semi-isolant monocristallin transférée et du premier substrat receveur ;
- la couche de collage est une couche de nitrure de silicium ou de nitrure de gallium ;
- le retrait d’au moins une partie de la couche de collage comprend une gravure chimique, un délaminage par laser et/ou l’application d’une contrainte mécanique ;
- la couche additionnelle de SiC semi-isolant est formée par dépôt simultané de silicium, de carbone et de vanadium ;
- le second substrat receveur est un substrat de silicium présentant une résistivité électrique supérieure ou égale à 100 Q.cm ;
- la couche additionnelle de SiC semi-isolant présente une épaisseur comprise entre 1 et 5 pm ;
- le second substrat receveur est un substrat de SiC polycristallin, un substrat de diamant ou un substrat d’AIN polycristallin ;
- la couche additionnelle de SiC semi-isolant présente une épaisseur inférieure ou égale à 80 pm :
- l’implantation des espèces ioniques est réalisée au travers de la face silicium du substrat donneur, et la face silicium du substrat donneur est collée sur le premier substrat receveur, de sorte que, après le retrait de la couche de collage, la face silicium de la couche de SiC semi-isolant monocristallin transférée soit exposée ;
- le procédé comprend en outre une étape de recyclage de la portion du substrat donneur détachée de la couche transférée, en vue de former un nouveau substrat donneur.
Un autre objet de l’invention concerne un procédé de fabrication d’une couche d’alliage lll-N à base de gallium sur un substrat obtenu par le procédé qui vient d’être décrit.
Ledit procédé comprend :
- la fourniture d’un substrat fabriqué par le procédé tel que décrit ci-dessus,
- la croissance épitaxiale de la couche de nitrure de gallium sur la face silicium de la couche transférée de SiC semi-isolant monocristallin dudit substrat.
La couche de nitrure de gallium présente typiquement une épaisseur comprise entre 1 et 2 pm.
Un autre objet de l’invention concerne un procédé de fabrication d’un transistor à haute mobilité d’électrons (HEMT) dans une telle couche d’alliage lll-N.
Ledit procédé comprend :
- la fabrication par épitaxie d’une couche de nitrure de gallium par le procédé tel que décrit précédemment, - la formation d’une hétérojonction par épitaxie d’une couche d’un matériau lll-N différent du nitrure de gallium sur la couche de nitrure de gallium,
- la formation d’un canal du transistor au niveau de ladite hétérojonction,
- la formation d’une source, d’un drain et d’une grille du transistor sur le canal.
Brève description des dessins
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés, sur lesquels :
La figure 1 est une vue schématique en coupe d’un substrat donneur de SiC semi-isolant monocristallin ;
La figure 2 est une vue schématique en coupe du substrat donneur de la figure 1 dans lequel une zone de fragilisation est formée par implantation d’espèces ioniques pour délimiter une couche mince à transférer ;
La figure 3 est une vue schématique en coupe d’un support temporaire recouvert d’une couche de collage démontable ;
La figure 4 est une vue schématique en coupe de l’assemblage du support temporaire de la figure 3 et du substrat donneur de la figure 2 par l’intermédiaire de la couche de collage démontable ;
La figure 5 est une vue schématique en coupe du détachement du substrat donneur le long de la zone de fragilisation pour transférer la couche mince de SiC semi-isolant monocristallin sur le support temporaire ;
La figure 6 est une vue schématique en coupe de la couche mince de SiC monocristallin transférée sur le support temporaire après polissage de sa surface libre ;
La figure 7 est une vue schématique en coupe de la formation d’une couche additionnelle de SiC semi-isolant sur la couche mince de SiC semi-isolant monocristallin transférée ;
La figure 8 est une vue schématique en coupe de l’assemblage de la structure de la figure 7 et d’un substrat receveur par l’intermédiaire de la couche additionnelle de SiC semi-isolant ;
La figure 9 est une vue schématique en coupe du démontage du support temporaire de la structure de la figure 8 par gravure chimique de la couche de collage démontable de sorte à exposer la face silicium de la couche de SiC semi-isolant transférée ;
La fFigure 10 est une vue schématique en coupe de la formation par épitaxie d’une couche de GaN sur la face silicium de la couche de SiC semi-isolant transférée ;
La figure 11 est une vue schématique en coupe de la formation d’une hétérojonction par épitaxie d’une couche d’un alliage lll-N différent du GaN sur la couche de GaN.
Pour des raisons de lisibilité des figures, les différentes couches n’ont pas nécessairement été réalisées à l’échelle. Description détaillée de modes de réalisation
L’invention propose un procédé de fabrication de substrats pour la croissance épitaxiale d’alliages lll-N binaires ou ternaires à base de gallium. Lesdits alliages comprennent le nitrure de gallium (GaN), le nitrure de gallium et d’aluminium (AlxGai-xN, où 0 < x < 1 , désigné par la suite de manière abrégée par AIGaN) et le nitrure de gallium et d’indium (lnxGai-xN, où 0 < x < 1 , désigné par la suite de manière abrégée par InGaN). Dans un souci de concision, on décrira dans la suite du texte la fabrication d’un substrat pour la croissance épitaxiale d’une couche de GaN mais l’homme du métier est à même d’adapter les conditions de croissance pour former une couche d’AIGaN ou d’IngaN, le substrat servant à cette croissance épitaxiale étant le même.
Le procédé utilise un substrat donneur de carbure de silicium (SiC) semi-isolant monocristallin, dont une couche mince, transférée par le procédé Smart Cut™ sur un premier substrat receveur, servira de germe à la croissance d’une couche additionnelle de SiC semi-isolant, non nécessairement monocristalline. Comme on le verra plus bas, la couche additionnelle de SiC semi-isolant permettra de procurer à la structure finale une épaisseur suffisamment grande de SiC semi-isolant pour réduire sensiblement les pertes RF, pour un coût optimisé dans la mesure où seule la portion de ladite couche destinée à la croissance de la couche de GaN est monocristalline.
A cet effet, on choisit un substrat donneur de SiC semi-isolant monocristallin présentant une excellente qualité cristalline, c’est-à-dire notamment exempt de dislocations.
Dans certains modes de réalisation, le substrat donneur peut être un substrat massif de SiC semi-isolant monocristallin. Dans d’autres formes de réalisation, le substrat donneur peut être un substrat composite, comprenant une couche superficielle de SiC semi- isolant monocristallin et au moins une autre couche d’un autre matériau. Dans ce cas, la couche de SiC semi-isolant monocristallin présente une épaisseur supérieure ou égale à 0,5 pm.
Il existe différentes formes cristallines (également appelées polytypes) du carbure de silicium. Les plus répandues sont les formes 4H, 6H et 3C. De manière préférée, le carbure de silicium semi-isolant monocristallin est choisi parmi les polytypes 4H et 6H, mais tous les polytypes sont envisageables pour mettre en oeuvre la présente invention. Sur les figures, on a représenté un substrat massif 10 de SiC semi-isolant monocristallin. De manière connue en elle-même, comme illustré sur la figure 1 , un tel substrat présente une face silicium 10-Si et une face carbone 10-C.
A l’heure actuelle, les procédés d’épitaxie de GaN sont principalement mis en oeuvre sur la face silicium du SiC semi-isolant. Cependant, il n’est pas exclu de parvenir à faire croître du GaN sur la face carbone du SiC semi-isolant. L’orientation du substrat donneur (face silicium / face carbone) pendant la mise en oeuvre du procédé est choisie en fonction de la face du SiC semi-isolant destinée à la croissance de la couche de GaN. En référence à la figure 2, on met en oeuvre une implantation d’espèces ioniques dans le substrat donneur 10, de sorte à former une zone de fragilisation 12 délimitant une couche mince 11 de SiC semi-isolant monocristallin. Les espèces implantées comprennent typiquement de l’hydrogène et/ou de l’hélium. L’homme du métier est à même de définir l’énergie et la dose d’implantation requises.
Lorsque le substrat donneur est un substrat composite, l’implantation est réalisée dans la couche superficielle de SiC semi-isolant monocristallin dudit substrat.
De manière préférée, l’implantation des espèces ioniques est réalisée au travers de la face silicium 10-Si du substrat donneur. Comme on le verra par la suite, cette orientation du substrat donneur permet d’obtenir, à la surface du substrat final destiné à la croissance de la couche de GaN, la face silicium du SiC semi-isolant, qui est plus favorable. Cependant, si la croissance de la couche de GaN est envisagée sur la face carbone du SiC semi-isolant, l’implantation des espèces ioniques doit être réalisée au travers de la face carbone 10-C du substrat donneur.
De préférence, la couche mince 11 de SiC semi-isolant monocristallin présente une épaisseur inférieure à 1 pm. Une telle épaisseur est en effet accessible à l’échelle industrielle avec le procédé Smart Cut™. En particulier, les dispositifs d’implantation disponibles dans les lignes de fabrications industrielles permettent d’atteindre une telle profondeur d’implantation.
En référence à la figure 3, on fournit par ailleurs un premier substrat receveur 20.
La fonction principale dudit premier substrat receveur est de supporter temporairement la couche 11 de SiC semi-isolant monocristallin entre son transfert depuis le substrat donneur et la croissance de la couche additionnelle de SiC semi-isolant sur la couche de SiC semi-isolant monocristallin.
A cet effet, le premier substrat receveur est choisi pour présenter un coefficient de dilatation thermique sensiblement égal à celui du SiC semi-isolant, afin de ne pas induire de contraintes ou de déformations lors de la formation de la couche additionnelle de SiC semi-isolant. Ainsi, de manière particulièrement avantageuse, le premier substrat receveur et le substrat donneur (ou la couche de SiC semi-isolant monocristallin dans le cas d’un substrat donneur composite) présentent une différence de coefficient de dilatation thermique inférieure ou égale à 3x10'6 K'1 en valeur absolue.
De préférence, le premier substrat receveur est également en SiC de manière à minimiser la différence de coefficient de dilatation thermique. De manière particulièrement avantageuse, le premier substrat receveur 20 est un substrat de SiC présentant une qualité cristalline inférieure à celle du substrat donneur. On entend par là que le premier substrat receveur peut être un substrat de SiC polycristallin, ou bien un substrat de SiC monocristallin mais pouvant comprendre des dislocations de tous types (contrairement au SiC semi-isolant monocristallin du substrat donneur qui est choisi d’une excellente qualité cristalline afin d’assurer la qualité de la couche épitaxiale de GaN). Un tel substrat de qualité cristalline inférieure présente l’avantage d’être moins onéreux qu’un substrat de même qualité que le substrat donneur, tout étant parfaitement adapté à la fonction de support temporaire.
En référence à la figure 4, on colle le substrat donneur 10 comprenant la couche mince 11 de SiC monocristallin sur le premier substrat receveur 20.
Pour assurer une bonne adhésion du substrat donneur sur le premier substrat donneur, on forme une couche de collage 21 à l’interface entre lesdits substrats.
Sur la figure 3, la couche de collage 21 est formée sur le premier substrat receveur 20, mais, dans d’autres modes de réalisation non illustrés, la couche de collage peut être formée sur le substrat donneur (du côté de la couche mince 11 ), ou bien en partie sur le substrat donneur et en partie sur le premier substrat receveur.
La couche de collage est formée en un matériau thermiquement stable pendant la formation ultérieure de la couche additionnelle de SiC semi-isolant sur la couche mince 11.
A titre indicatif, l’épitaxie de 4H ou 6H-SiC étant réalisée à une température typiquement supérieure à 1500°C, le matériau de la couche de collage est choisi pour ne pas se dégrader ou se dissocier à une telle température si la couche additionnelle de SiC semi- isolant est formée par épitaxie. Cependant, dans la mesure où une excellente qualité cristalline n’est pas requise pour la couche additionnelle de SiC semi-isolant, il n’est pas impératif de recourir à un procédé d’épitaxie. Un procédé de dépôt plus rapide et à plus basse température, conduisant à une couche additionnelle polycristalline ou comportant des dislocations, peut donc être mis en oeuvre, ce qui permet de réduire la durée et le coût de fabrication du substrat.
Par ailleurs, le matériau de la couche de collage est apte à être retiré de l’interface entre la couche de SiC semi-isolant monocristallin transférée et du premier substrat receveur 20, par exemple au moyen d’une gravure sélective, éventuellement assistée par plasma. Selon un mode de réalisation préféré, la couche de collage est une couche de nitrure de silicium ou de nitrure de gallium. L’épaisseur de ladite couche est typiquement comprise entre 10 nm et quelques centaines de nanomètres.
En référence à la figure 5, on détache le substrat donneur le long de la zone de fragilisation 12. De manière connue en elle-même, le détachement peut être provoqué par un traitement thermique, une action mécanique, ou une combinaison de ces moyens. Ce détachement a pour effet de transférer la couche mince 11 de SiC semi-isolant monocristallin sur le premier substrat receveur 20. Le reliquat 10’ du substrat donneur peut éventuellement être recyclé en vue d’une autre utilisation.
Comme illustré sur la figure 6, la face libre de la couche 11 de SiC semi-isolant monocristallin transférée est la face carbone 11-C (la face silicium 11 -Si étant du côté de l’interface de collage). On met en oeuvre un polissage de cette face, par exemple par un polissage mécano-chimique (CMP, acronyme du terme anglo-saxon « Chemical Mechanical Polishing ») pour retirer les défauts liés à l’implantation des espèces ioniques et réduire la rugosité de la couche 11 .
En référence à la figure 7, on forme une couche additionnelle 13 de SiC semi-isolant sur la couche mince 11 de SiC semi-isolant monocristallin. Le polytype du SiC de la couche additionnelle est avantageusement identique à celui de la couche transférée.
Comme indiqué plus haut, la couche additionnelle 13 n’est pas nécessairement monocristalline mais peut être polycristalline, ce qui permet de mettre en oeuvre un dépôt à température plus basse qu’une épitaxie. En tout état de cause, compte tenu de la faible différence de coefficient de dilatation thermique entre le matériau du premier substrat receveur et le SiC, les contraintes mécaniques engendrées dans l’empilement sont minimisées.
Il existe différentes techniques pour former du SiC semi-isolant. Selon un mode de réalisation, on dope au vanadium la couche de SiC pendant sa croissance épitaxiale. Selon un autre mode de réalisation, on dépose simultanément du silicium, du carbone et du vanadium, en utilisant des précurseurs adaptés dans un bâti d’épitaxie.
La couche additionnelle de SiC semi-isolant présente avantageusement une épaisseur supérieure à 1 pm, de sorte à contribuer de manière significative à la dissipation thermique au sein de la structure finale. Cette épaisseur est plus élevée que l’épaisseur accessible directement par le procédé Smart Cut™ avec les équipements disponibles industriellement. De plus, cette couche additionnelle peut être formée par un procédé moins coûteux que la couche transférée du substrat donneur.
Ainsi, le procédé consistant à transférer une couche de SiC semi-isolant monocristallin avec une épaisseur inférieure à 1 pm puis à former une couche de SiC semi-isolant non nécessairement monocristallin par épitaxie sur ladite couche transférée permet de contourner les limites techniques des équipements d’implantation disponibles industriellement pour la mise en oeuvre du procédé Smart Cut™ et de réduire le coût du procédé de fabrication.
En référence à la figure 8, on fournit un second substrat receveur 40 qui présente une haute résistivité électrique, et on le colle sur la couche 13 de SiC semi-isolant. Par exemple, le second substrat receveur peut être un substrat de silicium présentant une résistivité électrique supérieure ou égale à 100 Q.cm, ou, de manière préférée, un substrat de SiC polycristallin, un substrat d’AIN polycristallin ou un substrat de diamant. Selon le matériau du second substrat receveur, l’épaisseur de la couche additionnelle 13 de SiC semi-isolant pourra être adaptée. Ainsi, lorsque le second substrat receveur est un substrat de silicium de haute résistivité électrique, la couche additionnelle 13 de SiC semi-isolant présentera avantageusement une épaisseur comprise entre 1 et 5 pm. Lorsque le second substrat receveur est un substrat de SIC polycristallin, de diamant ou d’AIN polycristallin, il pourra être avantageux de former la couche additionnelle 13 de SiC semi-isolant sur une épaisseur beaucoup plus importante, pouvant atteindre 80 pm, par exemple de l’ordre de 50 à 80 pm, pour améliorer la dissipation thermique au sein de la structure finale.
On retire ensuite au moins une partie de la couche de collage 21 , de sorte à détacher le premier substrat receveur du reste de la structure. Lors de ce retrait, la couche 21 doit être suffisamment endommagée pour permettre une dissociation de la structure. Tout moyen adapté peut être employé. Par exemple, mais de manière non limitative, le retrait de la couche de collage peut être réalisé par une gravure chimique, un délaminage par laser et/ou l’application d’une contrainte mécanique.
Comme illustré sur la figure 9, il subsiste donc, à l’issue de cette séparation, une structure constituée successivement du second substrat receveur 40, de la couche additionnelle 13 de SiC semi-isolant et de la couche mince transférée 11 de SiC semi- isolant monocristallin. Les éventuels résidus de la couche de collage 21 ont été retirés par polissage et/ou gravure.
La face exposée de la couche transférée 11 est la face silicium du SiC semi-isolant monocristallin, qui est favorable à la croissance épitaxiale du GaN. On a ainsi formé un substrat adapté pour la croissance épitaxiale d’alliages lll-N.
En référence à la figure 10, on fait croître, sur la face libre de la couche 11 de SiC semi- isolant, une couche 50 de GaN (ou, comme mentionné plus haut, d’AIGaN ou d’InGaN). L’épaisseur de la couche 50 est typiquement comprise entre 1 et 2 pm.
Ensuite, comme illustré sur la figure 11 , on forme une hétérojonction en faisant croître par épitaxie, sur la couche 50, une couche 60 d’un alliage lll-N différent de celui de la couche 50.
On peut ainsi poursuivre la fabrication de transistors, notamment de transistors HEMT, à partir de cette hétérojonction, par des procédés connus de l’homme du métier, le canal du transistor étant formé au niveau de l’hétérojonction, et la source, le drain et la grille du transistor étant formés sur le canal.
La structure ainsi obtenue est particulièrement intéressante en ce qu’elle comprend une couche relativement épaisse de SiC semi-isolant, dont seule une partie servant de germe à la croissance épitaxiale de la couche d’alliage lll-N doit être monocristalline, et qui d’autre part procure une bonne dissipation thermique et une limitation des pertes RF. Par ailleurs, le second substrat receveur, qui supporte la couche de SiC semi-isolant, est directement en contact avec ladite couche, de sorte que la structure ne comporte pas de barrière thermique. Ainsi, un transistor HEMT ou un autre dispositif électronique à haute fréquence et forte puissance formé dans une couche d’alliage ll-N formée par épitaxie sur une telle structure présente des pertes RF minimisées et une dissipation thermique maximisée. Références
[1] Comparative study on stress in AIGaN/GaN HEMT structures grown on 6H-SiC, Si and on composite substrates of the 6H-SiC/poly-SiC and Si/poly-SiC, M. Guziewicz et al, Journal of Physics: Conference Series 100 (2008) 040235

Claims

Revendications Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche de nitrure de gallium (GaN), de nitrure de gallium et d’aluminium (AIGaN) ou de nitrure de gallium et d’indium (InGaN), comprenant les étapes successives suivantes :
- fourniture d’un substrat donneur (10) de carbure de silicium semi-isolant monocristallin,
- implantation d’espèces ioniques dans le substrat donneur (10) de sorte à former une zone de fragilisation (12) délimitant une couche mince (11 ) de SiC semi-isolant monocristallin à transférer,
- collage du substrat donneur (10) sur un premier substrat receveur (20) par l’intermédiaire d’une couche de collage (21 ),
- détachement du substrat donneur (10) le long de la zone de fragilisation (12) de sorte à transférer la couche mince (11 ) de SiC semi-isolant monocristallin sur le premier substrat receveur (20),
- formation d’une couche additionnelle (13) de SiC semi-isolant sur la couche mince (11 ) de SiC semi-isolant transférée,
- collage de la couche additionnelle (13) de SiC semi-isolant sur un second substrat receveur (40) présentant une haute résistivité électrique,
- retrait d’au moins une partie de la couche de collage (21 ) de sorte à détacher le premier substrat receveur (20) et exposer la couche (11 ) de SiC semi-isolant monocristallin transférée. Procédé selon la revendication 1 , dans lequel le premier substrat receveur (20) et le substrat donneur (10) présentent une différence de coefficient de dilatation thermique inférieure ou égale à 3x10'6 K’1. Procédé selon l’une des revendications 1 ou 2, dans lequel le premier substrat receveur (20) est un substrat de SiC présentant une qualité cristalline inférieure à celle du substrat donneur. Procédé selon l’une des revendications 1 à 3, dans lequel l’épaisseur de la couche mince (11 ) de SiC semi-isolant monocristallin transférée sur le premier substrat receveur (20) présente une épaisseur inférieure à 1 pm. Procédé selon l’une des revendications 1 à 4, dans lequel la couche de collage (21 ) est formée en un matériau thermiquement stable pendant la formation de la couche (13) de SiC semi-isolant et apte à être retiré de l’interface entre la couche (11 ) de SiC semi-isolant monocristallin transférée et du premier substrat receveur (20).
6. Procédé selon l’une des revendications 1 à 5, dans lequel la couche de collage (21 ) est une couche de nitrure de silicium ou de nitrure de gallium.
7. Procédé selon l’une des revendications 1 à 6, dans lequel le retrait d’au moins une partie de la couche de collage (21 ) comprend une gravure chimique, un délaminage par laser et/ou l’application d’une contrainte mécanique.
8. Procédé selon l’une des revendications 1 à 7, dans lequel la couche additionnelle (13) de SiC semi-isolant est formée par dépôt simultané de silicium, de carbone et de vanadium.
9. Procédé selon l’une des revendications 1 à 8, dans lequel le second substrat receveur (40) est un substrat de silicium présentant une résistivité électrique supérieure ou égale à 100 Q.cm.
10. Procédé selon la revendication 9, dans lequel la couche additionnelle (13) de SiC semi-isolant présente une épaisseur comprise entre 1 et 5 pm.
11. Procédé selon l’une des revendications 1 à 8, dans lequel le second substrat receveur (40) est un substrat de SiC polycristallin, un substrat de diamant ou un substrat d’AIN polycristallin.
12. Procédé selon la revendication 11 , dans lequel la couche additionnelle (13) de SiC semi-isolant présente une épaisseur inférieure ou égale à 80 pm.
13. Procédé selon l’une des revendications 1 à 12, dans lequel :
- l’implantation des espèces ioniques est réalisée au travers de la face silicium (10- Si) du substrat donneur (10),
- la face silicium (10-Si) du substrat donneur (10) est collée sur le premier substrat receveur (20), de sorte que, après le retrait de la couche de collage (21 ), la face silicium de la couche (11 ) de SiC semi-isolant monocristallin transférée soit exposée. 14
14. Procédé selon l’une des revendications 1 à 13, comprenant en outre une étape de recyclage de la portion (10’) du substrat donneur détachée de la couche (11 ) transférée, en vue de former un nouveau substrat donneur.
15. Procédé de fabrication par épitaxie d’une couche de nitrure de gallium, comprenant :
- la fourniture d’un substrat fabriqué par le procédé selon l’une des revendications 1 à 13,
- la croissance épitaxiale de la couche (50) de nitrure de gallium sur la face silicium (11 -Si) de la couche transférée (11 ) de SiC semi-isolant monocristallin dudit substrat.
16. Procédé selon la revendication 15, dans lequel la couche (50) de nitrure de gallium présente une épaisseur comprise entre 1 et 2 pm.
17. Procédé de fabrication d’un transistor à haute mobilité d’électrons (HEMT), comprenant :
- la fabrication par épitaxie d’une couche (50) de nitrure de gallium par le procédé selon l’une des revendications 15 ou 16,
- la formation d’une hétérojonction par épitaxie d’une couche d’un matériau lll-N différent du nitrure de gallium sur la couche (50) de nitrure de gallium,
- la formation d’un canal du transistor au niveau de ladite hétérojonction,
- la formation d’une source, d’un drain et d’une grille du transistor sur le canal.
PCT/FR2021/051709 2020-10-06 2021-10-04 Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium WO2022074318A1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP21801585.7A EP4226409A1 (fr) 2020-10-06 2021-10-04 Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium
CN202180067958.0A CN116438629A (zh) 2020-10-06 2021-10-04 制造用于外延生长基于镓的iii-n合金层的基板的方法
JP2023517668A JP2023542884A (ja) 2020-10-06 2021-10-04 ガリウムベースのｉｉｉ－ｎ合金の層をエピタキシャル成長させるための基板を製造するための方法
US18/248,169 US20230411140A1 (en) 2020-10-06 2021-10-04 Method for producing a substrate for epitaxial growth of a gallium-based iii-n alloy layer
KR1020237015262A KR20230080476A (ko) 2020-10-06 2021-10-04 갈륨계 ⅲ-n 합금층의 에피택셜 성장을 위한 기판 제조 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FRFR2010206 2020-10-06
FR2010206A FR3114909B1 (fr) 2020-10-06 2020-10-06 Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium

Publications (1)

Publication Number Publication Date
WO2022074318A1 true WO2022074318A1 (fr) 2022-04-14

Family

ID=74125387

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2021/051709 WO2022074318A1 (fr) 2020-10-06 2021-10-04 Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium

Country Status (8)

Country Link
US (1) US20230411140A1 (fr)
EP (1) EP4226409A1 (fr)
JP (1) JP2023542884A (fr)
KR (1) KR20230080476A (fr)
CN (1) CN116438629A (fr)
FR (1) FR3114909B1 (fr)
TW (1) TW202215504A (fr)
WO (1) WO2022074318A1 (fr)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817394A1 (fr) * 2000-11-27 2002-05-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2857983A1 (fr) * 2003-07-24 2005-01-28 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
EP1653504A1 (fr) * 2004-10-29 2006-05-03 S.O.I.Tec Silicon on Insulator Technologies Structure composite à forte dissipation thermique
US20140264374A1 (en) * 2013-03-14 2014-09-18 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817394A1 (fr) * 2000-11-27 2002-05-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2857983A1 (fr) * 2003-07-24 2005-01-28 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
EP1653504A1 (fr) * 2004-10-29 2006-05-03 S.O.I.Tec Silicon on Insulator Technologies Structure composite à forte dissipation thermique
US20140264374A1 (en) * 2013-03-14 2014-09-18 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M. GUZIEWICZ ET AL., JOURNAL OF PHYSICS: CONFÉRENCE SERIES, vol. 100, 2008, pages 040235

Also Published As

Publication number Publication date
CN116438629A (zh) 2023-07-14
KR20230080476A (ko) 2023-06-07
FR3114909B1 (fr) 2023-03-17
FR3114909A1 (fr) 2022-04-08
US20230411140A1 (en) 2023-12-21
TW202215504A (zh) 2022-04-16
EP4226409A1 (fr) 2023-08-16
JP2023542884A (ja) 2023-10-12

Similar Documents

Publication Publication Date Title
EP1791170B1 (fr) Procédé de fabrication d&#39;un substrat notamment pour l&#39;optique, l&#39;électronique ou l&#39;optoélectronique et substrat obtenu par ce procédé
EP1766676A1 (fr) Support d&#39;epitaxie hybride et son procede de fabrication
FR2857983A1 (fr) Procede de fabrication d&#39;une couche epitaxiee
FR2835096A1 (fr) Procede de fabrication d&#39;un substrat auto-porte en materiau semi-conducteur monocristallin
WO2004090201A2 (fr) Procede de fabrication de cristaux monocristallins
EP4128328B1 (fr) Procede de fabrication d&#39;une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
EP4128329B1 (fr) Procede de fabrication d&#39;une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
FR3103962A1 (fr) Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic cristallin
EP4008020B1 (fr) Procede de fabrication d&#39;une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic polycristallin
FR2905799A1 (fr) Realisation d&#39;un substrat en gan
WO2022074318A1 (fr) Procédé de fabrication d&#39;un substrat pour la croissance épitaxiale d&#39;une couche d&#39;un alliage iii-n à base de gallium
JP5598321B2 (ja) 半導体デバイスの製造方法
EP4226416A1 (fr) Procédé de fabrication d&#39;un substrat pour la croissance épitaxiale d&#39;une couche d&#39;un alliage iii-n à base de gallium
EP4066275B1 (fr) Procede de fabrication d&#39;une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
WO2022074319A1 (fr) Procédé de fabrication d&#39;un substrat pour la croissance épitaxiale d&#39;une couche d&#39;un alliage iii-n à base de gallium
FR3114910A1 (fr) Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
EP4016585B1 (fr) Dispositif électronique en carbure de silicium et son procédé de fabrication
FR3130296A1 (fr) Procede de fabrication d’une structure semi-conductrice comprenant un substrat de carbure de silicium polycristallin et une couche active de carbure de silicium monocristallin
WO2023052704A1 (fr) Procédé de fabrication d&#39;une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic polycristallin
FR2938373A1 (fr) Integration d&#39;une couche de diamant polycristallin, notamment dans une structure sod
FR2971620A1 (fr) Substrat semi-conducteur a couche d&#39;epitaxie épaisse, et procédé de fabrication

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21801585

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2023517668

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20237015262

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2021801585

Country of ref document: EP

Effective date: 20230508