FR2905799A1 - Realisation d'un substrat en gan - Google Patents

Realisation d'un substrat en gan Download PDF

Info

Publication number
FR2905799A1
FR2905799A1 FR0607950A FR0607950A FR2905799A1 FR 2905799 A1 FR2905799 A1 FR 2905799A1 FR 0607950 A FR0607950 A FR 0607950A FR 0607950 A FR0607950 A FR 0607950A FR 2905799 A1 FR2905799 A1 FR 2905799A1
Authority
FR
France
Prior art keywords
layer
gan
support substrate
substrate
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0607950A
Other languages
English (en)
Other versions
FR2905799B1 (fr
Inventor
Bruce Faure
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Priority to FR0607950A priority Critical patent/FR2905799B1/fr
Priority to PCT/EP2007/059500 priority patent/WO2008031809A1/fr
Priority to KR1020097007430A priority patent/KR101236213B1/ko
Priority to EP07820110A priority patent/EP2070111A1/fr
Priority to JP2009527158A priority patent/JP2010502555A/ja
Priority to US12/310,345 priority patent/US8263984B2/en
Publication of FR2905799A1 publication Critical patent/FR2905799A1/fr
Application granted granted Critical
Publication of FR2905799B1 publication Critical patent/FR2905799B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

L'invention propose un procédé de réalisation d'un substrat en GaN (60), caractérisé en ce qu'il comprend les étapes suivantes :(a) report d'une première couche monocristalline en GaN (50) sur un substrat support (40) ;(b) mise en oeuvre d'une croissance cristalline d'une deuxième couche monocristalline en GaN à partir de la première couche (50) ;les première et deuxième couches de GaN sont ainsi formées de sorte à constituer ensemble ledit substrat en GaN (60) d'une épaisseur déterminée.

Description

1 L'invention concerne la réalisation d'un substrat en GaN, et pour le
moins d'une couche épaisse en GaN. Par couche épaisse, on entend une couche ayant une épaisseur supérieure à 10 micromètres.
Les composés nitrurés du type GaN, AIN, AIGaN, AIGaInN, etc. ont des propriétés semi-conductrices de type grand gap direct, notamment utilisées pour des applications dans l'électronique ou l'optoélectronique à l'échelle microscopique ou nanoscopique. En particulier, le GaN possède un gap direct de 3.4 eV qui lui confère la propriété d'émettre de la lumière dans l'ultraviolet.
Combiné avec des matériaux comme l'aluminium ou l'indium pour moduler son gap, il est possible de réaliser des structures de type diode électroluminescente ou diode laser émettant dans le bleu, le violet et l'ultraviolet. On peut également combiner un de ces alliages émettant dans l'ultraviolet avec du phosphore pour obtenir une émission dans le blanc, utilisant la propriété fluorescente du phosphore. L'intérêt général pour ce type de matériaux est donc très grand. L'invention concerne donc en particulier la réalisation d'une couche épaisse de GaN ayant une bonne qualité cristalline (i.e. libre de dislocations) pouvant éventuellement servir de substrat. Les films épais de GaN avec des faibles taux de dislocations permettent la réalisation de composants de haute performance avec des durée de vie plus longue. Le taux élevé de dislocations est aujourd'hui une des principales limitations techniques pour l'amélioration des performances des composants à base de nitrure.
Il est notamment très difficile d'obtenir sur le marché des substrats de GaN de qualité correcte dans une taille suffisante pour envisager une industrialisation. On connaît ainsi la réalisation de couches de GaN par croissance cristalline sur des substrats support de type saphir (AI2O3), SiC ou silicium.
2905799 2 Cependant, les désaccords de maille et les différences de comportement en température (coefficients de dilatation thermique différents) entre les différents matériaux en présence sont tels que des contraintes sont engendrées dans la couche de GaN, y faisant apparaître des défauts de type dislocations et 5 autres. Lorsque l'épaisseur de la couche épitaxiée est trop importante pour lui permettre de se dilater ou de se rétracter, l'énergie élastique accumulée peut même conduire à fissurer complètement la couche de GaN et la rendre ainsi inutilisable.
10 Le problème de désaccord de maille peut être limité en intercalant entre le substrat support et la couche de GaN des couches intermédiaires (dîtes couches tampons) ayant au moins une couche constituée typiquement d'au moins deux des éléments suivants : Al, Ga, As, ln et N. Ces couches intermédiaires ont ainsi comme objectif principal de diminuer l'impact des 15 différences de paramètres de maille entre le substrat support et la couche de GaN. Les améliorations apportées à ces méthodes dites d'hétéro-épitaxie sur substrat SiC, saphir, silicium ont ainsi permis de réaliser des composants fonctionnels.
20 Cependant certaines caractéristiques électro-optiques restent insuffisantes : puissance lumineuse émise, courant de fuite, durée de vie, etc. En outre, la réalisation de telles structures composites est longue et coûteuse. De plus, l'hétéro-épitaxie ne permet pas toujours de s'affranchir totalement 25 des problèmes liés à l'interaction mécanique (dilatation thermique) entre le substrat et la couche de GaN. Le document EP 0 967 664 propose une autre technique de réalisation d'une couche épaisse de GaN, par homoépitaxie sur un substrat support en GaAs, compatible avec l'épitaxie de GaN en terme de dilatation thermique (le coefficient de dilatation thermique du GaAs étant assez proche de celui du 2905799 3 GaN). Le procédé mis en oeuvre comprend une surcroissance latérale épitaxiale (encore appelée ELOG de l'acronyme anglo-saxon Epitaxial Lateral OverGrowth) à basse température d'une première couche de GaN sur un substrat massif de GaAs recouvert d'un masque de SiO2 en relief, suivie 5 d'un épaississement de cette première couche de GaN par croissance cristalline. Après l'épitaxie, le substrat de GaAs est supprimé par gravure sélective, en utilisant par exemple de l'eau régale, obtenue par mélange d'acide nitrique et d'acide chlorhydrique.
10 En effet, il peut être souvent souhaitable de séparer la couche de GaN de la structure sous-jacente pour conserver la couche épaisse de GaN épitaxié sous forme de couche de substrat, et ceci sans devoir sacrifier trop d'épaisseur de la couche de GaN. A cet effet, une gravure particulièrement sélective du substrat est une technique très efficace.
15 Cependant, si le choix d'un substrat de GaAs peut être judicieux pour la mise en oeuvre de la gravure sélective et d'un point de vue du comportement mécanique avec la température, il l'est moins d'un point de vue cristallographique : en effet, le désaccord de maille avec le GaN étant si important qu'il est nécessaire de confectionner une couche sacrificielle en GaN 20 sur le substrat de GaAs, préalablement au dépôt d'une deuxième couche de GaN. A cet effet, ledit masque de SiO2 en relief est d'abord réalisé pour provoquer dans la première couche de GaN à épitaxier latéralement aux reliefs du masque un confinement d'un grand nombre de défauts, cette dernière jouant ainsi le rôle de couche sacrificielle, avant de servir de couche de nucléation à la 25 deuxième couche de GaN. Or la confection de ce dernier masque allonge le procédé de fabrication dans le temps, en y ajoutant des étapes supplémentaires de formation de couche et de photolithographie du SiO2 selon des motifs prédéterminés propices à une croissance latérale du GaN.
30 Ces étapes supplémentaires sont en outre coûteuses à mettre en oeuvre.
2905799 4 Enfin, la première couche de GaN ensuite épitaxiée reste de si mauvaise qualité cristalline qu'il est nécessaire d'épitaxier une forte épaisseur de GaN pour atteindre une bonne qualité cristalline et un taux de dislocations inférieures à 108 disloc./cm2.
5 Un objectif de l'invention est de réaliser une couche épaisse de GaN, typiquement supérieure à 10 micromètres, ayant une bonne qualité cristalline (i.e. nombre de dislocations inférieur à 108 disloc./cm2), en mettant en oeuvre un procédé plus rapide et moins coûteux. Un autre objectif est d'éviter de trop grosses pertes de matériaux dans le 10 procédé de réalisation de la couche de GaN. A cet effet, l'invention propose un procédé de réalisation d'un substrat en GaN, caractérisé en ce qu'il comprend les étapes suivantes : (a) report d'une première couche monocristalline en GaN sur un substrat support ; 15 (b) mise en oeuvre d'une croissance cristalline d'une deuxième couche monocristalline en GaN à partir de la première couche ; les première et deuxième couches de GaN sont ainsi formées de sorte à constituer ensemble ledit substrat en GaN d'une épaisseur déterminée. D'autres caractéristiques de ce procédé sont les suivantes : 20 - la différence de coefficients de dilatation thermique entre le GaN et le(s) matériau(x) composant le substrat, aux températures ambiantes et de mise en oeuvre des étapes (a) et (b), est comprise entre environ 0.1.10-6 à environ 2.10- 6 K 1 pour des températures comprises entre environ 20 C et environ 500 C ; -ledit substrat support a au moins une couche superficielle en germanium ou 25 en un alliage composé de matériaux choisis parmi la famille des matériaux III- V, - ledit substrat support est en GaAs massif ; - Selon un mode de réalisation préférentiel, le procédé comprend une étape supplémentaire, après l'étape (b), consistant à enlever le substrat support ; 30 l'étape supplémentaire d'enlèvement du substrat support peut comprendre une 2905799 5 gravure chimique sélective d'au moins une partie du substrat support se situant à l'interface avec le première couche en GaN ; l'agent chimique de gravure peut être de l'eau régale si ledit substrat support est en GaAs ; ladite gravure peut être réalisée dans la même enceinte que l'étape (b) de croissance, sans devoir 5 manipuler l'ensemble couches/substrat support ; - l'étape (a) comprend la formation d'une couche de collage sur une ou les deux surfaces de collage, avant de mettre en contact le substrat support et la première couche ; - la couche de collage est en SiO2, en Si3N4 ou en SiXOyNZ ou une combinaison 10 de ces matériaux en plusieurs couches; - ladite épaisseur déterminée du substrat en GaN est supérieure à 10 micromètres ; la première couche peut en particulier avoir une épaisseur comprise entre environ 500 angstrôms et environ 1 micromètre ; - préalablement à l'étape (a), le procédé comprend en outre une encapsulation 15 totale du substrat support ou spécifique sur la surface de collage du substrat support, avec un revêtement de protection ; le revêtement de protection peut entourer entièrement le substrat support ou n'être formé que sur la face de collage avec la première couche en GaN ; le revêtement de protection peut être en un matériau diélectrique, tel que le SiO2 ; 20 - la première couche est initialement comprise dans une couche supérieure de GaN d'une structure initiale, l'étape (a) permet alors le collage non seulement de la première couche mais aussi de l'ensemble de la structure initiale au substrat support, et le procédé comprend en outre, après l'étape (a), une étape d'enlèvement de la structure initiale située sous la première couche ; 25 - la première couche est du GaN et fait partie d'un substrat massif de GaN avec un taux de dislocation inférieure à 10$ dislocations/cm' ; - l'étape d'enlèvement de la structure dont est issue la première couche est réalisée selon l'une des techniques suivantes, prises seules ou en combinaison entre elles : gravure chimique éventuellement sélective, Smart 30 Cut , polissage, BESOI (amincissement mécanique) ; 2905799 6 l'étape d'enlèvement de la structure située sous la première couche est mise en oeuvre principalement par Smart Cut , l'implantation d'espèces atomiques ayant été préalablement mise en oeuvre dans la structure initiale à une épaisseur voisine de l'épaisseur de ladite première couche.
5 La structure initiale dans laquelle a été prélevée la première couche de GaN peut-être réutilisée pour la même application après une étape de recyclage. L'invention propose également une structure GaN sur GaAs, caractérisée en ce que la couche de GaN a une densité de dislocations inférieure à environ 10 108 disloc./cm2 et a une épaisseur supérieure à environ 10 micromètres. D'autres caractéristiques, buts et avantages de l'invention seront mieux compris dans la description non limitative qui suit, illustrée par les dessins suivants : Les figures 1 à 4 représentent respectivement différentes étapes 15 successives de réalisation d'un substrat en GaN selon l'invention. En référence aux figures 1 à 4, un procédé préféré de réalisation d'un substrat en GaN selon l'invention comprend les étapes suivantes : - utilisation d'une structure initiale 10 comportant une couche de GaN superficielle ayant un faible taux de dislocation (typiquement inférieure à 108 20 disloc./cm2) ; - collage de cette structure initiale 10 avec un substrat support 40 ; - réduction de la structure initiale 10 de sorte à n'en conserver que ladite couche superficielle 50 en GaN ou une partie de celle-ci ; - croissance épitaxiale d'une deuxième couche de GaN sur la couche 25 superficielle de GaN 50 de sorte à constituer ensemble une couche de GaN 60 ayant une épaisseur suffisante pour réaliser ledit substrat en GaN 60 que l'on souhaite obtenir. Eventuellement, une étape supplémentaire d'enlèvement du substrat support 40 est mise en oeuvre pour ne conserver que ledit substrat en GaN 60.
2905799 7 Ainsi, il est possible d'obtenir une couche en GaN 60 épaisse (épaisseur typiquement supérieure à 10 pm) ayant une très bonne qualité cristalline (typiquement un nombre de dislocations inférieur à 108 disloc./cm2), pour un coût de réalisation moindre que celui des procédés selon l'état de la technique.
5 En référence à la figure 1, la structure initiale 10 correspond à un substrat massif de GaN. Le GaN, matériau binaire, se présente classiquement sous une forme polaire, avec une orientation particulière des mailles cristallines du matériau. Cette orientation se traduit aux deux surfaces du substrat par une asymétrie : une des faces sera dite face Ga alors que l'autre face opposée 10 sera dite face N . II est connu que la croissance de couche active de composants électroniques sur du matériau polaire GaN est plus facile à réaliser avec une bonne qualité en partant d'une face dite Ga que d'une face dite N. En référence à la figure 2, la structure initiale 10 est collée à un substrat 15 support 40. Le ou les matériau(x) composant le substrat support 40 est (sont) choisi(s) de sorte que la différence de coefficient de dilatation thermique entre le substrat support 40 et le GaN de la structure 10 est compris entre 0,1.10"6 et 2.10-6 entre la température ambiante et environ 500 C.
20 Aussi, grâce à ce choix de matériaux constituant le substrat support 40, il sera possible de mettre en oeuvre des traitements thermiques relativement élevés, tels que ceux qui pourraient être employés dans l'étape de collage, d'épitaxie, ou d'une gravure chimique, sans provoquer de détériorations substantielles en surface de la structure en GaN 10.
25 Ainsi, on pourra choisir un substrat support 40 en un alliage composé de matériaux choisis parmi la famille des matériaux III-V du tableau périodique mais aussi en germanium. En particulier, le substrat de croissance 40 est réalisé entièrement en GaAs massif.
2905799 8 Dans le cas où le substrat support 40 est du GaAs, un revêtement de protection du substrat support 40 est préférentiellement formé, préalablement au collage, tout autour de ce substrat, pour le protéger lors du collage et de l'épitaxie subséquente. Une autre variante consiste à ne former ce revêtement 5 de protection que sur la surface à coller du substrat support 40. Ce revêtement peut être choisi dans les matériaux diélectriques, tels que le SiO2, pour former un capping . Préalablement au collage, on pourra former une couche de collage sur une ou les deux surfaces de collage, avant de mettre en contact le substrat 10 support 40 et la structure 10. La couche de collage peut être en SiO2, en Si3N4, en SixOyNZ, ou en d'autres types de matériaux habituellement utilisés dans une telle étape. On pourra notamment trouver des précisions dans Semiconductor Wafer Bonding Science and Technology (Q-Y Tong et U Goesele, a Wiley 15 Interscience Publication, Johnson Wiley & Sons, Inc.). En particulier, le collage peut comprendre un traitement thermique adapté pour renforcer les liaisons de collage au niveau de l'interface entre la structure 10 et le substrat support 40. En référence à la figure 3, une étape de réduction de la structure initiale 20 10 est mise en oeuvre de sorte à n'en conserver qu'une couche superficielle 50, en GaN, ayant un taux de défauts et/ou de dislocations peu important. On peut ainsi obtenir par exemple une couche superficielle d'une épaisseur comprise entre environ 500 angstrêms et environ 1 micromètre. Cette étape de réduction peut être mise en oeuvre selon au moins l'une 25 des techniques suivantes, prises seules ou en combinaison entre elles : gravure chimique éventuellement sélective, Smart CutTM, polissage, BESOI. Ces différentes techniques, très connues de l'homme du métier, pourront notamment se retrouver dans l'ouvrage Silicon-on-insulator Technology: Materials to WLSI, Second Edition de Jean-Pierre Colinge chez Kluwer 30 Academics Publishers, pages 50 et 51 .
2905799 9 En particulier, l'emploi de la technique Smart CutTM dans le cadre de l'invention, comprend préférentiellement les étapes suivantes : - préalablement à l'étape de collage, la formation d'une zone de fragilisation dans le substrat 10 par implantation ou co-implantation d'espèces 5 atomiques, telles que de l'hydrogène et/ou de l'hélium, à une profondeur sensiblement égale à l'épaisseur souhaitée de la couche superficielle 50 désirée ; - un apport d'énergie telle qu'une énergie thermique et/ou mécanique, au niveau de cette zone de fragilisation afin d'en détacher la couche 50 ; 10 - une éventuelle étape de finition pour obtenir un état de surface et une homogénéité d'épaisseur satisfaisants. A cet effet, un polissage, un CMP et/ou une gravure chimique éventuellement sélective pourra être mis en oeuvre. L'emploi de la technique Smart CutTM a notamment comme avantage de pouvoir récupérer, après l'étape de détachement de la couche 50, la partie 15 restante de la structure initiale 10, afin de la réutiliser par la suite pour un autre prélèvement de couche (après un éventuel recyclage, et une étape de croissance d'une autre couche de GaN). Ceci est particulièrement avantageux dans le cas où cette structure initiale 10 est longue et coûteuse à réaliser. Une autre technique peut consister en une gravure chimique, 20 éventuellement sélective, par attaque en face arrière de la structure 10, en gardant éventuellement une partie. En référence à la figure 4, une étape de croissance cristalline d'une deuxième couche de GaN sur la première couche de GaN 50 est mise en oeuvre de sorte à obtenir une couche de GaN ayant une épaisseur suffisante 25 pour réaliser à elle seule un substrat 60. Cette épaisseur peut être typiquement supérieure à 10 pm. Ainsi, la première couche 50 de GaN sert d'initiateur à la croissance de la deuxième couche de GaN, imposant à cette dernière son paramètre cristallin et sa qualité cristallographique intrinsèque. De plus, la face du substrat 10 utilisé 30 pour le prélèvement de la couche 50 a une polarité permettant d'obtenir après 2905799 10 le procédé de report une polarité compatible avec le reprise d'épitaxie, soit une polarité Ga. Ainsi, grâce à la méthode de formation et de report de la première couche 50 sur le substrat support 40, telle que précédemment détaillée, cette première 5 couche 50 a une qualité cristalline très bonne (en particulier une densité de dislocations peu importante), et on obtient alors un substrat 60 de grande qualité. En outre, étant donné qu'on utilise ici une méthode d'épitaxie, sur une couche initiatrice 50 de qualité, il est possible de réaliser un substrat de 10 croissance 60 non limité en épaisseur et dont la qualité est bonne et constante dans l'épaisseur. Enfin, la technique de report de couche selon l'invention permet de ne pas être limité dans le choix du substrat support 40. On peut ainsi choisir un matériau présentant des propriétés de dilatation avec la température proches 15 de celles du GaN. Une meilleure tenue mécanique des couches 50 et 60 à hautes températures est ainsi obtenue, ce qui permet d'envisager de mettre en oeuvre un plus grand éventail de techniques lors des différentes étapes de réalisation du substrat 60 (épitaxie, collage, gravure...). Une étape optionnelle du procédé selon l'invention consiste à enlever le 20 substrat support 40, afin de ne conserver que le substrat de GaN 60. Cette étape d'enlèvement du substrat support 40 peut être réalisée par attaque chimique ou gazeuse de celui-ci en face arrière, par attaque chimique sélective de la couche de collage éventuellement formée entre le substrat de GaN 60 et le substrat support 40 (formé au moment du collage de la structure 25 initiale 10 avec le substrat support 40 selon la figure 2), ou par toute autre technique apte à retirer ce substrat support 40. Dans le cas où le substrat support 40 comprend au moins en partie du GaAs, on pourra utiliser de l'eau régale pour mettre en oeuvre une gravure sélective du GaAs vis-à-vis du GaN.
2905799 11 Selon un mode de réalisation particulier de l'invention, cette étape de gravure sélective est mise en oeuvre à haute température (typiquement de 500 à 1100 C) directement à la suite et/ou pendant l'étape d'épitaxie de la deuxième couche de GaN pour former ledit substrat de GaN 60.
5 Cette étape d'enlèvement du substrat support 40 peut ainsi être réalisée dans la même enceinte que la croissance du substrat de GaN 60, sans qu'il y ait besoin de manipuler l'ensemble des couches/substrats. Il suffit uniquement de faire se succéder ces deux étapes en modifiant uniquement la nature des gaz introduits dans l'enceinte, les gaz utilisé pouvant être par exemple un 10 mélange de NH3, de H2 et de TMGa pour les faibles vitesses de croissance obtenues en MOCVD ou alors un mélange de NH3, de H2, et de GaCl2 pour les fortes vitesses de croissance en HVPE. On peut aussi jouer sur la température. Cette mise en oeuvre est notamment appréciable dans un contexte industriel, étant donné qu'il procure un gain en temps et en coût.
15 L'homme du métier comprendra que cette description particulière de l'invention n'est pas limitative, et n'est qu'un exemple illustratif d'un procédé plus général de mise en oeuvre de l'invention. En particulier, il pourra généraliser un procédé selon l'invention à d'autres types de matériaux que ceux constituant ici les substrat support 40 et structure 10, et à d'autres types de 20 structures que la structure initiale 10. En outre, les différentes couches et substrats décrits ici pourront comprendre d'autres éléments, tels que des éléments de dopage et/ou des éléments oxydés.

Claims (18)

REVENDICATIONS
1. Procédé de réalisation d'un substrat en GaN (60), caractérisé en ce qu'il comprend les étapes suivantes : (a) report d'une première couche monocristalline en GaN (50) sur un substrat support (40) ; (b) mise en oeuvre d'une croissance cristalline d'une deuxième couche monocristalline en GaN à partir de ladite première couche (50) ; les première et deuxième couches de GaN étant ainsi formées de sorte à constituer ensemble ledit substrat en GaN (60) d'une épaisseur déterminée.
2. Procédé selon la revendication précédente, caractérisé en ce que la différence de coefficients de dilatation thermique entre le GaN et le(s) matériau(x) composant le substrat support (40), aux températures ambiantes et de mise en oeuvre des étapes (a) et (b), est comprise entre environ 0.1.10-6 et environ 2.10-6 pour des températures comprises entre environ 20 C et environ 500 C.
3. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que ledit substrat support (40) a au moins une couche superficielle en germanium ou en un alliage composé de matériaux choisis parmi la famille des matériaux III-V.
4. Procédé selon la revendication 3, caractérisé en ce que ledit substrat support (40) est en GaAs massif. 2905799 13
5. Procédé selon l'une des revendications précédentes, caractérisé en ce qu'il comprend une étape supplémentaire, après l'étape (b), consistant à enlever le substrat support (40). 5
6. Procédé selon la revendication précédente, caractérisé en ce que l'étape supplémentaire d'enlèvement du substrat support (40) comprend une gravure chimique sélective d'au moins une partie du substrat support (40) se situant à l'interface avec la première couche en GaN (50). 10
7. Procédé selon la revendication précédente combinée avec la revendication 4, caractérisé en ce que l'agent chimique de gravure est de l'eau régale.
8. Procédé selon l'une des deux revendications précédentes, caractérisé 15 en ce que ladite gravure est réalisée dans la même enceinte que l'étape (b) de croissance, sans devoir manipuler l'ensemble couches/substrat support.
9. Procédé selon l'une des revendications précédentes, caractérisé en ce que l'étape (a) comprend la formation d'une couche de collage sur une ou les 20 deux surfaces de collage, avant de mettre en contact le substrat support (40) et la première couche (50).
10. Procédé selon la revendication précédente, caractérisé en ce que la couche de collage est en SiO2, en Si3N4 ou en SiON.
11. Procédé selon l'une des revendications précédentes, caractérisé en ce que ladite épaisseur déterminée du substrat support (40) est supérieure à 10 micromètres. 25 2905799 14
12. Procédé selon l'une des revendications précédentes, caractérisé en ce que la première couche (50) a une épaisseur comprise entre environ 500 angstrôms et environ 1 micromètre. 5
13. Procédé selon l'une des revendications précédentes, caractérisé en ce que, préalablement à l'étape (a), il comprend en outre une encapsulation du substrat support (40) avec un revêtement de protection.
14. Procédé selon la revendication précédente, caractérisé en ce que le 10 revêtement de protection entoure entièrement le substrat support (40) ou n'est formé que sur la face de collage avec la première couche en GaN (50).
15. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que le revêtement de protection est en un matériau diélectrique, tel que le 15 SiO2.
16. Procédé selon l'une des revendications précédentes, caractérisé en ce que la première couche (50) est initialement comprise dans une couche supérieure de GaN d'une structure initiale (10), en ce que l'étape (a) permet 20 alors le collage non seulement de la première couche (50) mais aussi de l'ensemble de la structure initiale (10) au substrat support (40), et en ce que le procédé comprend en outre, après l'étape (a), une étape d'enlèvement de la structure initiale (10) située sous la première couche (50). 25
17. Procédé selon la revendication précédente, caractérisé en ce que l'étape d'enlèvement de la structure située sous la première couche (50) est mise en oeuvre principalement par Smart Cut , l'implantation d'espèces atomiques ayant été préalablement mise en oeuvre dans ladite couche supérieure à une épaisseur voisine de l'épaisseur de ladite première couche (50). 2905799 15
18. Structure GaN sur GaAs, caractérisée en ce que la couche de GaN (60) a une densité de dislocations en volume inférieure à environ 108 dislocations/cm3 et a une épaisseur supérieure à environ 10 micromètres.
FR0607950A 2006-09-12 2006-09-12 Realisation d'un substrat en gan Active FR2905799B1 (fr)

Priority Applications (6)

Application Number Priority Date Filing Date Title
FR0607950A FR2905799B1 (fr) 2006-09-12 2006-09-12 Realisation d'un substrat en gan
PCT/EP2007/059500 WO2008031809A1 (fr) 2006-09-12 2007-09-11 PROCÉDÉ DE FABRICATION D'UN SUBSTRAT DE GaN
KR1020097007430A KR101236213B1 (ko) 2006-09-12 2007-09-11 질화갈륨 기판을 형성하기 위한 프로세스
EP07820110A EP2070111A1 (fr) 2006-09-12 2007-09-11 PROCÉDÉ DE FABRICATION D'UN SUBSTRAT DE GaN
JP2009527158A JP2010502555A (ja) 2006-09-12 2007-09-11 ＧａＮ基板の製造方法
US12/310,345 US8263984B2 (en) 2006-09-12 2007-11-11 Process for making a GaN substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0607950A FR2905799B1 (fr) 2006-09-12 2006-09-12 Realisation d'un substrat en gan

Publications (2)

Publication Number Publication Date
FR2905799A1 true FR2905799A1 (fr) 2008-03-14
FR2905799B1 FR2905799B1 (fr) 2008-12-26

Family

ID=37946233

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0607950A Active FR2905799B1 (fr) 2006-09-12 2006-09-12 Realisation d'un substrat en gan

Country Status (6)

Country Link
US (1) US8263984B2 (fr)
EP (1) EP2070111A1 (fr)
JP (1) JP2010502555A (fr)
KR (1) KR101236213B1 (fr)
FR (1) FR2905799B1 (fr)
WO (1) WO2008031809A1 (fr)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103180494A (zh) * 2011-10-07 2013-06-26 住友电气工业株式会社 GaN基膜的制造方法及为此使用的复合衬底
JP6019928B2 (ja) * 2011-10-07 2016-11-02 住友電気工業株式会社 ＧａＮ系膜の製造方法およびそれに用いられる複合基板
KR20150138479A (ko) 2014-05-29 2015-12-10 삼성전자주식회사 발광 소자 패키지의 제조 방법
WO2021046233A1 (fr) 2019-09-03 2021-03-11 Cancer Targeted Technology Llc Inhibiteurs de psma contenant un chélate
US11652146B2 (en) 2020-02-07 2023-05-16 Rfhic Corporation Method of forming a semiconductor wafer containing a gallium-nitride layer and two diamond layers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2843826A1 (fr) * 2002-08-26 2004-02-27 Soitec Silicon On Insulator Recyclage d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince
FR2877491A1 (fr) * 2004-10-29 2006-05-05 Soitec Silicon On Insulator Structure composite a forte dissipation thermique
WO2006082467A1 (fr) * 2005-02-01 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Substrat destine a la cristallogenese d'un semi-conducteur de nitrure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3904449A (en) * 1974-05-09 1975-09-09 Bell Telephone Labor Inc Growth technique for high efficiency gallium arsenide impatt diodes
JPS60150450A (ja) * 1984-01-18 1985-08-08 Honda Motor Co Ltd 内燃エンジンのアイドル回転数フイ−ドバツク制御方法
CN100344004C (zh) * 1997-10-30 2007-10-17 住友电气工业株式会社 GaN单晶衬底及其制造方法
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
JP3615081B2 (ja) * 1999-03-30 2005-01-26 古河電気工業株式会社 ＧａＮ単結晶の作製方法
JP3968968B2 (ja) 2000-07-10 2007-08-29 住友電気工業株式会社 単結晶ＧａＮ基板の製造方法
FR2835096B1 (fr) * 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
US6649494B2 (en) * 2001-01-29 2003-11-18 Matsushita Electric Industrial Co., Ltd. Manufacturing method of compound semiconductor wafer
FR2843626B1 (fr) 2002-08-14 2005-03-11 Cryospace L Air Liquide Aerosp Dispositif de support susceptible de proteger au moins un equipement de forme lineaire contre des sollicitations aerothermiques
JPWO2005022610A1 (ja) * 2003-09-01 2007-11-01 株式会社Sumco 貼り合わせウェーハの製造方法
JP2005209803A (ja) * 2004-01-21 2005-08-04 Sumitomo Electric Ind Ltd ＧａＮ結晶基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2843826A1 (fr) * 2002-08-26 2004-02-27 Soitec Silicon On Insulator Recyclage d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince
FR2877491A1 (fr) * 2004-10-29 2006-05-05 Soitec Silicon On Insulator Structure composite a forte dissipation thermique
WO2006082467A1 (fr) * 2005-02-01 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Substrat destine a la cristallogenese d'un semi-conducteur de nitrure

Also Published As

Publication number Publication date
KR101236213B1 (ko) 2013-02-22
US20100012947A1 (en) 2010-01-21
KR20090060343A (ko) 2009-06-11
US8263984B2 (en) 2012-09-11
WO2008031809A1 (fr) 2008-03-20
EP2070111A1 (fr) 2009-06-17
FR2905799B1 (fr) 2008-12-26
JP2010502555A (ja) 2010-01-28

Similar Documents

Publication Publication Date Title
EP1344246B1 (fr) Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
EP1766676A1 (fr) Support d'epitaxie hybride et son procede de fabrication
FR2857983A1 (fr) Procede de fabrication d'une couche epitaxiee
JP5312797B2 (ja) オプトエレクトロニクス用基板の作製方法
FR2857982A1 (fr) Procede de fabrication d'une couche epitaxiee
FR2835096A1 (fr) Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2860248A1 (fr) Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
EP1653504A1 (fr) Structure composite à forte dissipation thermique
FR2835095A1 (fr) Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
FR2931293A1 (fr) Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante
FR2926674A1 (fr) Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
FR2926672A1 (fr) Procede de fabrication de couches de materiau epitaxie
FR2905799A1 (fr) Realisation d'un substrat en gan
EP3590129B1 (fr) Procede de fabrication d'un substrat donneur pour la formation de dispositifs optoelectroniques
FR2851848A1 (fr) Relaxation a haute temperature d'une couche mince apres transfert
FR2851847A1 (fr) Relaxation d'une couche mince apres transfert
EP1861873A1 (fr) Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur
EP4226416B1 (fr) Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium
FR2866982A1 (fr) Procede de fabrication de composants electroniques
FR2849714A1 (fr) Recyclage par des moyens mecaniques d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
FR3114910A1 (fr) Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
WO2022074318A1 (fr) Procédé de fabrication d'un substrat pour la croissance épitaxiale d'une couche d'un alliage iii-n à base de gallium
WO2024126599A1 (fr) Procédé de préparation d'un empilement en vue d'un collage
FR2849715A1 (fr) Recyclage d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
WO2003052176A2 (fr) Procede de fabrication de substrats semi-conducteurs cristallins.

Legal Events

Date Code Title Description
CD Change of name or company name

Owner name: SOITEC, FR

Effective date: 20120423

PLFP Fee payment

Year of fee payment: 11

PLFP Fee payment

Year of fee payment: 12

PLFP Fee payment

Year of fee payment: 13

PLFP Fee payment

Year of fee payment: 14

PLFP Fee payment

Year of fee payment: 15

PLFP Fee payment

Year of fee payment: 16

PLFP Fee payment

Year of fee payment: 17

PLFP Fee payment

Year of fee payment: 18

PLFP Fee payment

Year of fee payment: 19