TWI355693B - A method of fabricating a composite substrate - Google Patents

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Description

1355693 九、發明說明： 【發明所屬之技術領域】 導作體複支^^ 【先前技術】 在下述的描述和申請專利範圍中，「絕雜」一詞意指電子絕緣材料， # 其選擇性地具有高介電常數。 更精確地說，本發明係關於-種獲得上述定義之複合底材的方法，其 中絕緣層為薄絕緣層，亦即，其厚度小於％ 奈米），或甚至小“ nm(20奈米）’且具有實質增進的電性。 這樣的一種底材尤其可用於光學、電子、和光電領域中。
此種複合底材形式的一個特定但非限制性的實施例，便是一種以其縮 寫「s〇I」（絕緣層上覆石夕，smc〇n 〇n ―匕㈣而習知的底材其意指1 包3有在兩石夕層之間插入一石夕氧化物絕緣層的底材。 更精確地說’本發明之方法所賴要改善的電性包含： 「Qbox」)。所期待獲得的值 •在埋藏絕緣層中的電荷密度(其縮寫為 為每cm2小於5χ1〇11個電荷； 擊穿電壓(breakdown v〇ltage)，亦即超過後絕緣體之電阻率 (_tmty)急速魏_龍。所期待者是能獲取最大值。舉例來說二 埋藏矽氧化物層，，難歧儘可祕近lG_n[料伏/公分]. •在活化層之電洞及/或電子動性。作為一說明性質之實例，在刀以濃度 5 1355693, 為l〇15 atoms/cm3之硼加以摻雜的矽中，希望能獲得超過5〇〇 cm2.v-i s-i [公 分2、伏-1、秒-1]的電子動性；以及 • 「DIT」值’亦即「介面陷拼密度(⑹卿jnterface frap)」，其代 表在兩層間之介面上的陷阱密度。在本發明之範疇中尋求在埋藏絕緣層及 活化層間之介面上的DIT值的改善。 在此之後的敘述都會把焦點放在DIT值上，因為DIT值是對本發明之 底材形成步驟有所影響的主要參數。除此之外，該參數也會影響動性。然 • 而’本發明大體上是致力於改良底材成品的電效能。 陷阱本身具有可保留或釋放介面上電荷載體的能量。其對要製作在複 合底材上之電子元件的電性有極度不良的影響。 為了簡化起見，下文中「在介面上的陷阱密度」皆簡稱為「DIT值」， 其將以每eV· cm2的陷阱數量表示。DIT值越高，則底材的電性就越差。 舉例來說’ 1012 .eV'cm·2便會被視為高的DIT值，其意味著該底材的 電性不良。目前所能獲得最佳的DIT值為l〇1G . eV'cm·2，其由在非常良好品 ® 質的氧化物間的介面所獲得，即為習知的「閘氧化物」及其支撐物。舉例 來說’於電晶體、記憶體、電容、以及其他用以形成積體電路的元件可找 到此類氧化物。 圖1A至圖1E說明習知用以製作s〇I形式底材一種模式的各個步驟。 • . · 如圖1A和1B所示’其步驟包含氧化一源底材Sou以在其表面形成一 氧化物層Oxy，接著執行原子物種植入以定義一活化層Cac卜該氧化層通 常相當薄，厚度約為150nm[奈米p 6 ’、支揮底材Sup鍵結(圖lc)且將源底材s〇u的殘餘物分開(圖 1D)之後’便可獲得-複合紐，其包含_在__支_和—活化層之間的 -層氧化物層〇xy，其在支顧和活化層上都具有—接觸介面，分別以符 遗I!和12表示。 最後可在所獲得之複合底材的上表面形成可在對底材進行熱處理期 .間保護該表面的-層。因此，底材係由一保護層Cpr覆蓋，且在該保護層 Cpr和活化層Cact間尚有一介面 &習知技術可知，已知可改良(亦即降低DIT值)一複合底材之特定介 面特性的方式，其大多_是使賴處理。 其中-種方式便是縮寫為rFGA」的「形成氣體回火」方式，其步驟 包含在45G°C的低溫下桃含統种性紐的觀之帽介面進行修復/ 復原的熱處理。 '胃此種方在超過45G°C的溫度下進行日彳，其增itDIT值的效 應便僅能在該保護層Cpr和一活化層㈤之間的介面&上有所作用， 而無法同時在介面11和12上發揮，紐对錄轉。雜FGA處理方 式失去對每1觸介面的效用，@此其對置於較深層的介面便較無作用。 。進步的可成性包括以高溫(亦即超過900τ或甚至超過1000。〇進行 °火,、，、處理此種處理方式可能會改良在介面L的值，但對置於更深 層的介面Ϊ1則幾乎沒有作用。 除此之外’在許乡習知壯會希雜雜薄醜賴(氧化物）， 舉例來說，其厚度彳、於5Gnm，或甚到、於20nm。 ‘ 1355693 在此情況下，該氧化物便不需要獨自扮演電絕緣的角色，而是成為形 成於該複合底材之表面上的電子元件的整合部份。 除此之外，位於底部之該支樓底材Sup不僅*有機械功能還具有電 子功能。該支撐底材sup可選擇性地包含埋藏結構，舉例來說，可包含一接 地面，或是其亦可為複合形式。 因此’便期望能改良位於該埋藏絕緣層兩側之介面&和L的dit 值〇 . ' 攀，然而、’笨所皆知，要生產包含一層極薄埋藏絕緣層的複合底材是很困 難的。因此’舉例來說，對观形式的底材而言，氧化物層越薄則最後的 完成底材内便會有更多的缺陷。這主要是由於污染物、污染粒子和氣體的 存在’其大多是在鍵結介面h期間被包入的。 為了改善鍵結，一種解決方式包含了對欲進行鍵結之至少一表面，即 該支撐底材SUP及/或絕緣層〇Xy，進行電漿活化。藉此方式便可在介面l 上獲得較尚賴結能4 ’其係伽2G〇〇Csj火則、時而仍可大得腦丨 _ [焦耳/公尺2]的結果。 然而，電衆活化會使介面L力電性惡化，尤其在DIT值方面更為明顯。 【發明内容】 本發明便意圖克服上述先前技術的缺失。 更精確地說，本發明意圖提供一種獲得具有一薄埋藏絕緣層之複合底 ⑴5693. 材的方法，亦即其域絕緣層厚度小於5〇唧，或甚至小於2〇啦，且其更 可能可以小至5腿，而還能具有良好的電特性，亦即在該絕緣層的兩介面 都具有低的DIT值。 為了達成此目的，本發明㈣於—種製作複合底材的方法，該複合底 材的形式為包含-薄的絕緣層，在此稱為「最終層」，其係間插於一稱為 「支撐底材」之第-半導體底材和—稱為「活化層」之第二半導體材料層 之間，其步驟包含： -在該支推底材上形成或沈積稱為「第一層」之一絕緣層，以及在稱 為「源底材」之第二底材上形成稱為「第二層」之_絕緣層； -電漿活化該第一和第二絕緣層至少其中之一； 利用刀子鍵、’’„將該支撐底材和該源底材鍵結在一起，使得該第一和 第二絕緣層沿著-鍵結介面接觸，並_起形·最終絕緣層；以及 -移除該源底材稱為「背部」的部份，僅保留構成該活化層之材料厚 度； 經由選擇該«活化能量值及該第—和第二絕緣層之侧厚度心 ez)可使接又/舌化的絕緣層僅限由其自由表面延伸之上層，丘該最終絕緣 層之厚度為5G絲⑼㈣或更少，祕者為2()奈米(2()㈣或更少。 本發明其他伽和雜雛概可翔献組合使肖，#、如以下五點 所示： ， •形成或沈積於較撑級上之H賴的厚度⑹，以及形成或沈 積於該源紐H緣層的厚度(e2)，其滿足下侧係式： 丄乃5693 · el > empl + 山且 > emp2 + dz 其中，.empl和emp2分別對應該第一絕緣層和該第二絕緣層之厚度， 其特性會在«活化處理後改變，巾di和d2則分別對應該第一和第二絕 緣層之隧通距離； •當這些介面由矽所形成，且該絕緣層由二氧化矽(Si〇2)所形成時， 該第-和第H賴在其沈積或形成之層的介面上，具有lQll ^.咖.2或 • 是更低的介面陷阱密度值(DIT)，較佳為1〇i〇eV_i.cm-2或更低； 〜 •該第-絲層及/或鄕二絕緣層躺氧化物或是具有高介電常數 之介電材料所形成； •電漿活化包含如下條件：以範圍在5〇_至2〇〇sccm之流率，施加 氧電漿於該第一及/或第二絕緣層上、腔内壓力為5〇mT〇jT、對2〇〇腿的底 材而5 ’電漿功率約為250w，而對3〇〇mm的底材而言，電裝功率約為咖 w，施用時間為5秒至60秒。 _ 本綠柯包含-回火麵，其係在溫度接近，於巾性氣體和 風氣的混合環境下，對_由其職層所覆蓋之底材其巾之―，執行回火 程序至少兩小時。該步驟是於電漿活化之前執行。 較佳地，該源底材的背部是以研磨及/或拋光方式移除9 本方法亦可在電漿活化步驟執行之前’在該源底材内部形成一薄弱 區’且以沿著_分_方式該職材之背部。 較佳地，該薄弱區係以在該源底材内植入原子物種之方式形成。在此 情況下’如果有執行上述的回火步驟，則該回火步驟需於該植入步驟之前 本發明是製作s⑽材的_細，料，繩紐是_所形成， 而該第—和第二絕緣層則是由矽氧化物所形成。 本發財是關於-觀合絲，其包含至少—縣層，其置於一稱為 支揮底材」之第一半導體底材和一稱為「活化層」之半導體材料層之間， 該、’、邑緣層喊—稱為「最闕」的絕緣層，其總厚度為％奈米⑼㈣或更 夕’較佳者為2G奈米或更少，且在該支撐底材和該活化層之介面上，具有 1G eVlxm_2或是更低的介面陷阱密度值(DIT)，較佳為lo^ev-i.cm-2或更 低。 本聲明的其他雛和伽’可藉由下域明並參賴式而制彰顯， 其係以種象徵但並非限定性的方法呈現一種可能的實施方式及其變化。 【實施方式】 圖2A顯示本發明之方法使用一稱為「支樓底材」之第一底材i，以及 一寺#為「源底材」之一第二底材2。 由圖2B可看出’在該支撐底材1上形成或沈積-稱為「第-絕緣層」 之絕緣層3卜而在該源底材2上形成或沈積一稱為「第二絕緣層」之絕緣層 32 〇 在該絕緣詹31和該支撑底材1之間的介面，其參考標號為311，而在層 • · 32和2之間的介面’其參考標號則為321。 該絕緣層31、32之自由表面的參考標號分別為31〇和32〇。 圖2C可最佳地看出，接著便對兩絕緣層31、32至少其中之一執行電漿 11 1355693. 活化。 接著便準備以分子鍵結的方式將表面31〇和汹鍵結在一起(見圖奶）。 讀鍵結介面之參考標號為5。 最後，移除該源底材2稱為「背部」之部份，僅在參考標號為4之最終 複合底材中，留下組成—活化層之材料厚度(詳見_)。 在〜複。底材4中，該底材!乃作為機械支揮用，這點與習知技術中慣 用的實施方式相同。 除此之外’該支撐紐项形成電子元件不可或缺卿份，而該電子 元件接著會製作於該複合底材4之表面上。在本發明之内文中，其中，可在 該絕緣層3咏該支撑細之間的介面祀上，獲得具有倾了值的材料，構 成該支撐底材1之材料的性質和物理特性，會對該電子元件之電性造成影 響。為此，該支撐底材1最好是以半導體材料製成。 除此之外，社撐紐丨更可吨含魏胁電子元狀树(像是電 極、接地面、隧通等等）。 最後’如同該支撐底材1-樣，亦可包含一複合底材以產生一多層結 舉例來忒，一個具有含2〇%鍺之;g夕鍺县晶層的主體石夕底材，亦可作為— 支撐底材。 如下文所述，該複合底材4之活化層2〇可由源底材2導出。該源底材2 亦可以半導體材料製成。 舉例來說，可作為底材1和2之各種材料係如下列： -支撐底材1 :矽(Si)、碳化矽(SiC)、鍺(〇e)、任何磊晶生長層，舉離 12 1355693 來說在-魏材或甚至一形變石夕層上的鍺(Ge)l、石夕錯或氮化錄 (GaN)層。 _源底材2 :矽(Si)、鍺(Ge)、碳化矽(SiC)、氮化鎵(GaN)、矽鍺 (SiGe) '砷化鎵(AsGa)、或是磷化銦(Inp)。 舉例來說，該絕緣層31、32可由諸如二氧化矽(Si〇2)或是氮化矽(si2N4) 氧化物層或氮化物層；氮氧化鍺(Gex〇yNz)層；諸如二氧化姶(Hf〇2)、氧化 釔(Y2〇3)、三氧化锶和鈦(SrTi〇3)、氧化鋁(a12〇3)、氧化鍅(Zr〇2)、五氧 _化二组〇^〇5)、二氧化鈦(Ti〇2)之高介電常數(高k)介電材料之氮化物或梦化 物層中遘定》 選擇該每一絕緣層31或32的性質，首先是為了最佳化該介面311和321 的電性，其次是作為用於該支撐底材1和該源底材2之材料性質的函數。舉 例來說’為了製作GeOI (絕緣鍺)形式的最終底材4，可在該矽支撐底材上 形成一個薄的矽氡化物層’而在該鍺源底材上形成一Hf〇2層。 較佳地，該絕緣層31、32在電性方面會有絕佳的品質。更精確地說， 鲁他們在介面311和321上的DIT值將會盡可能的低。 舉例來說’當該層1和2是由矽所形成，而讓絕緣層31、32則由二氧化 碎所形成時，在介面311和321的DIT值傈為1011 eV'cm-2或更低，或甚至為 l〇10eV'cm_2 或更低。 接下來’當該絕緣層為氧化物時，必須採取所有預防措施以形成最佳 品質的氧化物，像是陷阱極氧化層。有關此方面的參考文獻可參照Green 等人在2001年^月1日，於j〇umai Appiie(j physics期刊第90期第5號的第 13 1355693. 2086ff頁所提出，一篇標題為”uitrathin (<4nm) Si02 and Si-O-N gate, dielectric layers for silicon microelectronics: Understanding the processing, structure and physical and electrical limits” 的文章。 其上欲形成該氧化物之底材1和2的表面，可使用深層清潔方式準備。 舉例來說’使用「RCA」化學藥品處理，以避免發生任何污染。 「RCA」處理包含以下述藥品連續處理該表面： •一個已知縮寫為「SCI」（標準清理1)的第一溶液，其包含氫氧化錢 (NH4OH)、過氧化氫(h2〇2)、以及去離子水的混合物； • 一個已知縮窝為「SC2」（標準清理2)的第二溶液，其包含氯化氣 (HC1)、過氧化氫、以及去離子水的混合物。 .-· 接著便可分別對該支撐底材1及/或該源底材2進行氧化熱處理而獲a 該氧化物，之後可選擇性地進行「形成氣體回火(FGA)」形式的後氧化處理 ，該絕緣層31、32亦可以低壓化學蒸氣沈積(LPCVD)或是原子層i (ALD)的方式獲得。 •1 該沈積可it擇性地底材丨或2之表面純化處理之前進行。舉例而^ = 處理可包含在沈積二氧化铪(Hf〇2)絕緣層之前，在矽上形成數個- ^ (Si〇2)單層。 絕緣層31、32之厚度et和e2的特性將於下文中描述。
尤其是DIT 電漿活化處理是在保留絕緣層和相鄰層間之介面的電性， 值的條件下進行。 所謂表面的「電漿活化」是定義為將該表面曝露在電漿中，尤其η 真空或大氣壓力下的腔内執行。 14 1355693. 該活化可藉由控制不同曝露參敏來執行，像是性質、提供給執行該活 化之腔内的氣體流率或壓力、以及供應功率。 在本發明的内文申，覆蓋著欲活化絕緣層的底材會被送進該腔内，接 著會送入一純氣體，典型地氣體為氧(〇2)，亦可為氮@2)、氬(Ar)、或氦(He)， 或疋這些氣體的混合物’舉例來說，像是氧和氦、氧和氬、或是氦和I。 所使用的氣體流率為活化腔體積和該底材尺寸的函數。 較佳地’該氣體是以範圍在1〇 sccm至1000 sccm(每分鐘標準立方公 # 分)的流率送入，典型地範圍在5〇 sccm至2〇〇 sccm。舉例來與，對於直徑 為200 mm的底材，就使用75 sccm的流率，而對於直徑為3〇〇 _的底材， 則使用200 sccm的流率。 在電漿處理期間皆會控制腔内所建立的壓力，使其範圍在1〇 mT〇rr至 200 mTorr之間，典型地接近50 mTorr (1 mTorr 等於 1.33 X 10·1 pa)。 在啟動該電漿之後，接著便由RF功率(射頻)的應用程式，針對直徑為 200 mm的底材會將其範圍控制在1〇〇 w至2000 W之間，較佳為接近 # 250 w。而針對直徑為mm的底材則會赞其範圍控制在1〇〇 w至3000 W之間，較佳為接近500 W。 接下來，會將絕緣層的表面曝露在電衆中約5至60秒，較佳者為1〇至 30秒。 在電漿處理期間，該絕緣層的表面31〇及/或320會遭收到離子轟擊 (ionic bombardment) ’其會改變受處理的絕緣層，使其厚度超過、（電聚處 理所改變的厚度）。 15 1355693. 參考標號為enipl和的厚度，端視其較重視該第_絕緣層3ι或該 第二絕緣層32，而其可由供應該電漿之功率及暴露在該電裝之時間的函數 所調整。 該每-絕緣層3i、32接著僅在其上部改變，亦即由該自由表面3ι〇或 320所延伸之待徵部份。 接著會進柳秒_量，以蚁由該魏處理所修改的絕緣層厚度 ^ ’其為供應賴之神密度DP的函數，_ WW表心這些測量 參是在魏化物層上進行，而該電漿則為氧電衆爾得的結果顯示於圖钟。 以三角形所表示的結果是對應由直徑為腿的底材所獲得的結 果，而以菱形所表示的結果則對應由直徑為綱·的底材所獲得的結果。 這些結果顯示，電漿處理可能會導致氧化層雜狀變，使其厚度超 過8心補充_量也顯示出對高功率密度而言，此厚度可能更大。· 因此，為了避免電聚處理影響該介面311、321義丁值，便需要形成 厚度為&或62的絕緣層，其厚度需分別大於電漿所改變的厚度empl和 φ emp2 ° 因此該、猶層3卜32的厚度ei和q最好是滿足下列關係式： ei > empi + dj e2 > emp2 + d2 其中和由分別表示該第一和第二絕緣層3卜32的「随通」距離。 每-該絕緣層因此會比受電漿處理所影響的部份厚，使該随通距離至 少為安全厚度。 16 1355693 在接下來誠日脉帽專·圍巾，該騎距離di (或是d箱定義 為，當使用該複合底材4所製作之電子元件時，該介韻丨或奶與電漿所產 ，生的崎或缺陷之_距離，其無法由「_」效應所充電。 圖5所示為隧通距離山和屯的放大圖。 換句話說，所產生的缺點便足以雜該介面311或32卜以使其對介面 並無顯著的影響。該隧通距離dl和d2端視構成該絕緣層、該來源和支撐 底材的材料性質而定，且亦與所製作之電子树的形式有擊為該隨通距 • 離與介面周圍的電場有關）。 熟習此技藝者將可決定依賴這些參數dl和d2的值。舉例來說，在 以CMOS技術所使用的伏特範圍内，對石夕上的石夕氧化物(si〇2)而言，該隨通 距離約為2nm。 除此之外，會決定該第一絕緣層31的厚度ei和該第二絕緣層32的厚 度Q，使得該複合底材4之最終絕緣層3的總厚度不超過5〇咖不超過如 mn更好。此最終層3的厚度約相當於ei和&的總和。然而，應予注意的 _是’亦可在電榘處理之後且在鍵結之前，稍微使絕緣層3卜Μ兩者或其中 之一變薄，此薄化步驟將於下文討論。 最後’當該絕緣層使用的是高介電常數的材料時，亦即相對介電常數 er明顯高於si〇2之介電常數(其介電常數Q接近μ)的材料，使用下列方 程式將厚度e轉魏「等效氧化層厚度(EQT)」就絲—贿例： EOT = (G sWGr ).e 本發明盡可能形成-個薄的絕緣層3 (<5〇nm)而無視其性質，應 1355693. 解的是，如果舰緣層以財高介電常_材料减，崎會產生非常 低的EOT值。 亦可限制«處_暴料間至其所需時間。 較佳地’此暴料好紐—分鐘，少於％侧祕。過長的暴露 時間將會有導致電荷累積在絕緣且增加絕緣層之電荷密度(qB 〇χ)的風 險，运將抵剌f巾所討論之紐能的改良^ 對電漿活化處理參數和兩絕緣層31及32之厚度分別管理，可確保電漿 ®處理所產生的缺點將遠離介面311或321。· 在圖2D和®2Ε所示的實作中，該源底材2的背部便藉由研磨及/或拋光 移除。 此方法的變形乃參關3Α至圖3Ε描述。在此將僅詳細描述變形的步 驟，亦即關於移除背部的步驟。 由圖3Β中可看&，在—源底材2之内部會形成一薄弱區22。該薄弱區 將活化層20及該底材2之背部21分隔開來。 該薄弱區22可由孔區所形成；在這方面，應參默祕哪伽等 人在The Electrochemical Society Inc PV99-3，P.L. Hemment 所著之
Silic〇n-〇n-insulator technology and devices 之第 117 至 121 頁中所提出，一篇枳 題為"Eltraji® by splitting porous Si layers”的文章。依此方式，該多孔區是在 沈積該層32之前形成。 . 藉由植入輕原子物種則對形成薄弱區22更為有利，較佳地為植入氫及 /或氦離子’才不致於使該薄氧化層32惡化。 18 1355693.
植入的條件則清參照.Solid State Electronics 48 (2004)，第 1055至 1063 頁，由 C· Maleville 和 c. Mazure 所提出，一篇標題為"Sjnart CutTM tec福ogy; fr0J% 300細趣脑观坪〇_如沁^爾&邱㈣㈤ substrates"的文章。 應予注意的是，儘管圖株示，亦可執行軒物讎人轉，在絕緣 層32上小心地沈積或形成保護的氧化層或氣化層。 該額外保護層的性質會有所選擇，以便幫助其有選擇性地移除，而不 _需傷害到在下方的絕緣層。舉例來說，此移除方式可使用有選擇性地钱刻 進行。 舉例來說’如果所形成的絕緣體是Si〇2，便可以沈積一氮化梦⑶掏 保護層，此保護層將在鍵結步驟之前進行移除。 如果該保護層在進行電漿活化期間還留著的話，則在選擇適當的電漿 功率時也必須考慮其厚度。 可以選擇較高的電漿功率，同時注意隧通距離；高電浆功率在某些 ,φ 情況下’會產生較高的能量結合。 接著會執行如上所述之電漿活化和鍵結步驟(詳見圖3C、3D)。 在執行電漿處理之前’會進行清潔預防措施，以確保能移除可能造成 缺點之粒子和金屬污染物，舉例來說，像是絕緣層上的電荷(QB0X)。如上 所述，為了清潔siCb表面，便會使用一種稱為「RCA」的溶液，此溶液包 含使用SC2溶液清潔的步驟(其係已知可移除這些污染的溶液）。 最終’如圖3E所示’沿著薄弱區22分離該背部21的步驟，其包含施加 熱應力或是機械原力於該薄弱區22上，舉例來說，使用回火程序或是以刀 19 1355693 鋒切開。 ^在上述兩個參照圖2和圖3的實施方式的變形中，特別是如果製作非常 薄的、邑緣層(5 nm)，則在該電裝處理後和鍵結之前，該絕緣層3卜將可能 更薄化。 必須要j、’u所移除的厚度不要超過電紅「強力健結」效應可能會消 失之臨界點。因此’應判自岐，若在賴所活狀⑽2層薄化超過$至 10埃(Angstroms)，貞恍效錢會開域失。若雜超獅埃，舰效應會 心全消失在Si〇2的例子中，可使用sa溶液來_和移除所選擇之氧化層 厚度’此㈣是基於SCI可岭此雜之赫和侧贱。 在上述兩個參照圖2和圖3的實施方式的另一個變形中，在形成絕緣層 3卜32之缸在冑.絲化步财，並且肖她何射物麵人之前，可進 行形成氣體回火形式處理，亦即所謂的「FGA」。 該「FGA」熱處理最好是在巾性氣體和氫氣的混合空氣_，以接近 450°C的溫度執行約30分鐘至數個小時。 亦可在中性氣體中以較高的溫度執行，舉例來說，在氬中以超過9〇〇〇c 的溫度對Si〇2進行處理。 該熱處理可針對底材！和2的其中之一或是另一個或是兩個一起進行 處理。 本發明之方法在兩介面扣和功間的足夠大距離上製作鍵結介面5方 面具有優勢，因此能保持低的介面:陷阱密度值(DIT)。 根據本發明’在欲鍵結之該每一底材卜2上形成絕緣層3卜32亦是很 20 1355693 重要的’否則該鍵結介面將會存在於該絕緣層和未受絕緣層覆蓋的底材 間’而這會使得DIT值過高且會因此而僅具有中等的電性’其對所設想的應 用方式是不足的。 接下來將描述一些特定的實施例。 .^MLL準備SOI形式底；，其具有厚度為25nm之氧化層 對直徑為200nm的矽底材進行熱氧化處理，以便在其上形成厚度為1〇 nm的矽氧化物絕緣層(Si〇2)。 # 依據類似的方法，在相同大小的矽源底材上形成一厚度為15 nm的矽 氧化物層。 接著，對該兩底材進行「FGA」形式回火熱處理，以便達到兩個氧化 層的電性。 接著，對該矽源底材進行氫離子植入步驟，其係穿過覆蓋於其上之矽 氧化物層執行。植入步驟是使用35 keV的植入能量，以5 5 χ 1〇16 的 劑量進行。 • 接下來，以SCI溶液並接著使用SC2溶液對該紐之上表面進行清潔。 該源底材之石夕氧化物層因此便準備完成，接著並以〇·8 w/cmM功率密 度、在50 mTorr (6.66 Pa)的氧氣壓下、以75 _ (標準立方公分)的流率、 在20°C的溫度下’對該底材進行3〇秒的氧電漿活化處理。 錄活化會使該氧化物層之性質改變，使其厚度超過5.^。因此會 觀察到’厚卿5nm的氧化層，實質上大於該電裝處理的厚度加上該随通 距離d。因此便滿足上述的數學關係式。 21 1355693. 接著會以化學藥·洗及/祕_方式清觀__絲面，而後 以化學鍵結的方式鍵結。 取後，以範圍為35〇°C至_°C的溫度進行數小時的熱處理，以便將該 活化層與該源底材之背部分開和分離。 在分離之後’便完成該S0I底材的表面(亦即：穩定化、薄化、以及抛 光步驟）。
介面311和321的DIT值在賴活化處理之前分別為數個，^細·2。 最後所獲得的複合底材之介面311和321也分別具有相同大小的mT 值。' 使用150 seem (標準立方公分)的解亦可使直徑為3〇〇腿的石夕底材 得到相同的結果。 實施例2 :準備SOI形式底材，其具有厚廑為llmT^ 胥 使用實施例1的製程，分別在該支標底材上形成厚度為3㈣的氧化 層’以Α在該源底材上形成厚度為1〇励的氧化層。接著在含2%氫之氣氣體 中’以450°C處理1小時，以改良其dit值。 . 包含最厚氧化層之源底材’係以2 w/cm2的功率進行電漿活化，此將 導致該氧化層之厚度超過7 nm。 此電漿處理過的絕緣層會在SCI溶液中，以足以蝕刻其超過2 nm厚度 的濃度、溫度和時間處理。 最後所獲得的底材便是一種S0I形式的結構，其包含一厚度為U nm的 埋藏絕緣層且具有良好的電性，尤其是DIT值為數個1〇1%¥*1.(；11^ 22 1355693. 實施例3 :準備GeOI形式底材，其具有戽唐為20nm之得 在直徑為200 mm之主體鍺的源底材上，形成一個5 mn的Hf〇2層。在 另一個變形中，該源底材可藉由磊晶而在所形成的鍺層上包含一2〇〇111111厚 的梦晶圓。 在石夕(Si)支撐底材上形成一個1〗nm厚的;ε夕氧化物層(si〇2)。 接著會以0.4 W/cm2的功率密度、在50mTorr(6.66Pa)的氧氣壓下、以 75 seem(標準立方公分)的流率、在2〇。(：的溫度下，對該支撐底材之梦氧化 物層進行30秒的氧電漿活化處理。 在’藉由使用SmartCut™方法分離下將該鍺源底材之上部移除，接著 並執行键結處理。之後便會獲得一個在具有鍺之介面上擁有數個 10 .eV .cm2的DIT值’以及在具有石夕之介面上具有數個⑴i〇ey>i cm·2的 GeOI底材—。 應予注意的是，所獲得的DIT值會高於先前的實施例，因為目前準備 鍺的表面和選擇適當的絕緣層材料上無法完全掌握。可能在未來，表面處 理和選擇材料作為絕緣層之方面會有更明智的選擇，且其形成的條件可能 會產生低的DIT值。本發明在此所提者亦可適應技術的改變。 實施例4 :準備葙会底讨 除了該支撐底材並非主體矽底材而為一混合8〇1形式底材外，其餘皆 使用實施例3的製程。該混合观形式底材係由一石夕支撐底材、一 15〇腿厚 的埋藏Si〇2層、以及一 loonm的矽(Si)淺層所形成。 23 1355693 該混合支撐底材之淺層會經由氧化超過1〇唧，而形成一具有2〇啦厚 度的矽氧化層。 接著，便執行如先前實施例所述之電漿活化、鍵結、並移除該源底材 之月。卩。最後，便形成具有如下結構之複合底材，依序為： •該支撐底材； •一 150nm厚的矽氧化物絕緣層； •一 90 nm厚的碎層； 〆 * •一 20 nm厚的氧化層； •一5nm厚的 Hf02 層； •一最終Ge層。 執行實施例1的步驟-次，接著在第二次，使用第-次於實施W之方 法在最後所得之SOI底材作為支撐底材。 因此所獲得之複合底材，其結構依序為： •該支撐底材； ' i -25nm厚的矽氧化物絕緣層； •一 50 nm厚的石夕層； •一25 nm厚的氧化物層； •一 50 nm厚的最終矽層。 根據本發明之實施例4和5所獲得之複合底材，在每一該介面上甚至更 深處都具妓㈣電效能，其餘以祕FGA形式触的方錢成。 24 1355693 【圖式簡單說明】 •圖1A至1E是根據習知技術用以製作s〇I形式底材的不同步驟圖； •圖2A至2E是根據本發明之製作方法的不同步驟圖； •圖3A至3E是圖2A至2E之製作方法的一種變化；
圖4所不為兩個不同直控的底材，經由電漿活化處理修改後之絕緣 層厚度eap，其係為用以產生該電漿之功率密度邱之函數；以及 •圖5為圖2£和3E的放大圖，其顯示該些「隨通」距離。 【主要元件#號說明】
1 支揮底材 2 源底材. 3 薄絕緣層 4 複合底材 5 鍵結介面 20 活化層 21 背部 22 薄弱區 31 絕緣層 32 絕緣層 310 自由表面 311 介面 320 自由表面 321 介面 25

Claims (1)

1355693 十、申請專利範圍 1如年7月必曰修咖正本 1. -種製作-複合底材(4)之方法，該底材其形式包含稱為「最終層」 之至少-薄絕緣層(3) ’其置於稱為「支撐底材」之—第—半導體底材⑴， 以及稱為「活化層」之-層半導體材料⑽之間，其特徵為其步驟包含： -在該支樓底材(1)上形成或沈積稱為「第一層」之一絕緣層⑼， 以及在稱為「源底材」之-第二底材(2)上形成或沈積稱為「第二 1之 一絕緣層(32); -電锻活化該第-(31)和第二(32)絕緣層之至少其中之一； -藉分子鍵結將該支縣材(1)和贿底材⑺鍵結在—起使得該第 -和第二絕緣層⑶，32)沿著-鍵結介面⑶而接觸.，且一起而形成該最终 絕緣層(3);以及 -移除_材(2)之稱為「背部」之—部份(21)，以便僅只保留構成 該活化層(20)之材料的厚度； 電聚活化能量之值及第—和第二絕緣層(31，32)之個別厚度^，Μ 被選定可使被活化的絕緣層(31，32)僅在其延伸自其自由表面⑽，32〇)之 上部才被活化’且該最終絕緣層(3)的厚度⑽奈郎Gnm)歧少；且滿 足下列關係： ei 2 empi + 山且 e2 2 emp2 + 也 其中empl和emp2分別對應於第一絕緣層⑼和第二絕緣層(取厚度，其本 質在電毁活化處理之紐修改，而di；^d2齡·應於第-和第二絕緣 '層之「隧通」距離。 ，2.如申請專利範圍第1項之方法，其特徵為第一和第二絕緣層(31，32) 分別在，與其所沈積或形成於其上之層之間之介面即，321)處具有ι〇η eV .cm或更低’最好為數個1〇i〇eV.l cm_2的介面陷啡密度仰丁)值其 26 1355693 、 中形成後者介面所沈積或形成於其上之層係由矽所形成且絕緣層係由二 氧化矽(Si02)所形成。 3.如申請專利範圍第1項之方法，其特徵為第一絕緣層(31)及/或第 二絕緣層(32)係為一高介電常數的介電材料。 4·如申請專利範圍第3項之方法，其特徵為該高介電常叙介電材料 是由二氧化給(ΗίΌ2)、氧化纪(γ2〇3) '鋰和鈦之三氧化物(SrTi〇3)、氧化 鋁(Al2〇3)、二氧化鍅(Zr02)、五氧化二鈕(Ta205)、二氧化鈦(Ti02)、其氮 化物與其金屬石夕化物所組成之群組十所選出。 5.如申請專利範圍第1項之方法，其特徵為第一(31)及/或第二(32) 氧化物層係藉由分別對支撐底材(1)及/或源底材(2)進行熱氧化處理所獲 得。 6.如申請專利範圍第旧之方法，其特徵為電聚活化包含在5〇s_ 至200 SCCm範圍之流率下，腔内麼力為5〇 mTorr，對200 mm底材者的電 毁功率約為25〇w，對·麵底材者的電漿功率約為5⑽W，施加時間為 5秒至60秒範圍而對第一及/或第二絕緣層(3丨，32)施加氧電漿。 7.如申請專利範圍第丨項之方法’其特徵為其更包含在—中性氣體 和氫氣的齡氣體中，在接近·。C的溫度下，持續至少科時而在覆蓋 有其絕緣層(31，32)之二底材(1，2)之至少其中之—之上進行—回火步驟， 且此步驟是在電漿活化之前進行。 / 其特徵為源底材(2)之背部(2丨)係 8·如申請專利範圍第1項之方法， 以研磨及/或拋光方式移除。， 27 1355693.
部开^如”相第1項之綠，其賴為其包含在源娜)之内 ^ /區(22) ’其係在賴活化之前進行，且可藉由沿著該薄弱區 (22)之分離而移除源底材⑺之背部⑵）。 10.如申請專利範圍第9項之方法，其特徵為其包含在形成第二絕緣 層(32)之後進行將原子物種植入至源底材(2)内以在其中定義其該薄弱區 (22)之步驟。 11. 如巾請專利細第7項之方法’其特徵為其在中性氣體及氫氣中 所執行之回火步驟係在原子物種植入步驟之前進行。 12. 如申請專利範圍第1項之方法，其特徵為其包含在電漿活化後且 鍵結前之將第一和第；絕緣層(31, 32)之至少其中之—薄化之步驟β· 13.如申請專利範圍第1項之方法’其特徵為該最終絕緣層(3)之厚度 為20奈米(20 nm)或更小。 14. 一種複合底材(4)，其特徵為其包含間置於稱為「支揮底材」之 —第一半導體底材⑴以及稱為「活化層」之一層半導體材料(20)之間的至 少一絕緣層(31，32)，該絕緣層(31，32)形成稱爲「最終層」之一絕緣層(3)， 具有50奈米(50nm)或更小的厚度’且在其與該支If底材(1)之介面(311)和 與該活化層(20)之介面(321)處具有ΙΟ^ν'αη·2或更低的介面陷啡密度 (DIT)值。 15.如申請專利範圍第14項之複合底材’其特徵為該絕緣層(3,31,32) 係由氧化物所形成。 28 16.如申請專利範圍第14或15項之複合底材，其特徵為該絕緣層(3, 31，32)係由高介電常數之介電材料所形成。 17·如申請專利範圍第14項或第15項之複合底材，其特徵為該活化 層(20)是以由矽(Si)'鍺(Ge)、'碳化矽(SiC)'氮化鍺(GaN)、以及矽鍺(SiGe) 所組成之群組中所選出的材料所製成。 18.如申請專利範圍第14項或第15項之複合底材，其特徵為該最終 絕緣層(3)之總厚度為20奈米(20 nm)或更小。 I9·如申請專利範圍第Μ項或第b項之複合底材，其特後為該最終 絕緣層(3)之介面陷阱密度(DIT)值為數個1〇%ν·1χηι_2或更低。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2128891B1 (en) * 2007-02-28 2015-09-02 Shin-Etsu Chemical Co., Ltd. Process for producing laminated substrate
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
TWI437696B (zh) 2007-09-21 2014-05-11 Semiconductor Energy Lab 半導體裝置及其製造方法
FR2922360A1 (fr) 2007-10-12 2009-04-17 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi- conducteur sur isolant a plan de masse integre.
JP2011504655A (ja) * 2007-11-23 2011-02-10 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 精密な酸化物の溶解
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5412445B2 (ja) * 2008-02-20 2014-02-12 ソイテック 酸化物溶解後の酸化
KR101629193B1 (ko) * 2008-06-26 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
FR2938118B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2938119B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
US8581228B2 (en) * 2009-01-22 2013-11-12 Bae Systems Information And Electronic Systems Integration Inc. Corner cube enhanced photocathode
US8492292B2 (en) * 2009-06-29 2013-07-23 Applied Materials, Inc. Methods of forming oxide layers on substrates
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
DE102010027411A1 (de) * 2010-07-15 2012-01-19 Osram Opto Semiconductors Gmbh Halbleiterbauelement, Substrat und Verfahren zur Herstellung einer Halbleiterschichtenfolge
JP2012033689A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
FR2964111B1 (fr) 2010-08-31 2013-01-25 Commissariat Energie Atomique Procede de collage direct entre deux plaques, comprenant une etape de formation d'une couche de protection temporaire a base d'azote
JP2012116741A (ja) * 2010-11-12 2012-06-21 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板
JPWO2012111616A1 (ja) * 2011-02-15 2014-07-07 住友電気工業株式会社 保護膜付複合基板、および半導体デバイスの製造方法
US8704306B2 (en) 2011-03-10 2014-04-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
US8786017B2 (en) 2011-03-10 2014-07-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
US8890209B2 (en) 2011-03-10 2014-11-18 Tsinghua University Strained GE-ON-insulator structure and method for forming the same
WO2012119417A1 (en) * 2011-03-10 2012-09-13 Tsinghua University Strained ge-on-insulator structure and method for forming the same
FR2980636B1 (fr) 2011-09-22 2016-01-08 St Microelectronics Rousset Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant
JP2015502655A (ja) * 2011-11-04 2015-01-22 ザ シラナ グループ プロプライエタリー リミテッドＴｈｅ Ｓｉｌａｎｎａ Ｇｒｏｕｐ Ｐｔｙ Ｌｔｄ シリコン・オン・インシュレータ物質およびそれを製造する方法
WO2013067572A1 (en) * 2011-11-07 2013-05-16 The Silanna Group Pty Ltd A semiconductor-on-insulator structure and process for producing same
CN103151339B (zh) * 2013-02-08 2016-01-20 日月光半导体制造股份有限公司 电容构造及其制作方法
WO2017163722A1 (ja) 2016-03-25 2017-09-28 日本碍子株式会社 接合方法
WO2017163729A1 (ja) * 2016-03-25 2017-09-28 日本碍子株式会社 接合体および弾性波素子
CN107958839B (zh) * 2016-10-18 2020-09-29 上海新昇半导体科技有限公司 晶圆键合方法及其键合装置
CN110945413B (zh) 2017-08-22 2024-06-21 洛克利光子有限公司 光学调制器以及制作光学调制器的方法
EP3936930B1 (en) 2020-07-08 2023-03-08 Imec VZW Monolithic iii-v-on-silicon opto-electronic phase modulator with a ridge waveguide

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4112172A (en) * 1976-03-23 1978-09-05 Gaf Corporation Dielectric imaging member
JPS6338248A (ja) * 1986-08-04 1988-02-18 Hitachi Ltd 半導体装置およびその製造方法
JPH09213916A (ja) * 1996-02-06 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ基板の製造方法
US6028012A (en) * 1996-12-04 2000-02-22 Yale University Process for forming a gate-quality insulating layer on a silicon carbide substrate
TW444266B (en) * 1998-07-23 2001-07-01 Canon Kk Semiconductor substrate and method of producing same
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20040175901A1 (en) * 1999-02-10 2004-09-09 Commissariat A L'energie Atomique Method for forming an optical silicon layer on a support and use of said method in the production of optical components
EP1087041B1 (en) 1999-03-16 2009-01-07 Shin-Etsu Handotai Co., Ltd Production method for silicon wafer and silicon wafer
TW468212B (en) * 1999-10-25 2001-12-11 Motorola Inc Method for fabricating a semiconductor structure including a metal oxide interface with silicon
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
WO2003103057A1 (en) * 2002-05-31 2003-12-11 Advanced Micro Devices, Inc. Diffusion barrier layer in semiconductor substrates to reduce copper contamination from the back side
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US20040187769A1 (en) * 2003-03-27 2004-09-30 Yoshirou Aoki Method of producing SOI wafer
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
KR100526887B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조방법
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
FR2867607B1 (fr) * 2004-03-10 2006-07-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication

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