KR100979930B1 - 반도체-온-절연체 이종접합 구조체의 제조방법 - Google Patents
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Abstract
본 발명은 "수용" 기판으로 언급되는 기판과 "도너" 기판으로 언급되는 기판(1)으로부터 유래된 "활성"층으로 언급되는 층 사이에 삽입된 적어도 하나의 절연층(3,6)을 포함하고, 이때 상기 절연층은 적어도 하나의 "트래핑층"으로 언급되는 층을 포함하고, 이는 가스상 종을 보유하여 이종접합 구조체의 다양한 계면에서 존재하고 상기 이종접합 구조체의 활성층의 표면 상에 디펙트 형성을 억제하고, 층접합 및 이동의 단계를 포함하는 SOI 이종접합 구조체의 제조방법에 관한 것이다. 본 발명은 접합에 앞서, 적어도 하나의 절연층(3,6)의 내부에 적어도 하나의 원자종에 의해 임플란트되어 형성되는 트래핑층(61)을 포함하고, 상기 원자종은 임플란트되는 원자종과 절연층(3,6)을 형성하는 원자종이 하나 이상 동일하거나, 임플란트되는 절연층을 형성하는 원자종 중 하나의 주기율표가 동일 칼럼(족)에 속하는 것을 특징으로 한다.
이종접합 구조체, 임플란트
Description
본 발명은 "SeOI"로 알려진 "반도체 온 절연체" 타입 기판의 제조방법에 관한 것이다.
상기 기판 또는 이종접합 구조체는 특히 광학, 전자공학 및 광학 분야에서 사용된다.
"SeOI" 타입 기판은 일반적으로 반도체 물질의 2개 층 사이에 삽입된 적어도 하나의 절연층을 포함한다.
상세한 설명 및 청구항을 통해, "절연체"의 용어는 높은 유전율을 가진 전기적으로 절연 물질을 의미한다.
SeOI 기판은 일예로, 하기 단계를 포함하는 방법을 이용하여 제조가 가능하다:
· "도너" 기판으로 언급되는 1차 기판 상에 절연층을 형성 또는 증착하여 이들 사이에 "연결" 계면이 존재하고;
· 상기 도너 기판 내에 "Smartcut™"으로 알려진 방법을 이용하여 원자종을 임플란트하여 그 내부에 취약 영역을 형성하고,
· "수용" 기판으로 언급되는 제2기판과 상기 절연층의 자유 표면을 분자 접합에 의해 접합하고; 및
· 취약 영역을 따라 상기 도너 기판의 후면 부분을 제거한다.
이에 따라 얻어지는 이종접합 구조체는 일련의 지지 기판, 절연층 및 상기 도너 기판에서 유래된 상부 활성층을 포함하여 얻어진다.
미세전자공학 분야에서, 반도체 물질의 활성층의 표면 품질은 매우 중요하다. 보다 자세하게, 상기 활성층의 거칠기도 및 표면 상의 디펙트의 부재는 최적화되어여 하는 파라미터로, 상기 이종접합 구조체로 제조되는 이후 구성품의 우수한 품질을 가진다.
그러나, 표면 디펙트의 다양한 형태는 하기 수용 기판 상의 활성층의 전이를 나타낸다. 이들은 특별히:
· 비 전이 영역(NTZ로 나타내는);
· 블리스터;
· 보이드;
· "COV"로 나타내는 결정 방향 보이드가 있다.
이러한 모든 디펙트는 낮은 전이성으로 인해 이종접합 구조체의 다양한 층 내 이웃한 디펙트가 존재하고, 결합 계면에서의 결합 특성을 가지고, 원자종 또는 열처리 등과 같은상기 이종접합 구조체의 제조에 사용되는 방법에 거의 없어야 한다.
결합 계면 또는 연결 계면에 존재하는 디펙트는 상기 방법 내 다양한 단계 동안 가스가 트래핑되는 위치에 존재하고, 팽창하거나 COV 타입 블리스터 또는 보이트를 형성한다.
이에, 일예로 이종접합 구조체의 경우에 있어, 실리콘 기판 지지체는 열적 산화층, LPCVD 증착에 의해 얻어진 TEOS 산화물층, 최종적으로 게르마늄층으로 도포되어, 가스상 원소는 여러 소스로부터 유도된다. 상기 "LPCVD TEOS"의 표현은 테트라에틸오르소실리케이트(TEOS) 타입 전구체로부터 저압 화학적 기상 증착법에 의해 얻어진 실리콘 옥사이드(SiO2)를 의미한다.
상기 가스상 원소는:
· 취약 영역을 형성하기 위한 원자종 주입단계 동안 공급된 수소 또는 헬륨, 상기 가스상 원소는 사용되는 임플란트종의 종류와 조건(도즈량 및 에너지)에 따르며;
· 열적 산화 및 TROS 산화물 사이 결합 계면에 존재하는 물 분자(H2O)의 탈착;
· 고밀도화가 충분치 않는 경우 카본-함유 화합물의 확산에 따른 TEOS 산화물에 기인한다.
나아가. 상기 사용층이 얇으면 얇을수록 디펙트의 수가 증가함에 주지되어 있다. 상기 활성층이 두꺼운 경우, 블리스터 또는 보이드 타입의 디펙트가 일반적으로 활성층의 두께 내에 존재하고 표면 상에는 거의 없다.
디펙트에 대한 이러한 문제의 상세한 설명은 도 3을 참조하여 설명한다.
상기 도면은 나노미터로 제시되는 깊이의 함수로서 복합 기판 내 H+ ions/cm2의 농도의 그래프로, 이러한 결과는 2차 이온 매스 분광기(SIMS)에 의해 얻어진다.
보다 자세하게, 상기 복합 기판은 열 산화가 진행된 지지 기판(Si)과 SiO2 층이 증착된 Ge 도너 기판 사이의 결합의 결과이다. 이에 상기 결합 계면은 두 개의 산화물 사이에 존재하고, 하나는 지지 기판, 다른 하나는 도너 기판에 속한다. 도 3을 참조하면, 상기 두 개의 SiO2층 사이의 결합 계면은 -200 nm에서 위치한다. 상기 지지 기판은 도 3에 나타내지는 않았다; 상기 SiO2 층과의 연결 계면이 나타나고, 이러한 계면은 -400 nm에 위치한다.
실선 커브 a는 두 개의 기판의 결합 전에, 게르마늄층 내에 취약 영역을 형성하기 위한 Smartcut™ 원자종 임플란트 이전에, SiO2로 도포된 게르마늄 도너 기판 내에서 얻어진 결과이다. 상기 H+ 이온은 1차 SiO2 층과 게르마늄층 사이의 결합 계면에서 우선적으로 발견된다.
두꺼운 커브 c는 동일 기판에 임플란트가 수행되어 취약 영역이 형성되고, SiO2 2차 층과 결합하기 전에 얻어진 결과이다. -200 nm에서의 수직선은 결과를 보 여준다. -200 nm 근처의 수치는 임플란트와 관련한 것으로, SiO2 2차 층의 결합 전에 얻어진다. 게르마늄의 특정한 경우, 최대 임플란트 수준에서 발생하는 것이 아니라 그 이후 (약 550 nm)에서 나타낵, 이는 커브 b의 형태로 설명된다.
점선 커브 b는 두개의 SiO2 층의 결합이후, 그리고 활성 게르마늄층의 제거 및 전이 이후 얻어지는 결과를 보여준다. 상기 수소종의 분포는 SiO2/Ge 및 SiO2/지지기판 연결 계면에서의 축적을 보여준다. SiO2 층의 매우 작은 피크가 -200 nm에서 나타나고: 이는 상기 2개의 SiO2층의 결합 계면과 관계가 있다.
절연층(SiO2) 내 가스의 함량의 연속적인 증가는 활성 게르마늄층의 탈착 및 전이 단계 이후에 보여진다. 이러한 증가는 전이 이후 전이된 게르마늄층은 윗면에서 가시화된 디펙트에 기인한다.
미국특허 제2002/0190269호는 실리콘 상에 게르마늄층을 포함하는 이종접합 구조체의 제조방법을 개시하고 있으며, 상기 방법은 결합 계면에서의 버블 형성을 감소시키고자 하는 방법이다. 더욱 상세하게, 상기 이종접합 구조체는 게르마늄 도너 기판에 수소를 임플란트하여 그 내부에 취약 영역을 형성하고, 이어 실리콘 수용 기판과 접합하고, 마지막으로, 게르마늄 기판의 후면부를 제거하기 위해 열처리하여 제조된다.
바람직한 임플란트 공정에서, 상기 저자는 접합에 앞서 게르마늄 기판 상에 무정형 실리콘의 "안티-버블"층이라 하는 층을 배열하여 친수성 계면 결합을 이루 고, 이로 인해 게르마늄 기판과 실리콘 기판과의 접합시 수소 버블 형성을 감소함을 제안하고 있다.
다른 변형에 따르면, 게르마늄의 이송 층의 거칠기도가 에피택셜 성장에 의해 형성된 게르마늄의 완충층 상에 증착에 의해 향상됨이 제안된다.
이러한 두 가지 해법은 두 개의 기판 사이의 결합 계면의 품질을 향상시킬 목적이나, 추가층의 추가가 필요하여 방법이 복잡해진다.
또한 미국특허 제6,696,352호에 따르면, 박막 단일 결정층과 희생층을 포함하는 다층화된 기판의 제조방법을 제안하였다. 이러한 방법에서, 기판의 일부를 수용기판으로 이송하기 위해 원료 기판 내 취약 영역을 형성하는 것이 제안되었다.
이를 수행하기 위해, 트래핑되는 H+ 이온을 위한 층이 상기 도너 기판 내부에 원자 종 임플란트에 의해 형성된다. 이는 이어 열에 의해 H+ 이온을 방출할 수 있는 접착제를 이용하여 수용 기판과 결합된다. 상기 기판의 열처리 이후, 상기 접착층 내 함유된 H+ 이온이 트래핑층으로 이동하고, 이는 경화를 통해 취약 영역을 형성한다.
그러나, 상기 문헌은 SeOI 기판의 형성에 적용할 수 없고, 절연층, SeOI 기판의 다양한 계면에 존재하는 다양한 가스종을 보유하는 트래핑층의 실현을 제안하고 있지 않는다.
마지막으로, 미국특허 2004-0171196호에 따르면, SOI 타입 기판의 제조방법이 제안되었으며, 상기 방법과 유사하게 취약 영역을 후에 형성하기 위해, 도너 기 판 내 이온 트래핑층의 형성을 제안하고 있다.
본 발명에 따르면, 상기 트래핑은 그 위치 및 이용에 있어 이러한 트래핑층과 구별된다. 실제로, 층 전이 동안 사용된 취약 영역이 될 수 없다.
본 발명은 이송된 활성층의 표면 상에 디펙트, 더욱 상세하게는 다양한 접합 및/또는 연결 계면에서 가스상 원자의 응집에 따른 디펙트의 형성을 피하는 것을 목적으로 한다.
또한 본 발명은 종래 방법에서와 같은 절연층과 활성층 사이에 증착 또는 삽입된 중간층(비정질층 또는 완충층)의 증착을 피하는 것을 목적으로 한다. 이러한 층은 최종 구조체의 전기적 성질을 변형시키는 경향이 있다.
따라서, 본 발명은 "수용(receiver)" 기판으로 언급되는 기판과 "도너(donor)" 기판으로 언급되는 기판으로부터 유래된 "활성(active)"층으로 언급되는 층 사이에 삽입된 적어도 하나의 절연층을 포함하고, 이때 상기 절연층은 적어도 하나의 "트래핑층(trapping layer)"으로 언급되는 층을 포함하고, 이는 가스상 종을 보유하여 이종접합 구조체의 다양한 계면에서 존재하고 상기 이종접합 구조체의 활성층의 표면 상에 디펙트 형성을 억제하고, 상기 방법은 하기 단계를 포함하며:
· 도너 및 수용 기판, 즉 반도체 재료로 형성된 두 개 기판의 적어도 하나 상에 적어도 하나의 절연층을 증착하고;
· 상기 도너 기판 및 수용 기판은 분자 결합에 의해 접합되어 절연층 또는 층들이 이들 사이에 삽입되어, 접합 계면이 두 개의 기판 중 하나와 절연층들 중 하나 또는 두 개의 절연층 사이에 존재하고;
· "잔여(reminder)"라 언급되는 도너 기판의 부분이 상기 활성층 상에 단독 존재하여 상기 이종접합 구조체를 얻고;
상기 방법은 접합 이전에 적어도 하나의 절연층 내부에 적어도 하나의 원자종에 의해 임플란트되어 트래핑층을 형성하고, 상기 원자종은 임플란트되는 원자종과 절연층을 형성하는 원자종이 하나 이상 동일하거나, 임플란트되는 절연층을 형성하는 원자종 중 하나의 주기율표가 동일 칼럼(족)에 속하는 것인
"반도체 온 절연체" 타입 이종접합 구조체의 제조방법에 관한 것이다.
이러한 방법은 접합에 앞서, 적어도 하나의 절연층의 내부에 적어도 하나의 원자종에 의해 임플란트되어 형성되는 트래핑층을 포함하고, 상기 원자종은 임플란트되는 원자종과 절연층을 형성하는 원자종이 하나 이상 동일하거나, 임플란트되는 절연층을 형성하는 원자종 중 하나의 주기율표가 동일 칼럼(족)에 속한다.
본 발명의 다른 비제한적인 특성의 잇점은 하기 내용을 단독 또는 조합하여 포함한다:
· 트래핑층 형성 이후, 상기 트래핑층을 포함하는 절연층의 어닐링 단계는 적어도 350℃에서 최소 30분간 수행하고;
· 상기 트래핑층은 접합 계면에 밀접하게 형성하고, 바람직하기로 접합 계면으로부터 2 내지 10 nm의 범위의 거리이거나, 상기 절연층과 두 기판 중 하나 사이의 연결 계면과 밀접하고;
· 상기 트래핑층은 2차원 나노 기공 또는 나노 파티클에 의해 구성되고;
· 상기 절연층은 산화물이고, 일예로 실리콘 디옥사이드(SiO2)이며, 이에 임플란트된 종은 실리콘, 게르마늄 및 산소 원자 중에서 선택되고;
· 상기 절연층은 질화물이고, 일예로 실리콘 나이트라이드(Si3N4)이고, 이에 임플란트된 종은 실리콘, 게르마늄 및 산소 원자 중에서 선택되고;
· 상기 후면부는 화학-기계 연마에 의해 제거되며.
· 접합에 앞서, 취약 영역은 원료 기판으로 형성되고, 상기 취약 영역은 리프트되는 상기 기판의 잔여층으로부터 활성층을 한정되고; 상기 취약 영역은 원자종 임플란트에 의해 형성된다.
본 발명은 또한 반도체 물질로부터 형성된 "수용" 기판과 반도체 물질로부터 형성된 "활성"층으로 언급되는 층 사이에 삽입된 적어도 하나의 절연층을 포함하는 "반도체 온 절연체" 타입 이종접합 구조체에 관한 것이다.
본 발명에 따르면, 상기 적어도 하나의 절연층은 나노 기공 또는 나노 파티클의 2차원층으로 이루어진 트래핑층을 포함하고, 이러한 트래핑층은 가스 종을 보유하여 이종접합 구조체의 다양한 계면에 존재하고, 상기 이종접합 구조체의 활성층 계면상의 디펙트 형성을 억제한다.
본 발명의 다른 특성은 비제한적인 방법에 의해 첨부되는 도면을 인용하여 하기 설명으로부터 더욱 명백해지며, 가능한 실행을 보여준다.
도면에서,
도 1A 내지 도 1E는 본 발명의 제1구현예에 따른 제조방법에 의해 다양한 일련의 단계를 보여주는 다이아그램이다.
도 2A 내지 도 2F는 본 발명의 제2구현예에 따른 제조방법에 의해 다양한 일련의 단계를 보여주는 다이아그램이다.
도 3은 열 산화가 진행된 지지 기판(Si)과 SiO2층이 증착된 Ge 도너 기판 사이의 접합에 의한 복합 기판 내에서, 나노미터로 제시되는 깊이의 함수로서 H+ ions/cm2의 농도의 그래프이다. 이러한 결과는 2차 이온 매스 분광기(SIMS)에 의해 얻어진다.
도 4는 SeOI 접합에 앞서 SiO2층 내 형성된 트래핑층을 포함하는 산화된 지지 기판부를 포함하는 단면 사진으로, 상기 사진은 투과전자현미경(TEM)으로 얻어진다.
본 발명의 제1구현예는 도 1A 내지 1E를 참조하여 하기와 같이 설명된다.
도 1A 및 1B에서 보여지는 바와 같이, 기판 1이 사용된다. 이러한 기판은 "도너" 기판으로 정의되고, 후속의 복합 기판 또는 방법의 마지막 단계에서 얻어지는 이종접합 구조체 내에 활성층을 형성한다.
상기 도너 기판 1 은 단일층 또는 다층일 수 있고, 일예로 도 1B에서와 같이 2층일 수 있다. 이러한 경우, 제2층 12으로 둘러싸여진 제1층 11을 포함한다. 상기 제2층은 일예로, 에피턱시에 의해 제1층 상에 증착된다.
나아가, 지지 기판 또는 수용 기판 2이 사용되고, 도 1B에 나타낸 바와 같이, 절연층 3 상에 또는 그 내부에 증착 또는 형성되며, 하기에 보다 자세히 설명한다.
인용 부호 20을 가진 연결 계면은 절연층 3과 수용 기판 2 사이에 위치한다.
도 1C를 참조하면, 원자 종이 상기 도너 기판 1, 일예로 제2층 12 내 임플란트되어 그 내부에 취약 영역 13을 형성한다. 상기 영역 13은 기판의 잔여층 15로부터 활성층 14의 상한선을 한정한다.
도 1C에서는 두 기판을 가진 기판의 실시예로, 잔여층 15는 제2층 12 및 제1층 11을 부분적으로 포함한다.
나아가, 본 발명에 따라서, 원자종은 절연층 3 내 임플란트되어 그 내부에 트래핑층 31을 형성한다.
도 1D에 보는 바와 같이, 도너 1 및 수용 2 두 기판 간 접합은 활성층 14과 절연층 3이 밀접히 접하는 연결에 의한 분자 결합에 의해 수행된다. 상기 접합 계면은 도면부호 4로 표시된다.
도 1E를 참조하면, 후면부 15는 이어 제거된다.
취약 영역 13이 존재하는 바람직한 예에 따르면, 상기 제거는 후면부 또는 기판의 잔여층 15를 제거하는 것에 관여한다. 이러한 제거는 취약 영역 13에 대해 기계적, 화학적 또는 전기적 스트레스를 인가함에 의해 수행된다.
도면부호 5의 이종접합 구조체가 얻어진다.
도 2A 내지 2F는 상기 언급된 방법의 변형이다.
동일한 요소는 동일한 도면 부호를 갖는다.
이러한 변형은 상기 방법이 상기 기판 내부에 취약 영역 13을 형성하기 위한 원자종 임플란트 단계 이전에 절연층 6이 원료 기판 1 상에 증착 또는 형성되는 반면에, 도면 부호 61의 트래핑층이 절연층 6 내 원자종 임플란트에 의해 형성되고, 이러한 최종 기판은 원료 기판에 의해 지지되는 것과 구분된다.
도 2C 및 2D에 나타낸 바와 같이, 취약 영역 13을 성공적으로 형성하고, 이어 트래핑층 61을 형성하는 것이 바람직하다.
그러나, 바람직하기로, 상기 트래핑층 61의 형성을 위한 임플란트는 취약 영역 13의 형성을 위한 임플란트 전에 우선적으로 수행하고, 취약 영역 13을 형성하는 임플란트 중에 존재하는 무거운 이종 원소들은 트래핑층 61 내 포함되고, 반면에 H+ 이온과 같은 가벼운 원소는 보유 없이 절연층 6으로 이송되어 취약 영역 13을 형성한다.
상기 절연층 6 및 원료 기판 1 사이에 연결 계면 60이 존재한다.
도 2D에 나타낸 임플란트 공정에서, 상기 절연층 3은 동일한 처리를 수행하지 않는다. 그러나, 그 내부에 트래핑층 31의 형성이 가능하다. 이 경우 최종 얻어지는 복합 기판은 이들 두 개를 포함하게 된다.
또한 도너 기판 1상의 절연층 6이 존재하기 때문에, 수용 기판 2 상에 절연층이 형성되지 않는다.
마지막으로, 도 2E에 보이는 바와 같이, 두 개의 기판 1, 2는 분자 접합에 의해 접합되며 접합 계면 7이 이들 사이에 존재한다.
원료 기판 1로부터 잔류층 15의 탈착 이후 도 2F에서 나타내는 이종접합 구조체 8가 얻어진다.
상기 이종접합 구조체 8은 반도체 물질 14 및 2의 각각의 두 층 사이에 삽입된 두 개의 절연층 3,6을 포함한다.
이러한 두 개의 구현예를 참조하면, 잔여층 15는 원료 기판 1로부터 원자종 임플란트에 의한 취약 영역 형성 이후 제거된다.
그러나, 상기 임플란트 단계는 또한 CMP로 알려진 잔여층 15는 화학-기계적 연마 단계가 불필요하다.
상기 원료 및 수용 기판들과 절연층을 구성하는 재료의 특성 및 특징은 하기에 보다 상세히 설명한다.
도너 1 및 수용 2 기판들은 적어도 반도체 재료, 바람직하기로 전자분야에 사용되는 통상적인 재료로 부분 구성된다. 일예로, 이들은 실리콘(Si), 게르마늄(Ge), 갈륨 나이트라이드(GaN), 갈륨 아세나이드(AsGa), 또는 실리콘 게르마늄(SiGe)가 가능하다.
상기 절연층 3,5들은 바람직하기로 실리콘 옥사이드(SiO2)와 같은 산화물로부터 선택된다. 실리콘 나이트라이드(Si3N4)와 같은 질화물 또는 게르마늄 옥시나이트라이드(GexOyN2)와 같은 옥시나이트라이드 또한 가능하다.
또한 하프늄 디옥사이드(HfO2), 알루미나(Al2O3), 지르코늄 옥사이드(ZrO2), 탄탈륨 펜톡사이드(Ta2O5), 티타늄 디옥사이드(TiO2) 이들의 질화물 및 이들의 실리사이드와 같은 높은 유전율을 가진 유전 물질("high K" 물질) 또한 가능하다.
절연층 3 또는 6이 산화물로 구성되는 경우, 이들은 원료 기판 1 또는 그 위에 형성된 지지 기판 2의 열산화에 의해 얻어진다.
상기 절연층 3 또는 6은 또한 증착, 일예로 화학 기상 증착에 의해 얻어질 수 있다.
일예로, 실리콘 디옥사이드(SiO2)는 저압 화학 기상 증착(LPCVD) 또는 원자층 증착(ALD)이 가능하다.
SiO2층을 증착하는 경우, 또한 테트라에틸오르소실리케이트(TEOD) 타입의 전구체로부터 LPCVD 증착이 수행될 수 있다.
원료 기판 내 취약 영역의 형성을 위한 원자 종 임플란트는 일예로, "Smartcut™"으로 알려진 방법에 의해 수행이 가능하다.
상기 방법의 보다 상세한 설명은 "Silicon on Insulator Technology"; Materials to VLSI, 2nd edition, by J P Collinge, Kluwer Academic Publishers, pp 50-51"의 문헌에 언급되어 있다.
"원자종 임플란트"의 용어는 일반적으로 처리 표면으로부터 예측된 깊이로 최대 농도의 원자종으로 원자 또는 이온종을 임플란트되는 도너 기판에 주입하는 처리 방법을 의미한다.
상기 절연층 3,6 내부에 트래핑층 31 또는 61을 각각 형성하 원자종 임플란트는 하기에 자세히 설명한다.
상기 층 31,61은 확산 가스종을 포접하고 있다.
본 단계는 적어도 하나의 원자 또는 원자종으로 절연층 내부를 과포화시키거나 "등전점(isoelectric)" 원자종을 도입할 수 있다. 상기 "등전점 원자종"의 용어는 절연체를 구성하는 원자종의 적어도 하나와 주기율표 상에서 동일한 족에 속하는 원소를 의미한다. 그러나 상기 족 내에서의 원자종의 선택은 절연체를 구성하는 원자종에 대한 화학적 반응성에 의존한다.
순수하게, 설명하기 위한 예로, 실리콘 옥사이드(SiO2) 층 내에는 산소, 실리콘 및/또는 게르마늄(게르마늄은 실리콘과 같이 주기율표 내에서 4a 족에 속한다)이 가능하다. 실리콘 나이트라이드(Si3N4)층에는 질소, 실리콘 및/또는 게르마늄이 주입될 수 있다.
얻어지는 트래핑층은 임플란트 원소의 특성에 따라 두 가지 타입의 트랩으로 구성되며, 즉:
· 산소 또는 질소와 같은 원소를 주입하는 경우 나노 기공(보이드);
· 실리콘 또는 게르마늄을 주입하는 경우 나노 파티클이 형성된다.
조절가능한 임플란트 파라미터는 트래핑층이 형성되어 깊이의 변형을 가능케하는 임플란트 에너지, 원자의 응집 크기를 변화시켜 형성되는 나노 파티클 또는 나노 기공의 밀도를 변화시키는 도즈량이 있다.
일예로, SiO2 상에 실리콘의 임플란트는 0.65 keV 내지 3 keV의 임플란트 에너지로 5X1015 내지 2X1016 Si+/cm2의 도즈량으로 주입하고, 트래핑층은 SiO2의 자유 표면으로부터 -4 nm 내지 -6 nm의 깊이에서 얻어지고, 상기 트래핑층은 2 nm 내지 3 nm의 두께와 1X1015 /cm2 이상의 나노 파티클 표면 밀도를 갖는다.
상기 트래핑층은 그러나 절연층 내에서 임의의 두께로 형성된다.
하나의 변형예에 따르면, 가스 축적의 원료인 접합 계면에 밀접하게 형성이 가능하다. 이어 이는 화학적 펌프로 작용한다. 이 경우 또한 더욱 효과적이다.
또한 상기 트래핑층은 절연층과 기판 사이의 연결 계면에 밀접하게 형성이 가능하다. 이는 특별히 상기 연결 계면이 가스상의 원자종의 축적을 위한 거대 영역이 될 수 있는 증착된 산화물의 경우 바람직하다. 이어 상기 포접 영역은 연결 계연에서 축적되어 가스의 농도를 감소시키는데 도움을 준다.
두개의 절연층 3,6의 경우, 도 2에 나타낸 바와 같이, 두 개의 절연층 각각에 트래핑층의 생성이 바람직하다. 바람직하기로, 상기 트래핑층은 다양한 깊이로 형성되고 이어 일부는 연결 계면에 밀접하게 형성되고, 일부는 접합 계면에 밀접하게 형성된다.
마지막으로, 일단 이종접합 구조체 5 또는 8이 형성되면, 열적 어닐링을 수행하는 것이 바람직하다. 이는 결합을 강화시키고 트래핑층을 변화시킨다. 그러나, 상기 어닐링 방법은 하기 설명되는 바와 같이 최대 적용가능한 열적 균형에 의해 제한된다.
다수의 물리-화학적 현상이 트랩의 형성을 야기하고, 가스 종을 포접한다.
상기 트랩이 나노 파티클인 경우 이들은 임플란트 동안 절연체 내 형성되고, 이들 중 일부가 응집되어 입자의 작은 응집체를 형성한다.
상기 응집은 기계 및 화학적 효과에 의해 가스종, 바람직하기로 수소가 트랩되는 나노 파티클과 작은 응집체의 2차원층을 형성한다.
이 경우 상기 "응집"의 용어는 임플란트되는 동일한 면 내에 나노 파티클이 분산 및 재조직되는 것을 의미한다.
상기 트래핑층은 임플란트 에너지에 의해 제어된 깊이에서 구조의 전체 표면으로 확장되기 때문에 2차원을 갖는다. 이는 확산하는 종을 포접하고, 이웃의 접합 또는 연결 계면에 종의 도달을 방지한다.
상기 화학적 트래핑 효과는 존재하는 원소 간 결합의 형성에 의거한다. 이에 일예로, 실리콘 또는 게르마늄 원자가 SiO2층에 도입되어 수소가 그 근처에 방출되는 경우 Si-H 또는 Ge-H 결합을 형성한다. 상기 화학적 수소 트랩핑 반응은 특히 게르마늄 임플란트의 경우 Ge-H 결합의 형성 에너지가 훨씬 적어 보다 잘 일어난다.
상기 기계적 트래핑 효과는 결합 또는 연결 계면과 트래핑 영역 사이의 농도 구배의 설정에 의거한다. 나노 파티클의 응집은 트랩 밀도를 증가시킨다. 이러한 트랩에 포접되는 원소의 농도가 증가한다. 이에 자유 가스의 원소 구배는 결합 또는 연결 계면과 트래핑층 사이에 일어난다. 이에 상기 트랩에 대한 가스종의 확산 현상은 상기 트랩이 포화할 때까지 증가한다.
마지막으로, 어닐링을 수행하고 이후 트래핑층을 형성하는 경우(도 1C 및 2D), 얻어지는 입자의 응집체는 작게 유지된다. 사실 상기 어닐링은 지속적인 탈착 단계 하에 임의 온도에서 수행하고, 결합(도 1E 및 2F) 이후 수행하여야 한다.
이에 나노 파티클을 형성하여 응집을 시작하는 수 옴스트롱의 다수의 작은 응집체가 존재한다. 트래핑은 낮은 열적 균형에서 생성되는 작은 응집체에 의해 근본적으로 확보된다.
상기 트랩이 나노 기공인 경우, 자유 가스 입자는 그 내부로 트랩된다. 절연 체 내 묻혀있는 상기 기공 내 상기 가스종이 축적된다. 농도 구배는 자유 가스종 및 산화물 내 형성된 디펙트 내 "보유"된 가스종 사이에 위치한다. 상기 농도 구배는 나노 기공가 포화될때까지 트래핑할 수 있는 원동력이 된다.
본 발명의 다른 특성은 비제한적인 방법에 의해 첨부되는 도면을 인용하여 하기 설명으로부터 더욱 명백해지며, 가능한 실행을 보여준다.
도면에서,
도 1A 내지 도 1E는 본 발명의 제1구현예에 따른 제조방법에 의해 다양한 일련의 단계를 보여주는 다이아그램이다.
도 2A 내지 도 2F는 본 발명의 제2구현예에 따른 제조방법에 의해 다양한 일련의 단계를 보여주는 다이아그램이다.
도 3은 열 산화가 진행된 지지 기판(Si)과 SiO2층이 증착된 Ge 도너 기판 사 이의 접합에 의한 복합 기판 내에서, 나노미터로 제시되는 깊이의 함수로서 H+ ions/cm2의 농도의 그래프이다. 이러한 결과는 2차 이온 매스 분광기(SIMS)에 의해 얻어진다.
도 4는 SeOI 접합에 앞서 SiO2층 내 형성된 트래핑층을 포함하는 산화된 지지 기판부를 포함하는 단면 사진으로, 상기 사진은 투과전자현미경(TEM)으로 얻어진다.
이하 여러 실시예를 통해 보다 상세히 설명한다.
실시예
1
에피탁시에 의해 실리콘상에 게르마늄층이 성장된 도너 기판을 제조하였다. 이어 수소 및/또는 헬륨을 상기 게르마늄에 임플란트하여 취약 영역을 형성하였다.
또한 실리콘 수용 기판을 250 nm 내지 300 nm 두께의 실리콘 옥사이드(SiO2)의 절연층이 증착하여 제조하였다.
이어 실리콘을 상기 SiO2 층에 임플란트하여 2차원 트래핑층을 형성하였다. 상기 임플란트는 0.5 keV 내지 5 keV의 임플란트 에너지로 5X1015 내지 5X1016 Si+/cm2의 도즈량으로 주입하여 수행하였다.
그 결과, 상기 SiO2층 표면 바로 아래 1.5 nm 내지 4 nm의 위치에 2 nm 내지 3 nm의 두께로 나노 파티클층이 형성되었다.
결합 및 제거는 도 1 및 2에서 제시한 방법으로 수행하였다.
실시예
2
도 4는 1 keV의 에너지로 1X1016 Si+/cm2의 도즈량으로 실리콘을 임플란트하여 SiO2 기판 상에 형성된 트래핑층의 투과전자현미경(TEM)에 의해 얻어진 사진으로부터 얻은 도면이다. 상기 트래핑층 31은 산화물 3의 중간에 어둡게 표시한 부분이다.
나아가, 상기 절연층이 실리콘 디옥사이드(SiO2) 또는 실리콘 나이트라이드(Si3N4)인 경우 각각 트래핑층을 형성하는데 사용되는 에너지와 도즈량의 범위를 한정하는 시험을 수행하였다. 그 수치는 하기와 같다.
상기 절연층이 실리콘 디옥사이드(SiO2)인 경우, 상기 임플란트된 종은 실리콘, 게르마늄 및 산소 중에서 선택되었다.
이 경우, 하기 언급된 원소종 및 이들의 일련의 조합의 한 가지가 임플란트된다:
· 실리콘 원자는 0.5 keV 내지 5 keV의 임플란트 에너지로 5X1015 내지 5X1016 Si+/cm2의 도즈량으로 주입된다. 이러한 조건 하에, 나노 파티클층은 결합 계면으로부터 15 nm 내지 40 nm의 아래에 위치한다. 상기 임플란트 도즈량이 증가할수록 트랩의 표면 밀도가 증가하여 상기 트랩에 포접되는 가스 원소의 총 함량이 변화된다.
· 게르마늄 원자는 0.7 keV 내지 10 keV의 임플란트 에너지로 5X1015 내지 1X1017 Ge+/cm2의 도즈량으로 주입된다. 게르마늄은 무겁기 때문에, 임플란트 에너지가 동일 깊이 범위에서 나노 파티클의 면의 위치가 넓다.
산소 원자는 0.5 keV 내지 3 keV의 임플란트 에너지로 1X1015 내지 1X1017 O+/cm2의 도즈량으로 주입된다. 상기 트래핑 영역은 동일 깊이에서 전과 동일하게 위치하고, 상기 임플란트 에너지 윈도우는 산소가 가볍기 때문에 실리콘 임플란트와 비교하여 감소된다.
상기 절연층이 실시콘 나이트라이드(Si3N4)인 경우, 상기 임플란트 종은 실리콘, 게르마늄 및 질소 원자중에서 선택된다.
이 경우, 하기 언급된 원소종 및 이들의 일련의 조합의 한 가지가 임플란트된다:
· 실리콘 원자는 0.5 keV 내지 5 keV의 임플란트 에너지로 5X1015 내지 5X1016 Si+/cm2의 도즈량으로 주입되고;
· 게르마늄 원자는 0.7 keV 내지 10 keV의 임플란트 에너지로 5X1015 내지 1X1017 Ge+/cm2의 도즈량으로 주입되고;
· 질소 원자는 0.5 keV 내지 3 keV의 임플란트 에너지로 1X1015 내지 1X1017 N+/cm2의 도즈량으로 주입된다.
본 발명에 따른 SeOI 제조방법은 이종접합 구조체의 결합 또는 연결 계면에서 가스의 축적에 의해 모든 디펙트의 배제가 가능하다.
본 발명의 방법은 트래핑층이 절연체에 형성되기 때문에 그 어떤 반도체 재료를 가진 반도체-온 절연체 기판의 제조에 적용가능하다. 이러한 잇점은 SIMS 프로파일이 다량의 수소가 옥사이드 내 존재함을 보여주기 때문에, GeOI인 경우 더욱 확실히 드러난다.
Claims (20)
- "수용" 기판으로 언급되는 기판과 "도너" 기판으로 언급되는 기판(1)으로부터 유래된 "활성"층으로 언급되는 층 사이에 삽입된 적어도 하나의 절연층(3,6)을 포함하고, 이때 상기 절연층은 적어도 하나의 "트래핑층"으로 언급되는 층을 포함하고, 이는 가스상 종을 보유하여 이종접합 구조체의 다양한 계면에서 존재하고 상기 이종접합의 활성층의 표면 상에 디펙트 형성을 억제하고, 상기 방법은 하기 단계를 포함하며:· 도너(1) 및 수용(2) 기판, 즉 반도체 재료로 형성된 두 개 기판의 적어도 하나 상에 적어도 하나의 절연층(3,6)을 증착하고;· 도너 기판(1) 및 상기 수용 기판(2)은 분자 결합에 의해 접합되어 절연층 또는 층들(3,6)이 이들 사이에 삽입되어, 접합 계면(4,7)이 두 개의 기판(1,2) 중 하나와 절연층(3,6)들 중 하나 또는 두 개의 절연층(3,6) 사이에 존재하고;· "잔여"라 언급되는 도너 기판(1)의 부분(15)이 상기 활성층(14) 단독에 존재하여 상기 이종접합 구조체(5,8)를 얻고;상기 방법은 접합 이전에 적어도 하나의 절연층 내부에 적어도 하나의 원자종에 의해 임플란트되어 트래핑층을 형성하고, 상기 원자종은 임플란트되는 절연층을 형성하는 원자종 중 하나와 동일하거나, 임플란트되는 절연층을 형성하는 원자종 중 하나의 주기율표 동일 칼럼(족)에 속하는 것인,"반도체 온 절연체" 타입 이종접합 (5,8)의 제조방법.
- 제1항에 있어서,상기 트래핑층(31,61)의 형성 이후, 트래핑층을 포함하는 절연층(3,6)의 어닐링 단계는 적어도 350℃에서 최소 30분간 수행하는 것을 특징으로 하는 제조방법.
- 제1항 또는 제2항에 있어서,상기 임플란트 파라미터는 트래핑층(31,61)을 접합 계면(4,7)을 밀착시키도록 형성하기 위해 선택되는 것을 특징으로 하는 방법.
- 제3항에 있어서,상기 트래핑층(31,61)은 접합 계면(4,7)으로부터 2 내지 10 nm의 범위의 거리에서 형성하는 것을 특징으로 하는 방법.
- 제1항 또는 제2항에 있어서,상기 임플란트 파라미터는 트래핑층(31,61)과, 절연층(3,6)과 두 기판(1,2) 중 적어도 하나 사이의 연결 계면(20,60)을 밀접하기 형성하기 위해 선택되는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 트래핑층은 나노 기공 또는 나노 파티클의 2차원 층으로 구성되는 것을 특징으로 하는 방법.
- 제1항 또는 제2항에 있어서,상기 절연층(3,6)은 산화물인 것을 특징으로 하는 방법.
- 제1항 또는 제2항에 있어서,상기 절연층(3,6)은 질화물인 것을 특징으로 하는 방법.
- 제7항에 있어서,상기 절연층(3,6)은 실리콘 디옥사이드(SiO2)이고, 상기 임플란트된 종은 실리콘, 게르마늄 및 산소 원자로부터 선택된 것을 특징으로 하는 방법.
- 제9항에 있어서,상기 실리콘 원자는 0.5 keV 내지 5 keV의 임플란트 에너지로 5X1015 내지 5X1016 Si+/cm2의 도즈량으로 주입되는 것을 특징으로 하는 방법.
- 제9항에 있어서,상기 게르마늄 원자는 0.7 keV 내지 10 keV의 임플란트 에너지로 5X1015 내지 1X1017 Ge+/cm2의 도즈량으로 주입되는 것을 특징으로 하는 방법.
- 제9항에 있어서,상기 산소 원자는 0.5 keV 내지 3 keV의 임플란트 에너지로 1X1015 내지 1X1017 O+/cm2의 도즈량으로 주입되는 것을 특징으로 하는 방법.
- 제8항에 있어서,상기 절연체(3,6)는 실리콘 나이트라이드(Si3N4)이고, 임플란트된 종은 실리콘, 게르마늄 및 질소 원자 중에서 선택된 것을 특징으로 하는 방법.
- 제13항에 있어서,상기 실리콘 원자는 0.5 keV 내지 5 keV의 임플란트 에너지로 5X1015 내지 5X1016 Si+/cm2의 도즈량으로 주입되는 것을 특징으로 하는 방법.
- 제13항에 있어서,상기 게르마늄 원자는 0.7 keV 내지 5 keV의 임플란트 에너지로 5X1015 내지 1X1017 Ge+/cm2의 도즈량으로 주입되는 것을 특징으로 하는 방법.
- 제13항에 있어서,상기 질소 원자는 0.5 keV 내지 3 keV의 임플란트 에너지로 1X1015 내지 1X1017 N+/cm2의 도즈량으로 주입되는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 도너 기판(1)의 부분(15)은 화학-기계적 연마에 의해 제거하는 것을 특징으로 하는 방법.
- 제1항 또는 제2항에 있어서,상기 접합에 앞서, 취약 영역(13)은 소스(source) 기판(1)으로 형성되고, 상기 취약 영역(13)은 제거되는 상기 도너 기판(1)의 부분(15)으로부터 활성층(14)을 한정하는 것을 특징으로 하는 방법.
- 제18항에 있어서,상기 취약 영역(13)은 원자종 임플란트에 의해 형성하는 것을 특징으로 하는 방법.
- 반도체 물질로 형성된 "수용" 기판으로 언급되는 기판(2)과 반도체 물질로 형성된 "활성"층으로 정의되는 층(14) 사이에 위치한 적어도 하나의 절연층(3,6)을 포함하고,상기 적어도 하나의 절연층(3,6)은 나노 기공 또는 나노 파티클의 2차원 트래핑층(31,61)에 의해 구성된 트래핑층(31, 61)을 포함하고, 상기 트래핑층(31,61)은 가스 종을 보유하여 이종접합 구조체(5,8)의 다양한 계면에 존재하고, 상기 이종접합 구조체의 활성층(14)의 계면에 디펙트 형성을 억제하는 것인"반도체 온 절연체" 타입 이종접합 구조체(5,8).
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Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270706A (ja) * | 2007-03-26 | 2008-11-06 | Tokyo Electron Ltd | 窒化珪素膜および不揮発性半導体メモリ装置 |
FR2919427B1 (fr) * | 2007-07-26 | 2010-12-03 | Soitec Silicon On Insulator | Structure a reservoir de charges. |
FR2926674B1 (fr) | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
FR2934925B1 (fr) * | 2008-08-06 | 2011-02-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
EP2157602A1 (en) * | 2008-08-20 | 2010-02-24 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | A method of manufacturing a plurality of fabrication wafers |
JP5470839B2 (ja) * | 2008-12-25 | 2014-04-16 | 株式会社Sumco | 貼り合わせシリコンウェーハの製造方法 |
WO2011011764A2 (en) * | 2009-07-23 | 2011-01-27 | Gigasi Solar, Inc. | Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes |
WO2011017179A2 (en) | 2009-07-28 | 2011-02-10 | Gigasi Solar, Inc. | Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes |
US8629436B2 (en) * | 2009-08-14 | 2014-01-14 | Gigasi Solar, Inc. | Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof |
DE112011100451T5 (de) * | 2010-02-04 | 2013-04-04 | Fuji Electric Co., Ltd | Verfahren zur Herstellung einer Halbleitervorrichtung und Vorrichtung zur Herstellung einer Halbleitervorrichtung |
US8288811B2 (en) | 2010-03-22 | 2012-10-16 | Micron Technology, Inc. | Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses |
US20110306180A1 (en) * | 2010-06-14 | 2011-12-15 | Venkatraman Prabhakar | Systems, Methods and Products Involving Aspects of Laser Irradiation, Cleaving, and/or Bonding Silicon-Containing Material to Substrates |
FR2968121B1 (fr) * | 2010-11-30 | 2012-12-21 | Soitec Silicon On Insulator | Procede de transfert d'une couche a haute temperature |
FR2983342B1 (fr) | 2011-11-30 | 2016-05-20 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue |
FR3007891B1 (fr) * | 2013-06-28 | 2016-11-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite |
US8951896B2 (en) | 2013-06-28 | 2015-02-10 | International Business Machines Corporation | High linearity SOI wafer for low-distortion circuit applications |
US10079170B2 (en) | 2014-01-23 | 2018-09-18 | Globalwafers Co., Ltd. | High resistivity SOI wafers and a method of manufacturing thereof |
WO2016006663A1 (ja) * | 2014-07-10 | 2016-01-14 | 株式会社豊田自動織機 | 半導体基板および半導体基板の製造方法 |
US9899499B2 (en) | 2014-09-04 | 2018-02-20 | Sunedison Semiconductor Limited (Uen201334164H) | High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss |
EP3221884B1 (en) | 2014-11-18 | 2022-06-01 | GlobalWafers Co., Ltd. | High resistivity semiconductor-on-insulator wafers with charge trapping layers and method of manufacturing thereof |
US10224233B2 (en) | 2014-11-18 | 2019-03-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation |
EP3221885B1 (en) | 2014-11-18 | 2019-10-23 | GlobalWafers Co., Ltd. | High resistivity semiconductor-on-insulator wafer and a method of manufacturing |
EP4120320A1 (en) | 2015-03-03 | 2023-01-18 | GlobalWafers Co., Ltd. | Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress |
WO2016149113A1 (en) | 2015-03-17 | 2016-09-22 | Sunedison Semiconductor Limited | Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures |
US9881832B2 (en) | 2015-03-17 | 2018-01-30 | Sunedison Semiconductor Limited (Uen201334164H) | Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof |
CN106158639B (zh) * | 2015-04-01 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
WO2016196060A1 (en) | 2015-06-01 | 2016-12-08 | Sunedison Semiconductor Limited | A method of manufacturing semiconductor-on-insulator |
US10332782B2 (en) | 2015-06-01 | 2019-06-25 | Globalwafers Co., Ltd. | Method of manufacturing silicon germanium-on-insulator |
US10529616B2 (en) | 2015-11-20 | 2020-01-07 | Globalwafers Co., Ltd. | Manufacturing method of smoothing a semiconductor surface |
US10468294B2 (en) | 2016-02-19 | 2019-11-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface |
US9831115B2 (en) | 2016-02-19 | 2017-11-28 | Sunedison Semiconductor Limited (Uen201334164H) | Process flow for manufacturing semiconductor on insulator structures in parallel |
US10622247B2 (en) | 2016-02-19 | 2020-04-14 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a buried high resistivity layer |
US10573550B2 (en) | 2016-03-07 | 2020-02-25 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof |
US11848227B2 (en) | 2016-03-07 | 2023-12-19 | Globalwafers Co., Ltd. | Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment |
WO2017155808A1 (en) | 2016-03-07 | 2017-09-14 | Sunedison Semiconductor Limited | Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof |
EP3427293B1 (en) | 2016-03-07 | 2021-05-05 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof |
FR3051785A1 (fr) | 2016-05-25 | 2017-12-01 | Soitec Silicon On Insulator | Procede de fabrication d'une couche |
CN116314384A (zh) | 2016-06-08 | 2023-06-23 | 环球晶圆股份有限公司 | 具有经改进的机械强度的高电阻率单晶硅锭及晶片 |
US10269617B2 (en) | 2016-06-22 | 2019-04-23 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising an isolation region |
US20180019169A1 (en) * | 2016-07-12 | 2018-01-18 | QMAT, Inc. | Backing substrate stabilizing donor substrate for implant or reclamation |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
CN115763496A (zh) | 2016-10-26 | 2023-03-07 | 环球晶圆股份有限公司 | 具有增强电荷俘获效率的高电阻率绝缘体上硅衬底 |
EP3549162B1 (en) | 2016-12-05 | 2022-02-02 | GlobalWafers Co., Ltd. | High resistivity silicon-on-insulator structure and method of manufacture thereof |
CN106783725B (zh) * | 2016-12-27 | 2019-09-17 | 上海新傲科技股份有限公司 | 带有绝缘埋层的衬底的制备方法 |
CN106683980B (zh) * | 2016-12-27 | 2019-12-13 | 上海新傲科技股份有限公司 | 带有载流子俘获中心的衬底的制备方法 |
SG10201913071XA (en) | 2016-12-28 | 2020-03-30 | Sunedison Semiconductor Ltd | Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield |
WO2019013904A1 (en) | 2017-07-14 | 2019-01-17 | Globalwafers Co., Ltd. | METHOD FOR MANUFACTURING SEMICONDUCTOR STRUCTURE ON INSULATION |
CN112655083A (zh) | 2018-04-27 | 2021-04-13 | 环球晶圆股份有限公司 | 促进从半导体施体衬底的层转移的光辅助薄片形成 |
WO2019236320A1 (en) | 2018-06-08 | 2019-12-12 | Globalwafers Co., Ltd. | Method for transfer of a thin layer of silicon |
CN110880920B (zh) * | 2018-09-06 | 2021-01-19 | 中国科学院上海微系统与信息技术研究所 | 异质薄膜结构的制备方法 |
FR3091000B1 (fr) * | 2018-12-24 | 2020-12-04 | Soitec Silicon On Insulator | Procede de fabrication d’un substrat pour un capteur d’image de type face avant |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001056085A1 (fr) * | 2000-01-25 | 2001-08-02 | Shin-Etsu Handotai Co., Ltd. | Tranche a semi-conducteurs et son procede de production |
JP2004179630A (ja) * | 2002-10-07 | 2004-06-24 | Soi Tec Silicon On Insulator Technologies | 異物種を含有するドナーウエハを転写することによる基板の製造方法および関連するドナーウエハ |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3217089B2 (ja) * | 1991-08-23 | 2001-10-09 | 富士通株式会社 | Soiウェハおよびその製造方法 |
JPH05226666A (ja) * | 1992-02-13 | 1993-09-03 | Kawasaki Steel Corp | 半導体装置の製造方法 |
JPH05259012A (ja) * | 1992-03-10 | 1993-10-08 | Nec Corp | 半導体基板およびその製造方法 |
JP3192000B2 (ja) * | 1992-08-25 | 2001-07-23 | キヤノン株式会社 | 半導体基板及びその作製方法 |
JPH0964205A (ja) * | 1995-08-22 | 1997-03-07 | Sony Corp | 窒化シリコン膜の形成方法 |
KR100232886B1 (ko) * | 1996-11-23 | 1999-12-01 | 김영환 | Soi 웨이퍼 제조방법 |
US6013563A (en) * | 1997-05-12 | 2000-01-11 | Silicon Genesis Corporation | Controlled cleaning process |
US7019339B2 (en) | 2001-04-17 | 2006-03-28 | California Institute Of Technology | Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby |
US20020187619A1 (en) * | 2001-05-04 | 2002-12-12 | International Business Machines Corporation | Gettering process for bonded SOI wafers |
US6696352B1 (en) * | 2001-09-11 | 2004-02-24 | Silicon Wafer Technologies, Inc. | Method of manufacture of a multi-layered substrate with a thin single crystalline layer and a versatile sacrificial layer |
CN1172376C (zh) * | 2001-12-29 | 2004-10-20 | 中国科学院上海微系统与信息技术研究所 | 一种类似绝缘层上硅结构的材料及制备方法 |
US6979630B2 (en) * | 2002-08-08 | 2005-12-27 | Isonics Corporation | Method and apparatus for transferring a thin layer of semiconductor material |
JP2004087768A (ja) * | 2002-08-27 | 2004-03-18 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法 |
AU2003270040A1 (en) * | 2002-08-29 | 2004-03-19 | Massachusetts Institute Of Technology | Fabrication method for a monocrystalline semiconductor layer on a substrate |
US7052978B2 (en) * | 2003-08-28 | 2006-05-30 | Intel Corporation | Arrangements incorporating laser-induced cleaving |
JPWO2005022610A1 (ja) * | 2003-09-01 | 2007-11-01 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
US6972247B2 (en) * | 2003-12-05 | 2005-12-06 | International Business Machines Corporation | Method of fabricating strained Si SOI wafers |
FR2865574B1 (fr) * | 2004-01-26 | 2006-04-07 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat demontable |
US7919391B2 (en) * | 2004-12-24 | 2011-04-05 | S.O.I.Tec Silicon On Insulator Technologies | Methods for preparing a bonding surface of a semiconductor wafer |
US7344957B2 (en) * | 2005-01-19 | 2008-03-18 | Texas Instruments Incorporated | SOI wafer with cooling channels and a method of manufacture thereof |
-
2005
- 2005-09-08 FR FR0509168A patent/FR2890489B1/fr not_active Expired - Fee Related
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2006
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- 2006-09-06 CN CN2006800328950A patent/CN101258591B/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001056085A1 (fr) * | 2000-01-25 | 2001-08-02 | Shin-Etsu Handotai Co., Ltd. | Tranche a semi-conducteurs et son procede de production |
JP2004179630A (ja) * | 2002-10-07 | 2004-06-24 | Soi Tec Silicon On Insulator Technologies | 異物種を含有するドナーウエハを転写することによる基板の製造方法および関連するドナーウエハ |
Also Published As
Publication number | Publication date |
---|---|
WO2007028800A1 (fr) | 2007-03-15 |
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