CN101258591B - 制造绝缘体上半导体型异质结构的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000009413 insulation Methods 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 121
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 230000000737 periodic effect Effects 0.000 claims abstract description 5
- 230000004888 barrier function Effects 0.000 claims description 54
- 239000000203 mixture Substances 0.000 claims description 40
- 229910052732 germanium Inorganic materials 0.000 claims description 35
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000012212 insulator Substances 0.000 claims description 27
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 238000002513 implantation Methods 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 17
- 239000007924 injection Substances 0.000 claims description 17
- 239000002105 nanoparticle Substances 0.000 claims description 14
- 230000002950 deficient Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 230000000694 effects Effects 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- VGRFVJMYCCLWPQ-UHFFFAOYSA-N germanium Chemical compound [Ge].[Ge] VGRFVJMYCCLWPQ-UHFFFAOYSA-N 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000004576 sand Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 229910017214 AsGa Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 230000002925 chemical effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000003110 molding sand Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Engineering & Computer Science (AREA)
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Abstract
本发明涉及一种用于制造SOI异质结构的方法,所述异质结构包括介于接收衬底(2)和源自施主衬底(1)的活性层(14)之间的至少一个绝缘层(3,6),所述至少一个绝缘层包括俘获层(61),所述俘获层用于保留在所述异质结构的各个界面处存在的气体组分,并用于限制所述异质结构的活性层(14)的表面上的缺陷的形成,所述方法包括层结合和转移的步骤。本发明的特征在于,在结合之前,通过在至少一个绝缘层(3,6)中注入至少一种类别的原子组分以形成所述俘获层(61),选择所述原子组分的类别,使所述原子组分或者与构成绝缘层(3,6)的原子种类中的一种相一致,或者与构成绝缘层(3,6)的原子种类中的一种在周期表中同属一列。
Description
技术领域
本发明涉及一种制造“绝缘体上半导体”型衬底(公知缩写为“SeOI”)的方法。
所述衬底或异质结构特别用于光学、电子学和光电子学领域。
背景技术
“SeOI”型衬底通常包括介于两个半导体材料层之间的至少一个绝缘层。
贯穿本说明书的其余部分以及权利要求书,术语“绝缘体”用于指代具有高介电常数的电绝缘材料。
举例而言,SeOI衬底采用包括如下步骤的方法制造:
·在称为“施主”衬底的第一衬底上形成或沉积绝缘层,从而一个“连接”界面存在于二者之间;
·采用商业上公知为“SmartCutTM”的方法在所述施主衬底内注入原子组分,以在其中形成弱化区域;
·通过分子键合将称为“接收”衬底的第二衬底结合到绝缘体的自由表面上;以及
·沿着弱化区域使所述施主衬底的背部脱离。
由此获得异质结构,其按顺序包含:支撑体、绝缘层和源自施主衬底的上活性层。
在微电子领域中,由半导体材料制成的活性层的表面质量相当重要。更确切地说,所述活性层表面上的粗糙度和缺陷消除率是必须得到优化的参数,这样将来由所述异质结构制成的元件才能具有优良的质量。
不过,在活性层转移到接收衬底上之后,会显现出各种表面缺陷。它们具体为:
·未转移区域(缩写成NTZ);
·砂眼
·空位
·晶体取向空位,缩写成“COV”
所有这些缺陷缘自差的转移,缘自在异质结构的各层中存在的下层缺陷,缘自结合界面处的结合质量,或者仅仅缘自在制造所述异质结构过程中采用的方法,举例而言,例如原子组分注入或热处理。
在结合界面或连接界面处存在的缺陷在所述方法的各步骤期间成为俘获气体的场所,然后膨胀并形成COV型砂眼或空位。
因此,举例来说,在异质结构顺序包含硅衬底支撑体、其上所覆盖的热氧化物层、再之上所覆盖的通过LPCVD沉积所获得的TEOS氧化物层、以及最后覆盖的锗层的情况下,气态元素可源自各种不同来源。“LPCVDTEOS”指通过低压化学汽相沉积由原硅酸四乙酯(TEOS)型前体获得的二氧化硅(SiO2)。
所述气态元素可源自于:
·在用于形成弱化区域的原子组分注入步骤中供给的氢或氦,所述气态元素的数量取决于所用注入器件的类型和注入条件(剂量和能量);
·在热氧化物和TEOS氧化物之间的结合界面处存在的水分子(H2O)的解吸附作用;
·如果稠化作用不充分,所述气态元素可源自TEOS氧化物,这是由于含碳化合物的扩散。
应该进一步注意的是,所用之层越薄,缺陷数量越大。当活性层较厚时,砂眼或空位型缺陷通常保留在活性层厚度的内部,因此在表面上较为少见。
图3中示出了这类缺陷问题的示例性实例。
该图绘制的是在复合衬底中以H+离子/cm2[氢离子/平方厘米]为单位的浓度C作为以纳米(nm)为单位的深度的函数的曲线,其结果通过次级离子质谱法(SIMS)获得。
更确切地说,所述复合衬底由已经经过热氧化处理的支撑衬底(Si)和其上已经沉积SiO2层的Ge施主衬底之间的结合而得到。结合界面由此在两个氧化层之间形成,其中一个属于支撑衬底,另一个属于施主衬底。在图3中,在两个SiO2层之间的结合界面位于-200nm处。图3中没有显示支撑衬底;而仅仅显示了带有SiO2层的连接界面,该界面位于-400nm处。
实线曲线a显示的是,在两个衬底结合之前,并且在SmartCutTM原子组分注入以在锗层中形成弱化区域之前,从覆盖有SiO2的锗(Ge)施主衬底中获得的结果。H+离子主要发现于第一SiO2层和锗层之间的结合界面处。
加粗曲线c显示的是,注入以形成弱化区域但在与第二SiO2层结合之前在同一衬底中所获得的结果。应该注意的是,在-200nm处的竖直线为伪线。数值仅从-200nm附近处开始,因为该曲线对应于在与第二SiO2层结合之前进行的注入。具体到锗的情况,分离并不在最大注入浓度处发生,而在稍靠后的位置(大约550nm),这解释了下文中讨论的曲线b的形状。
呈虚线的曲线b显示了在两个SiO2层结合以及脱离并使活性锗层转移之后所获得的结果。氢组分分布显示聚集的位置在SiO2/Ge和SiO2/支撑衬底连接界面处。在SiO2层中,一个非常小的峰出现在-200nm处:它对应于两个SiO2层的结合界面。
在分离并转移活性锗层这一步骤之后可以看出在绝缘层(SiO2)中气体量的明显增加。这种增加是在转移之后转移的锗层顶面上的可见的缺陷的来源。
美国专利US-A-2002/0190269描述了制造包括硅上锗层的异质结构的方法,所述方法意在减少在结合界面处气泡的形成。更明确地,所述异质结构通过如下过程形成,即,将氢气注入锗施主衬底而在其中形成弱化区域,然后结合到硅接收衬底,并最后进行热处理以将锗衬底的背部分离。
在具体的实现方式中,作者建议,在结合之前在锗衬底上设置由无定形硅形成的称为“抗泡”层的层,以在锗衬底与硅衬底结合时,使结合界面亲水,从而减少氢气泡的形成。
在进一步的变化方式中建议,通过在转移的锗层上沉积由外延附生生长而形成的锗的缓冲层,改进其粗糙度。
这两种方案的目的在于改进在两个衬底之间的结合界面的质量,但它们都需要增加辅助层,从而使所述方法复杂化。
根据美国文献US-6 696 352,人们还了解到一种包含薄单晶层和牺牲层的多层衬底的制造方法。该方法试图在源衬底内部形成弱化区域,以便随后将该衬底的一部分转移至接收衬底上。
为此,通过在施主衬底内部进行原子组分注入形成用于俘获H+离子的层。然后,用能够由加热释放H+离子的粘合剂将施主衬底结合到接收衬底。在对该衬底进行热处理之后,包含在粘合剂中的H+离子向俘获层迁移,在固化之后该部分成为弱化区域。
不过,该文献并不应用于形成SeOI衬底,并且没有暗示在绝缘层中实现能保留SeOI衬底的各界面处存在的各种气体组分的俘获层。
最后,根据美国文献US-2004/0171196,人们了解到一种用于制造SOI型衬底的方法,该方法与上文所述类似,建议在施主衬底中形成离子俘获层,以便稍后将其转换成弱化区域。
发明内容
根据本发明的俘获层在其位置和使用上不同于上述俘获层。事实上,本发明的俘获层并不转变为用于层转移中的弱化区域。
本发明旨在避免在所转移的活性层的表面上形成缺陷,更确切地说是避免形成由于气态元素在各个结合界面和/或连接界面处附聚而导致的缺陷。
本发明还旨在避免如在先技术的方法那样借助于在绝缘层和活性层之间所沉积或插入的中间层(无定形层或缓冲层)。这些层会改变最终结构的电属性。
为此,本发明涉及一种制造“绝缘体上半导体”型异质结构的方法,所述异质结构包括介于称为“接收”衬底的衬底和称为“活性”层的层之间的至少一个绝缘层,所述层源自于称为“施主”衬底的衬底,所述绝缘层中的至少一个包括称为“俘获层”的层,所述俘获层可保留可能存在于所述异质结构的不同界面处的气体组分,并限制所述异质结构的活性层的表面上缺陷的形成,所述方法包括如下步骤:
·在均由半导体材料形成的施主衬底和接收衬底这两个衬底中的至少一个上形成或沉积至少一个绝缘层;
·通过分子键合使所述施主衬底和所述接收衬底结合,从而使一个或多个绝缘层介于其间,并在两个衬底之一和一个绝缘层之间,或者在两个绝缘层之间存在结合界面;
·去除所述施主衬底的称为“残余部”的部分,以仅仅保留所述活性层,从而获得所述异质结构。
所述方法的特征在于,在结合之前,通过在至少一个绝缘层中注入至少一种类别的原子组分形成所述俘获层,选择所述原子组分的类别,使所述原子组分或者与构成其中注入这些原子组分的绝缘层的原子种类中的一种相一致,或者与构成其中注入原子组分的绝缘层的原子种类中的一种在周期表中同属一列。
本发明的其它有利的非限制性特征如下,可单独或组合采用:
·在形成所述俘获层后,对包含所述俘获层的绝缘层进行退火的步骤在至少350℃的温度下进行至少30分钟;
·选择注入参数,以在靠近所述结合界面处形成所述俘获层,优选在距所述结合界面2纳米到10纳米的范围内形成俘获层,或者在靠近绝缘层和两个衬底之一之间的连接界面处形成俘获层;
·所述俘获层由纳米空穴或纳米颗粒的二维层所构成;
·所述绝缘体可为氧化物,例如二氧化硅(SiO2),则所注入的组分选自硅、锗和氧原子;
·所述绝缘体可为氮化物,例如氮化硅(Si3N4),则所注入的组分选自硅、锗和氮原子;
·通过化学机械抛光去除背部;
·在结合之前,在源衬底中形成弱化区域,所述弱化区域限定了活性层和预定去除的所述衬底的残余部之间的分界;所述弱化区域可通过原子组分注入形成。
本发明还涉及一种“绝缘体上半导体”型的异质结构,其包括介于由半导体材料形成的称为“接收”衬底的衬底和由半导体材料形成的称为“活性”层的层之间的至少一个绝缘层。
根据本发明,所述绝缘层中的至少一个包括由纳米空穴或纳米颗粒的二维层所构成的俘获层,该俘获层能够保留可能存在于异质结构的不同界面处的气态组分,并限制在所述异质结构的活性层的表面上形成缺陷。
附图说明
本发明的其它特征将从下文参照各附图的描述中变得显而易见,各附图通过非限制性例示而显示可能的实现方式。
在附图中:
图1A~1E为显示在根据本发明第一实现方式的制造方法中按顺序的各步骤的图示;
图2A~2F为显示在根据本发明第二实现方式的制造方法中按顺序的各步骤的图示;
图3描绘在复合衬底中以H+离子/cm2为单位的浓度C作为以纳米为单位的深度的函数的曲线图,所述复合衬底通过使经过热氧化的支撑衬底(Si)和其上已经沉积SiO2层的Ge施主衬底结合而得到。该结果通过次级离子质谱法(SIMS)获得;和
图4为在SeOI结合之前通过经氧化的支撑衬底的一部分剖切的截面的照片所制成的图示,其中包括形成于SiO2层中的俘获层,所述照片通过透射电子显微镜(TEM)获得。
具体实施方式
下文参照图1A~1E描述本发明的第一实现方式。
最佳地如图1A和1B所示,采用衬底1。术语“施主”衬底之所以如此称谓,是因为这种衬底在将来本方法结束时获得的复合衬底或异质结构中产生活性层。
所述施主衬底1可为单层或者也可为多层,例如具有两层,如图1B所示。在这种情况下,它由初级层11和覆盖其上的次级层12构成。次级层通过例如外延附生而沉积在初级层上。
进一步,采用支撑衬底或称接收衬底2,该衬底之上或之中沉积或形成绝缘层3,如图1B所示且如下文更为详细的描述。
在绝缘层3和接收衬底2之间存在标记为20的连接界面。
如图1C所示,原子组分随后被注入施主衬底1中,例如注入次级层12中,以在其中形成弱化区域13。所述区域13限定了衬底残余部15和上活性层14间的分界。
在如图1C所示的两层衬底的实施方式中,残余部15包括次级层12的一部分和初级层11。
进一步,根据本发明,原子组分被注入绝缘层3中,以便在其中形成俘获层31。
如图1D所示,然后通过分子键合,通过使活性层14紧密接触绝缘层3使施主衬底1和接收衬底2这两个衬底的结合。结合界面用附图标记4指示。
如图1E所示,然后去除背部15。
在存在弱化区域13这种具体情况下,所述消除就是将衬底的背部或称残余部15分离开。通过对弱化区域13施加机械的、化学的或电的应力来实现所述分离。
由此就获得了用附图标记5指示的异质结构。
图2A-2F图示了上述方法变化的实施方式。
相同的元件采用相同的附图标记。
该变化的实施方式与之前方法的不同之处在于,一方面,在注入原子组分以在源衬底1内部形成弱化区域13这一步骤之前,将绝缘层6沉积或形成在源衬底上,另一方面,通过在绝缘层6中进行原子组分注入,形成在此以标记61指示的俘获层,其中绝缘层6被源衬底所支撑。
可以相继形成弱化区域13和俘获层61,如图2C和2D进一步所示。
不过,优选地,在注入以形成弱化区域13之前,可首先进行形成俘获区域61的注入。而同时随之而来的是,在注入以形成弱化区域13期间可能存在的重的杂质元素被保留在俘获层61中,而较轻的元素(举例而言例如H+)则穿过绝缘层6而不驻留于其中,并形成弱化区域13。
应该注意的是,连接界面60在绝缘层6和源衬底1之间。
在图2D所示的实现方式中,绝缘层3没有进行同样处理。不过,也可以在其中形成俘获层31。在这种情况下,最终获得的复合衬底将包括两个俘获层。
在接收衬底2上也可以不形成绝缘层3,因为在施主衬底1上已有绝缘层6。
最后,如图2E所示,两个衬底1和2通过分子键合而结合,从而在二者之间存在结合界面7。
在从源衬底1分离出残余部15后,获得图2F所示的异质结构8。
所述异质结构8包括两个绝缘层3、6,这两层相应地介于两个半导体材料层14、2之间。
在上述的两个实现方式中,在通过原子组分注入而形成弱化区域之后,残余部15从源衬底1去除。
不过,也可以免除所述注入步骤,而将残余部15通过技术人员公知为CMP的化学机械抛光步骤而除去。
下文中将更为详细地描述构成源衬底和接收衬底以及绝缘层的材料的属性和特性。
施主衬底1和接收衬底2至少部分地由半导体材料构成,特别是在电子领域常规使用的那些。举例而言,所述材料可为硅(Si)、锗(Ge)、氮化镓(GaN)、砷化镓(AsGa)或锗硅合金(SiGe)。
绝缘层3、6优选选自诸如二氧化硅(SiO2)的氧化物。也可以采用氮化物,例如氮化硅(Si3N4),或者氧氮化物,例如氧氮化锗(GexOyNz)。
也可以使用高介电常数的介电材料(“高k”材料),例如二氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2),以及它们的氮化物和它们的硅化物。
当绝缘层3或6由氧化物构成时,它们可以通过必须形成于其上的源衬底1或支撑衬底2的热氧化获得。
所述绝缘层3或6也可通过沉积获得,例如通过化学汽相沉积获得。
举例而言,对于二氧化硅(SiO2),可以使用低压化学汽相沉积(LPCVD)或原子层沉积(ALD)。
在沉积SiO2层的情况中,也可以由原硅酸四乙酯(TEOS)型前体实现LPCVD沉积。
原子组分注入以在源衬底内形成弱化区域可以采用例如商业上公知为“SmartCutTM”的方法来实现。
为了更为详细地了解上述方法,可以参考文献“绝缘体上硅的技术(Silicon on Insulator Technology)”;Materials to VLSI,第2版,作者JP Collinge,Kluwer Academic出版,50-51页。
术语“原子组分注入”通常代表可以将原子或离子组分引入要注入的施主衬底中,且注入的组分在距处理表面预定深度处浓度最大的任意类型的处理。
下文中将更为详细地描述在绝缘层3、6中进行原子组分注入,以在其中分别形成俘获层31或61的步骤。
层31、61意在俘获正在扩散的气态组分。
形成俘获层这一过程包括:在绝缘层内注入至少一种类别的原子组分,选择所述原子组分使它们与构成所述绝缘体的原子种类中的一种要么一致要么是“等电位”的。
更明确地说,可以注入单一类别的原子组分,或者连续注入多类别的原子组分。
该步骤可以采用至少一种类别的绝缘体中所包含的原子或者原子组分使绝缘体过饱和,或者向其中引入“等电位”的原子组分。术语“等电位的原子组分”指与构成所述绝缘体的原子组分在元素周期表中同属一列的任何原子组分。不过,在该列中的原子组分的选择取决于其与构成绝缘体的原子组分的各类别的反应性。
以下完全为示例性实例,可以向二氧化硅(SiO2)层注入氧、硅和/或锗(锗与硅同属元素周期表中的4a族)。可以将氮、硅和/或锗注入到氮化硅(Si3N4)层中。
可通过两种陷阱来构建所获得的俘获层,这取决于注入元素的属性,两种陷阱如下:
·纳米空穴(空位),当注入诸如氧或氮原子时;
·纳米颗粒,当注入硅或锗时。
可调节的注入参数为:注入能量,其可改变俘获层形成之处的深度;和注入剂量,其可调节原子的团块尺寸和所形成的纳米颗粒或纳米空穴的密度。
以在SiO2中注入硅为例,注入能量在0.65keV~3keV的范围内并且注入剂量在5×1015~2×1016Si+/cm2的范围内,则俘获层位于SiO2的自由表面下方-4nm到-6nm范围内的深度处,所述俘获层厚度在2nm到3nm厚的范围内,并具有大于1×1015cm-2的非常高的纳米颗粒表面密度。
不过,俘获层可以在绝缘层中的任意深度处形成。
在第一变化实施方式中,俘获层形成之处尽可能靠近于结合界面,该结合界面为气体聚集的来源。然后,俘获层起到化学泵的作用。在这种情况下,它也有效率得多。
俘获层形成之处也可尽可能靠近绝缘层和衬底之间的连接界面。这在沉积的氧化物的情况下特别具有优势,其中连接界面对于气态原子组分的聚集而言是一个大区域。于是,俘获层帮助在连接界面处减小聚集的气体浓度。
当存在两个绝缘层3和6时,如图2所示的实现方式中,也优选在这两个绝缘层的每一个中产生俘获层。优选,这些俘获层形成于不同深度处,从而使其中一个接近于连接界面,而另一个接近于结合界面。
最后,一旦已经形成异质结构5或8,优选进行热退火。该过程意在加强结合并改变俘获层。不过,该退火方法受到最大可用热平衡的限制,如下文所释。
多种化学物理现象可导致形成陷阱,从而俘获气态组分。
当陷阱为纳米颗粒时,注入期间它们形成在绝缘体中,而它们中的一些部分聚结而形成小颗粒团块。
所述聚结导致形成通过机械和化学效应俘获气体组分(特别是氢气)的纳米颗粒和小团块的二维层。
在这种情况下,术语“聚结”指在注入的同一平面中纳米颗粒的分配和重组。
俘获层为二维,因为它在注入能量所控制的深度处遍及结构的整个表面。它俘获扩散组分,并防止它们到达邻近的结合界面或连接界面。
化学俘获效应相当于在存在的元素之间成键。因此,举例来说,当氢气在近旁释放时,引入SiO2层的硅或锗原子形成Si-H或Ge-H键。在锗注入的情况下化学氢气俘获反应尤其受到欢迎,因为Ge-H键的形成能量要低得多。
机械俘获效应相当于在结合界面或连接界面与俘获区域之间建立浓度梯度。纳米颗粒的聚结使陷阱密度增大。束缚在这些陷阱上的原子浓度增大。因此,在结合界面或连接界面与俘获层之间建立了自由气体原子的梯度。气体组分向陷阱扩散的现象因此增加,直至陷阱饱和。
最后,应该注意到,即使在形成俘获层之后进行退火(见图1C和2D)时,所获得的颗粒团块仍保持较小。实际上,所述退火必须在比接下来的分离步骤更低的温度下进行,所述分离步骤在结合之后进行(分别见图1E和2F)。
因此存在多个数埃的小团块,这些小团块开始聚结成纳米颗粒的形式。俘获主要由在低热平衡下产生所述小团块来确保。
当陷阱为纳米空穴时,自由气体粒子被俘获于其中。这些组分聚集在掩藏于绝缘体内的空位中。在自由气体组分和“保留”在氧化物中形成的缺陷内的气体组分之间形成浓度梯度。所述浓度梯度是俘获的驱动力,直至纳米空穴饱和。
下文中将更为详细地描述几个实施例。
实施例1
通过由外延附生在硅上生长出锗层来制备施主衬底。然后,氢和/或氦被注入于锗中,以产生弱化区域。
然后通过在硅接收衬底中沉积250nm~300nm厚的二氧化硅(SiO2)绝缘层制备硅接收衬底。
然后,硅被注入于SiO2层中,以在其中产生二维俘获层。在0.5~5keV的能量以及5×1015~5×1016的Si+离子/cm2的剂量下进行所述注入。
从而在SiO2层的表面下方1.5nm到4nm(纳米)之间的深度范围形成厚度在2nm~3nm范围内的纳米颗粒层。
按照上文参照图1和2的描述进行结合和分离。
实施例2
图4为用透射电子显微镜(TEM)获得的照片所形成的图,该图示出通过在1keV的能量和1×1016Si+/cm2的剂量下注入硅而形成于SiO2层中的俘获层。所述俘获层31以在氧化物3中部的较黑的一条来表示。
进一步,进行测试以确定当绝缘体分别为二氧化硅(SiO2)或氮化硅(Si3N4)时,用于形成俘获层的能量和注入剂量的范围。下文中将给出这些数值。
当绝缘体为二氧化硅(SiO2)时,注入组分选自硅、锗和氧。
在这种情况下,可以仅注入一种下文所提及的原子组分,或者也可以连续注入多种所述原子组分:
·硅原子,注入能量在0.5keV~5keV的范围内,且注入剂量在5×1015~5×1016Si+/cm2的范围内。在这些条件下,纳米颗粒层位于结合表面下方15nm~40nm的深度处。增大注入剂量,可增加陷阱的表面密度,从而调节束缚于所述陷阱上的气体原子的总量。
·锗原子,注入能量在0.7keV~10keV的范围内,且注入剂量在5×1015~1×1017Ge+/cm2的范围内。由于锗原子较重,所以注入能量的范围较宽以将纳米颗粒平面定位在相同的深度范围内。
·氧原子,注入能量在0.5keV~3keV的范围内,且注入剂量在1×1015~1×1017O+/cm2的范围内。为了将俘获区域定位在与前面的原子相同的深度处,因为氧更轻所以在这种情况下,相对于硅注入的能量范围,其注入能量的范围减小。
当绝缘体为氮化硅(Si3N4)时,注入组分选自硅、锗和氮原子。
在这种情况下,可以仅注入一种下文所提及的原子组分,或者可以连续注入多种所述原子组分:
·硅原子,注入能量在0.5keV~5keV的范围内,且注入剂量在5×1015~5×1016Si+/cm2的范围内。
·锗原子,其注入能量在0.7keV~10keV的范围内,且注入剂量在5×1015~1×1017Ge+/cm2的范围内。
·氮原子,其注入能量在0.5keV~3keV的范围内,且注入剂量在1×1015~1×1017N+/cm2的范围内。
本发明的SeOI制造方法可以去除由于在异质结构的键合界面或连接界面处的气体聚集而产生的任何缺陷。
本发明的方法因为俘获层形成于绝缘体中,因此可用于制造各组分型的半导体材料的绝缘体上半导体衬底。本发明的优点在GeOI的情况中更为清晰明显,因为SIMS图显示在氧化物中存在大量的氢。
Claims (20)
1.一种制造“绝缘体上半导体”型异质结构(5,8)的方法,所述异质结构(5,8)包括介于称为“接收”衬底的衬底(2)和称为“活性”层的层(14)之间的至少一个绝缘层(3,6),所述活性层(14)源自于称为“施主”衬底的衬底(1),所述绝缘层中的至少一个包括称为“俘获层”的层,所述俘获层可保留可能存在于所述异质结构的各个界面处的气体组分,并限制在所述异质结构的活性层的表面上形成缺陷,所述方法包括如下步骤:
·在均由半导体材料形成的施主衬底(1)和接收衬底(2)这两个衬底中的至少一个上形成或沉积至少一个绝缘层(3,6);
·通过分子键合使所述施主衬底(1)和所述接收衬底(2)结合,从而使一个或多个绝缘层(3,6)介于其间,并在两个衬底(1,2)中的一个以及一个绝缘层(3,6)之间,或者在两个绝缘层(3,6)之间存在结合界面(4,7);
·去除所述施主衬底(1)的称为“残余部”的部分(15),以仅仅保留所述活性层(14),从而获得所述异质结构(5,8),
所述方法的特征在于,在所述结合之前,通过在至少一个绝缘层中注入至少一种类别的原子组分以形成所述俘获层,选择所述原子组分的类别,以使所述原子组分或者与构成其中注入这些原子组分的绝缘层的原子种类中的一种相同,或者与构成其中注入原子组分的绝缘层的原子种类中的一种在周期表中同属一列。
2.根据权利要求1所述的方法,其特征在于,在形成所述俘获层(31,61)后,在至少350℃的温度下进行包含所述俘获层的绝缘层(3,6)的退火步骤至少30分钟。
3.根据权利要求1或2所述的方法,其特征在于,选择注入参数以在靠近所述结合界面(4,7)处形成所述俘获层(31,61)。
4.根据权利要求3所述的方法,其特征在于,所述俘获层(31,61)在距所述结合界面(4,7)2纳米到10纳米的范围内形成。
5.根据权利要求1或2所述的方法,其特征在于,选择注入参数以在靠近连接界面(20,60)处形成所述俘获层(31,61),所述连接界面(20,60)位于绝缘层(3,6)与所述两个衬底(1,2)中的一个之间。
6.根据权利要求1所述的方法,其特征在于,所述俘获层由纳米空穴或纳米颗粒形成的二维层构成。
7.根据权利要求1所述的方法,其特征在于,所述绝缘体(3,6)为氧化物。
8.根据权利要求1所述的方法,其特征在于,所述绝缘体(3,6)为氮化物。
9.根据权利要求7所述的方法,其特征在于,所述绝缘体(3,6)为二氧化硅(SiO2),并且所注入的组分选自硅、锗和氧原子。
10.根据权利要求9所述的方法,其特征在于,硅原子在注入能量在0.5keV~5keV的范围内,注入剂量在5×1015~5×1016Si+/cm2的范围内的条件下注入。
11.根据权利要求9所述的方法,其特征在于,锗原子在注入能量在0.7keV~10keV的范围内,注入剂量在5×1015~1×1017Ge+/cm2的范围内的条件下注入。
12.根据权利要求9所述的方法,其特征在于,氧原子在注入能量在0.5keV~3keV的范围内,注入剂量在1×1015~1×1017O+/cm2的范围内的条件下注入。
13.根据权利要求8所述的方法,其特征在于,所述绝缘体(3,6)为氮化硅(Si3N4),并且所注入的组分选自硅、锗和氮原子。
14.根据权利要求13所述的方法,其特征在于,硅原子在注入能量在0.5keV~5keV的范围内,注入剂量在5×1015~5×1016Si+/cm2的范围内的条件下注入。
15.根据权利要求13所述的方法,其特征在于,锗原子在注入能量在0.7keV~10keV的范围内,注入剂量在5×1015~1×1017Ge+/cm2的范围内的条件下注入。
16.根据权利要求13所述的方法,其特征在于,氮原子在注入能量在0.5keV~3keV的范围内,注入剂量在1×1015~1×1017N+/cm2的范围内的条件下注入。
17.根据权利要求1所述的方法,其特征在于,通过化学机械抛光去除背部(15)。
18.根据权利要求1所述的方法,其特征在于,在所述结合之前,在施主衬底(1)中形成弱化区域(13),所述弱化区域(13)限定了活性层(14)和预定要去除的所述衬底(1)的残余部(15)之间的分界。
19.根据权利要求18所述的方法,其特征在于,所述弱化区域(13)通过原子组分注入形成。
20.一种“绝缘体上半导体”型异质结构(5,8),其包括介于由半导体材料形成的称为“接收”衬底的衬底(2)和由半导体材料形成的称为“活性”层的层(14)之间的至少一个绝缘层(3,6),所述异质结构的特征在于,所述绝缘层(3,6)中的至少一个包括由纳米空穴或纳米颗粒的二维层构成的俘获层(31,61),该俘获层(31,61)能够保留可能存在于所述异质结构(5,8)的各个界面处的气态组分,并限制在所述异质结构的活性层(14)表面上的缺陷的形成。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0509168A FR2890489B1 (fr) | 2005-09-08 | 2005-09-08 | Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant |
FR0509168 | 2005-09-08 | ||
PCT/EP2006/066046 WO2007028800A1 (fr) | 2005-09-08 | 2006-09-06 | Procédé de fabrication d'une hétérostructure de type semi-conducteur sur isolant |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101258591A CN101258591A (zh) | 2008-09-03 |
CN101258591B true CN101258591B (zh) | 2011-04-20 |
Family
ID=36593036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2006800328950A Expired - Fee Related CN101258591B (zh) | 2005-09-08 | 2006-09-06 | 制造绝缘体上半导体型异质结构的方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7485551B2 (zh) |
EP (1) | EP1922751B1 (zh) |
JP (1) | JP2009508329A (zh) |
KR (1) | KR100979930B1 (zh) |
CN (1) | CN101258591B (zh) |
AT (1) | ATE521085T1 (zh) |
FR (1) | FR2890489B1 (zh) |
WO (1) | WO2007028800A1 (zh) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270706A (ja) * | 2007-03-26 | 2008-11-06 | Tokyo Electron Ltd | 窒化珪素膜および不揮発性半導体メモリ装置 |
FR2919427B1 (fr) * | 2007-07-26 | 2010-12-03 | Soitec Silicon On Insulator | Structure a reservoir de charges. |
FR2926674B1 (fr) | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
FR2934925B1 (fr) * | 2008-08-06 | 2011-02-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
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-
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- 2006-01-05 US US11/327,015 patent/US7485551B2/en not_active Expired - Fee Related
- 2006-09-06 CN CN2006800328950A patent/CN101258591B/zh not_active Expired - Fee Related
- 2006-09-06 WO PCT/EP2006/066046 patent/WO2007028800A1/fr active Application Filing
- 2006-09-06 EP EP06793255A patent/EP1922751B1/fr not_active Not-in-force
- 2006-09-06 AT AT06793255T patent/ATE521085T1/de not_active IP Right Cessation
- 2006-09-06 KR KR1020087005289A patent/KR100979930B1/ko not_active IP Right Cessation
- 2006-09-06 JP JP2008529625A patent/JP2009508329A/ja active Pending
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WO2007028800A1 (fr) | 2007-03-15 |
JP2009508329A (ja) | 2009-02-26 |
KR100979930B1 (ko) | 2010-09-03 |
EP1922751A1 (fr) | 2008-05-21 |
US20070054466A1 (en) | 2007-03-08 |
FR2890489A1 (fr) | 2007-03-09 |
EP1922751B1 (fr) | 2011-08-17 |
FR2890489B1 (fr) | 2008-03-07 |
US7485551B2 (en) | 2009-02-03 |
ATE521085T1 (de) | 2011-09-15 |
KR20080040759A (ko) | 2008-05-08 |
CN101258591A (zh) | 2008-09-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
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