JP2009513009A - 基板に貼り合わされたゲルマニウム層の処理 - Google Patents

基板に貼り合わされたゲルマニウム層の処理 Download PDF

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Abstract

本発明は、基板上に薄膜のＧｅ層を有する構造体の処理方法であって、該層は該基板に予め貼り合わされており、該方法は、該層及び／又は該Ｇｅ層の下地層との界面の電気特性を向上させる処理を含み、該処理は、５００℃〜６００℃の温度で３時間を越えない処理時間で行われる熱処理であることを特徴とする処理方法に関する。
本発明はまた、Ｇｅ層を備えた構造体を形成する方法であって、該方法は、少なくともその上部に薄膜のＧｅ層を含むドナー基板と受取基板との貼り合わせを行う工程を包含し、（ａ）該Ｇｅ層が貼合界面の近傍に配置されるように、該ドナー基板を該受取基板に貼り合わせる工程と、（ｂ）該ドナー基板の該Ｇｅ層を含まない部分を除去する工程と、（ｃ）上記処理方法にしたがって、該受取基板及び該Ｇｅ層を含む構造体を処理する工程とを包含していることを特徴とする方法に関する。
【選択図】図１

Description

本発明は、マイクロエレクトロニクス分野におけるアプリケーション（例えばＭＯＳ製造）及び／又はオプトエレクトロニクス分野におけるアプリケーション（例えば光検出器）及び／又は光起電アプリケーション（例えば太陽電池）への使用を目的としたゲルマニウム・オン・インシュレータ構造（「ＧｅＯＩ」構造とも呼ぶ）等の、ゲルマニウムの層を基板上に備えた構造体の製造及び処理に関する。
ゲルマニウムは、他の材料と比べて、当該材料内での電荷の移動度が高い（理論上のホール移動度が１９００ｃｍ２Ｖ―１ｓ―１、電子移動度が３９００ｃｍ２Ｖ―１ｓ―１）という特性のために、シリコンよりも有益な電気特性を有する。
さらなるアプリケーションに応じて、例えば後の工程でその上部にトランジスタ又は集積型検出器を形成するために、該層の表面全体に亘って、良好な結晶性、電気特性及び形態特性を有するＧｅ層を製造可能であるのが望ましい。
ＵＳ６，８３３，１９５及びＵＳ２００５／００４２８４２は、それぞれ、第１の基板上におけるＧｅ層のエピタキシ成長工程と、エピタキシ成長されたＧｅ層上にＳｉＯ２膜を形成する工程と、Ｇｅ層の下にイオンを注入してその上に脆弱領域を形成する工程と、第２の基板に貼り合わせる工程と、その後、脆弱領域上のＧｅ層を除去すること（この除去技術は「スマートカット（ＳｍａｒｔＣｕｔ（登録商標））」という名前で公知である）により最終的にＧｅＯＩ構造を得る工程とを包含した、ＧｅＯＩ構造の製造方法を開示している。
また上記文献の方法は、除去工程の前に１００〜１５０℃で１〜６０時間の熱処理を行うことにより結合を強化する（つまり貼合層を高密度化する）ことと、最終のＧｅ表面仕上げ工程で、研磨、ウェットケミカル処理又はエッチングを用いて不均質性及び表面の粗さを改善することとを開示している。
ゲルマニウムが直面する第１の一般的な問題は、酸素との反応性が高く、その結果酸化ゲルマニウム層が形成され、この酸化ゲルマニウム層がＧｅ層の電気特性に悪影響を及ぼすことである。
このような酸化は、特にＧｅ／ＳｉＯ２界面において発生し得る。
ＥＰ０４２９２７４２（出願番号）によると、ＳｉＯ２層を形成する前に、どのようにＧｅＯｘＮｙパシベーション層を形成するかが公知であり、パシベーション層形成後に界面層を形成し得、Ｇｅ層の酸化を防止してＳｉＯ２との界面品質を改善することが可能になることが開示されている。
さらに、堆積された酸化物を含む多層構造において、ＳｉＯ２高密度化工程が頻繁に要求される。ＴＥＯＳ型酸化物の場合、この酸化物高密度化工程は、通常、転移されたＳｉ層について約９００℃で行われ、特に転移されたＧｅ層については部分的に実施される（或いは、産業上の製造用件に適合しないことがある）。
しかし、ＵＳ２００５／０１４８１２２において、６００℃で１時間の高密度化を行うことが提案されている。
さまざまな技術によって誘電体の堆積前にＧｅ表面を前処理することも公知である。例えば、誘電体層を形成する直前に薄いシリコンの層を堆積することが可能である（例えば、この目的の為に用いる技術についての詳細は、本明細書にて参照して援用する次の文献を参照のこと：Ｂａｉらの“Ｓｉ ｉｎｔｅｒｌａｙｅｒ ｐａｓｓｉｖａｔｉｏｎ ｏｎ ｇｅｒｍａｎｉｕｍ ＭＯＳ ｃａｐａｃｉｔｏｒｓ ｗｉｔｈ ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ ａｎｄ ｍｅｔａｌ ｇａｔｅ”Ｅｌｅｃ． Ｄｅｖ； ２６（６） ３７８−３８０ （２００５）；及びＪａｅｇｅｒらの“Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ ａ ｔｈｉｎ ｅｐｉｔａｘｉａｌ Ｓｉ ｌａｙｅｒ ａｓ Ｇｅ ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ ｔｏ ｄｅｍｏｎｓｔｒａｔｅ ｄｅｅｐ ｓｕｂ−ｍｉｃｒｏｎ ｎ− ａｎｄ ｐ−ＦＥＴｓ ｏｎ Ｇｅ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ ｓｕｂｓｔｒａｔｅｓ”Ｍｉｃｒｏ．Ｅｎｇｉｎ；８０ ２６−２９（２００５）。
転移されたＧｅ層を備えたヘテロ構造が直面する、例えばＳｍａｒｔＣｕｔが原因で生じる第２の問題は、酸化ゲルマニウムは非常に速く揮発するようになり（その酸化された形態は不安定である）、その融点が比較的低い（９３７℃）ので、限定された温度で転移を行う必要があるということである。したがって、用いる温度は急速に限定される。
さらに、ゲルマニウムの場合、ＳｍａｒｔＣｕｔのイオン注入前に傷つける厚さは、シリコンの場合と比べてかなり大きい。このことが理由で、結晶再形成（残留注入欠陥の修復）を可能にする熱処理を行うことが望ましい。
したがって、ＳｍａｒｔＣｕｔによって転移された良好な品質のＧｅ薄膜を得るために、ゲルマニウムに適した特定の温度範囲で正確に上記熱処理を実施することが必須であると言うことができる。
本発明の１つの目的は、良好な結晶性及び形態品質を有する優れたＧｅ層及びベース基板界面を有する構造を得ることである。
本発明の別の目的は、Ｇｅ層の電気特性を向上することである。
本発明の別の目的は、Ｇｅ／絶縁体界面におけるＧｅＯＩ基板の電気品質を最適化することである。
特に、Ｇｅ層が初めにドナー基板から剥離される場合、１つの目的は、マイクロエレクトロニクスのアプリケーション（例えばＭＯＳ製造）、オプトエレクトロニクスのアプリケーション及び／又は光起電のアプリケーション等のために、Ｇｅ層について高品質な電気特性、形態特性及び／又は結晶特性を確保することである。
上記目的を達成するために、第１の局面によると、本発明は、基板上に該基板に予め貼り合わされた薄膜のＧｅ層を有する構造体の処理方法を提案する。該方法は、該層及び／又は該Ｇｅ層の下地層との界面の電気特性を向上させる処理を含み、該処理は、５００℃〜６００℃の温度で３時間を越えない処理時間で行われる熱処理であり、より具体的には５２５℃〜５７５℃の温度で、より具体的には５２５℃〜５５０℃の温度で、より具体的には約５５０℃の温度で行われる熱処理であることを特徴とする処理方法である。熱処理はまた、より具体的には、約１時間継続され且つ／又は不活性雰囲気中で実施され得る。転移される薄膜層は、約１．５マイクロメートル未満の厚さ、好適には約５０〜約２００ナノメートルの厚さを有し得、且つ／又は、上記基板はシリコンで形成され得る。
ある実施形態において、上記Ｇｅ層は、上記構造体の上部層であり、該上部層は、直接的に又は貼合層のみを用いて貼り合わされている。
好適には、上記構造体は、ＧｅＯＩ構造体である。つまり、上記薄膜層と上記基板との間に電気絶縁材料の層をさらに備えている。該絶縁体層は、少なくとも実質的に酸化物、窒化物又は酸窒化物、若しくは異なる種類の層を並置した構造体で構成されている。
実際、特にそのようなＧｅＯＩ構造体において、本発明者らは、本発明による熱処理の使用により、Ｇｅ層の欠陥を実質的に修復するだけでなく、具体的には許容可能な「界面トラップ密度（Ｄｉｔ）」値を達成することにより、上記層及び／又はＧｅ／絶縁体界面の電気品質を向上させることができる。したがって、基礎的な熱処理を行うだけで、ＥＰ０４２９２７４２（出願番号）に記載されたように系の中にパシベーション層及び／又は界面層を設ける必要なく、Ｇｅ層の電気品質及び／又は光学品質を向上させ得る。
しかし、いずれの場合にも、必要に応じて、上記構造体において、薄膜層及び／又は該薄膜層と上記構造体の残りの部分との間にＧｅとの界面における電気特性及び／又は光学特性を向上することができるような材料で構成された界面層に隣接するように、パシベーション層を適宜設けることができる。
第２の局面によると、本発明は、Ｇｅ層を備えた構造体を形成する方法であって、上記方法は、少なくともその上部に薄膜のＧｅ層を含むドナー基板と受取基板との貼り合わせを行う工程を包含し、
（ａ）上記Ｇｅ層が貼合界面の近傍に配置されるように、上記ドナー基板を上記受取基板に貼り合わせる工程と、
（ｂ）上記ドナー基板の上記Ｇｅ層を含まない部分を除去する工程と、
（ｃ）上記処理方法にしたがって、上記受取基板及び上記Ｇｅ層を含む構造体を処理する工程とを包含していることを特徴とする方法を提案する。
上記ドナー基板は、バルクＧｅ基板又は上記表面上にエピタキシ成長されたＧｅ層を備えた複合構造体であり得る。
上記受取基板は、任意の種類の材料（例えば、バルクＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧｅＣ、石英、ガラス、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の合金材料などであり得る）で構成されている。
この構造体形成方法のその他の特徴は以下の通りである。
上記方法は、工程（ａ）の前に、上記Ｇｅ層上にパシベーション層を形成する工程をさらに包含しており、該パシベーション層はＧｅＯｘＮｙで構成され、さまざまな選択肢がある中で、次に挙げる技術のいずれかを用いて形成される：
・Ｇｅ表面を酸化させ、その後上記Ｇｅ酸化物を窒化する；
・熱処理；
・前駆物質としてＮＨ３、Ｎ２、Ｏ２、又はＮ２＋Ｏ２の混合物を用いてプラズマ処理を行う。
上記方法は、工程（ａ）の前に、エピタキシ成長されたＳｉ、高誘電率（「ｈｉｇｈ−ｋ」）材料、ＨｆＯ２、ＡｌＮ等の、Ｇｅとの界面における電気特性及び／又は光学特性を向上させることを目的とした材料を用いて、上記Ｇｅ層上に（或いは可能であればパシベーション層上に）界面層を形成する工程をさらに包含する。
上記方法は、工程（ａ）の前に、上記ドナー基板上及び／又は上記受取基板上に、少なくとも実質的にＳｉＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３又はＹ２Ｏ３等の酸化物、若しくは、例えばＡｌ、Ｇｅ又はＳｉなどの窒化物又は酸窒化物などの材料で構成される電気絶縁体の層を形成する工程をさらに包含している。
上記絶縁層がＳｉＯ２で形成される場合、以下の技術、すなわち、例えばシラン又はＴＥＯＳを用いたＰＥＣＶＤ、上記Ｇｅ層上及び／又は上記受取基板のＳｉ表面上に予め形成されたＳｉ層の熱酸化のうち１つを用いて形成される。
上記絶縁層の形成は約５００℃以下の温度で行われ、必要に応じて、６００℃未満の熱処理によって上記絶縁層を高密度化する工程が行われる。
上記発明の工程（ｂ）は、研磨、研削、エッチングのうちいずれかを単独で又は組み合わせて用いて実施される。
別の実施形態として、上記方法は、
工程（ａ）の前に、上記ドナー基板に原子種を注入して、上記Ｇｅ層の厚さと同様の深さに脆弱領域を形成する原子種注入工程をさらに包含し、
工程（ｂ）は、エネルギを供給して上記脆弱領域に存在する脆弱な結合部を破壊する、エネルギ供給工程を含む。
上記方法は、工程（ｂ）の後に、厚さの均一性及び表面の粗さが改善されるように、上記Ｇｅ層の仕上げ工程をさらに包含しており、表面の粗さについては、約１〜約５オングストロームＲＭＳとなるように行われ得る。
第３の局面によると、本発明は、Ｇｅ／ＳｉＯ２界面トラップの密度（「Ｄｉｔ値」）が５ｅ１３ｅＶ−１・ｃｍ−２以下、又は１ｅ１３ｅＶ−１・ｃｍ−２以下、又は約７ｅ１２ｅＶ−１・ｃｍ−２であるＳｉＯ２貼合層を介して基板に貼り合わされたＧｅ層を備えたＧｅＯＩ(Ge-on-insulator)構造体を提案する。該構造体は、必要に応じて、上記Ｇｅ層と上記ＳｉＯ２層との間にパシベーション層及び／又は界面層をさらに備えていてもよい。
その他の特徴、目的及び利点については、添付の図面を参照しつつ以下に説明する。但し、本発明は以下の説明に限定されない。
絶縁体上にゲルマニウムの薄い層を形成する方法は、以下に具体的に説明する各種工程を包含している。
図１を参照すると、ドナー基板１０は、バルク型Ｇｅ基板であり得、したがってゲルマニウム層１５はバルク材料に含まれる。
第１の変形例によると、ドナー基板１０は、エピタキシ成長されたＧｅ層１５で覆われたシリコン基板である。
第２の変形例によると、ドナー基板１０は、エピタキシ成長されたＧｅ層１５で覆われた複合構造体である。
後者の場合、ドナー基板１０は、例えば、基板からＧｅ層に向かって徐々にＧｅ濃度が上昇する、連続する複数のＳｉＧｅ層を備えたバッファ構造体がエピタキシにより形成された、バルク単結晶シリコン基板を有する構造体であり得る。
ドナー基板１０は、また、例えばＳｉ／Ｇｅ／Ｓｉ／Ｇｅのような繰り返し構造を有してもよい。
図１ｂを参照すると、受取基板２０が示されており、この基板は、その後ドナー基板１０に貼り合わされるものである。基板２０は、任意の材料（例えば、バルクＳｉ、酸化シリコン、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧｅＣ、石英、ガラス、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の合金材料などであり得る）で構成されている。
図１ｃを参照すると、ドナー基板１０及び／又は受取基板２０上に、電気絶縁材料３０の層が堆積されている。
絶縁層３０を形成する前に、ゲルマニウムの特定的な調製が適用され得る。
したがって、表面は、例えばＨＦ及び／又はオゾン溶液によって洗浄されてもよく、さらにその後ブラッシングされてもよい。
適宜、絶縁層３０を堆積する前に、層１５のパシベーションを行って、ゲルマニウムと層１５が接触することになる絶縁体との界面の品質を向上させてもよい。このパシベーションは、その後に堆積される任意の材料に対する「接着層」機能を有し得る。例えば、このパシベーションは、Ｇｅが大気中で安定し且つ界面品質が向上するように、層１５の表面上に薄いＧｅＯｘＮｙ層を形成することであり得る。この層は、例えば、以下に説明するさまざまな技術を単独で又は組み合わせて用いて形成される。
・Ｇｅの表面を酸化し、その後酸化Ｇｅを窒化する。或いは、この酸化と窒化を逆の順序で行う。
・ＮＨ３又はＮ２などの窒素前駆物質並びに水又は二酸素などの酸素前駆物質を用いて熱処理を行う。この熱処理は、関係する厚さの関数である幾分長い処理であるが、ＲＴＯ（高速熱酸化）又はＲＴＮ（高速熱窒化）処理でもあり得る。
・前駆物質ＮＨ３、Ｎ２、Ｏ２又はＮ２＋Ｏ２の混合体を用いたプラズマ処理。
さらに、必要に応じて、別のタイプのいわゆる「界面」層が、絶縁層３０の前に、ゲルマニウム層１５上に直接又はパシベーション層を介して堆積され得る。
該界面層の性質及び構成は、Ｇｅ／絶縁体界面の品質を、目的とする最終製品に応じて、電気的観点、光学的観点、機械的観点又はその他の観点から見て向上できるように選択される。該層は、薄い層であっても厚い層であってもどちらでもよく、例えばエピタキシ成長されたシリコンから構成されるか、若しくは、高誘電率層（「ｈｉｇｈ−ｋ」層）、ＨｆＯ２層又はＡｌＮ層であり得る。
したがって、該層の厚さは、典型的には数オングストローム〜数百オングストロームであり得る。
この層は、イオン注入工程の前後いずれに行われてもよい（図１ｄ参照）。
層１５の表面の前処理は、また、パシベーション層に使用される材料及び界面層に使用される材料を組み合わせた組成を有する層を形成することであり得る。
絶縁層３０は、ドナー基板１０及び／又は受取基板２０上に形成される。
絶縁層３０が受取基板２０上に形成される場合、原則として、温度に制限はない。このことは特に、該基板がシリコン又は高温に対する耐性がより高い別の材料によって形成される場合にあてはまる。このようにして、例えば、受取基板２０の少なくとも上部がシリコンで形成されている場合、熱酸化物からなる絶縁層が典型的には１０００℃を越える温度で形成され得る。
一方、該絶縁層３０がドナー基板１０上に形成される場合、上述のＧｅの物理特性のために低温（約６００℃以下又は約５００℃以下）で形成されるという利点がある。
例えば、ＳｉＨ４及びＴＥＯＳ（テトラエチルオルソシリケート）を用いて酸化シリコン層を例えば蒸着により堆積させることができ、またさまざまな種類の層、つまりＳｉＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３を形成することができる。
絶縁層３０は、また、Ａｌ、Ｇｅ、Ｓｉ又は他の元素の窒化物又は酸窒化物の層であってもよい。
これらの層は、例えばＬＰＣＶＤ（低圧化学蒸着法）又はＰＥＣＶＤ（プラズマ増速化学蒸着法）によってゲルマニウム上に堆積され得る。
このように堆積された絶縁層３０は、好適には、その後、高密度化処理されて、固定することが可能になる。
高密度化温度は、限定的な臨界温度である。実際、本方法における以降の全ての工程は、構造が変化するのを防ぐため、この高密度化温度を実質的に超えてはならない。仮に高密度化温度よりも高い温度の工程を行うと、さらなる応力が層内に生じるか又は層がさらに高密度化される。或いは、適用可能な場合、該層の脱気が起こる。したがって、本方法の残りの工程においては、上記高密度化温度を考慮する必要がある。
例えば、ゲルマニウム上に堆積されたＴＥＯＳ層について、堆積温度は３００℃〜４００℃である。ＴＥＯＳ堆積に続いて行われる高密度化は、構造体を不活性ガス（Ａｒ、Ｎ２）中で最大約６００℃に加熱することによって行われる。
高密度化温度は、下地であるＧｅの不安定な性質により制限される。このようにして、この温度は約６００℃に制限される。
絶縁層の堆積前、受取基板との貼合前、又はイオン注入工程後に、Ｇｅ界面修復熱処理を行ってもよい。この処理により、該層自体の品質を向上することが可能であり、特に界面層と絶縁層との界面の品質を向上することが可能である。
界面層のクリーニング及びパシベーション及び／又は形成は、本方法のこの段階で計画され得る。
図１ｄを参照すると、ドナー基板１０の１つの面を介して原子種注入を行って、ゲルマニウム層１５内又はゲルマニウム層１５の下に、好適にはゲルマニウム層内に脆弱領域１２を形成する。注入される種として、通常、水素又はヘリウムのように軽量なものが選択される。少なくとも２つの異なる種を注入することによる、同時注入を行ってもよい。
例えば、基本的な水素注入の場合、適用されるドース量は、４ｅ１６ａｔ／ｃｍ２〜７ｅ１６ａｔ／ｃｍ２であり得る。ＳｍａｒｔＣｕｔ法によると、エネルギは、転移されるゲルマニウムの厚さ（約１０００オングストローム〜１．５μｍ）の関数であり、４０ｋｅＶ〜２５０ｋｅＶであり得る。
同時注入の場合、エピタキシ成長されたゲルマニウム層のためのものか又はバルク材料内に存在するかどうかに関わらず、例えば水素又はヘリウムを用いることができる。使用するドース量は、水素の場合７ｅ１６ａｔ／ｃｍ２〜２ｅ１６ａｔ／ｃｍ２であり、ヘリウムの場合３ｅ１６ａｔ／ｃｍ２〜０．５ｅ１６ａｔ／ｃｍ２であり得る。イオンエネルギは、水素の場合４０ｋｅＶ〜２５０ｋｅＶ、好適には７０ｋｅＶ〜９０ｋｅＶであり、ヘリウムの場合６０ｋｅＶ〜２５０ｋｅＶ、好適には１２０ｋｅＶ〜１４０ｋｅＶであり得る。
層１５が絶縁層３０及び薄い絶縁層３０のいずれにも覆われていない場合、層１５の保護層（図１ｄには図示せず）を形成するのが好適である。この保護層は、その直下の層に対して、選択的な様態で、容易に除去可能なように構成されている。例えば、ＨｆＯ２絶縁層上にＳｉＯ２保護層を用いて同様の構成を形成することも可能である。該保護層は、その後、イオン注入の後に除去され得る。
図１ｅを参照すると、ドナー基板１０が絶縁層３０を介して受取基板２０に貼り合わされる。絶縁層３０は、貼合層としても機能し得る。このことは特に、ＳｉＯ２で形成された絶縁層３０を用いた場合にあてはまる。
絶縁層３０及び／又は界面層を設けるか設けないかに応じて、適用可能なさまざまなタイプのクリーニングを用い得る。例として以下に挙げるタイプのクリーニングは、通常、液相にて実施されるものであり、適宜ブラッシングを行ったり行わなかったり、Ｏ３を用いたり用いなかったりして実施される。
１．ゲルマニウム（又はドナー基板）のクリーニング；ＨＦ及び／又はＨＦ／Ｏ３及び／又はプラズマ及び／又はＵＶオゾン；
２．絶縁体（又は受取基板及び／又はドナー基板）のクリーニング：ＣＭＰ及び／又はプラズマ及び／又はＲＣＡ、水、ＮＨ４ＯＨ；
３．シリコン（又は受取基板）のクリーニング：ＲＣＡ、水、アンモニア。
絶縁層３０又は基板のクリーニングは、ウェットベンチ上で、又は適用可能な化学反応を利用する単ウエハ型のクリーニング装置を用いて、液体化学(liquid chemistry)によって実施し得る。
分子結合のために、ケミカルクリーニング、化学機械平坦化（ＣＭＰ）、プラズマ活性化、ブラッシング又はこれらを組み合わせたものなど、１種類以上の表面前処理を用いてもよい。プラズマ活性化は、必ずしも高い結合温度を用いなくても充分な結合が可能になる状況に特に適し得る。そのようなプラズマ処理は、クリーニングの前又は後に、受取基板２０上で実施され得る。
貼り合わせは、ドナー基板１０と受取基板２０との間で行われる。以下に説明するさまざまな状況が考えられる：
・ドナー基板１０は絶縁層３０を有するが、受取基板２０が絶縁層を備えていない場合、いわゆる「底部」貼合を行う；
・ドナー基板１０及び受取基板２０がそれぞれ絶縁層３０を備えている場合、いわゆる「中間部」貼合を行う；
・ドナー基板１０が絶縁層３０を備えておらず、受取基板２０が絶縁層３０を備えている場合、いわゆる「頂部」貼合を行う；
・ドナー基板１０及び受取基板２０のいずれもが絶縁層３０を備えていない場合、直接貼合を行う。
貼り合わせは、周囲温度にて行われ得る。この場合の貼合時間は、典型的には３〜数秒であり得る。
必要に応じて、剥離温度すなわち３００℃よりも低い温度（従来の水素注入の場合）で、貼合界面が強化され得る。
図１ｇを参照すると、充分なエネルギを与えて脆弱領域１２上の脆弱な結合部を破壊することにより、層１５がドナー基板１０から剥離される。
剥離温度範囲は、使用するイオン注入条件（ドース量、エネルギ、注入するイオンの種類など）と密接に関係している。
転移は、熱処理（層１５が初めにエピタキシ成長された層である場合に適している）又は機械的開口(mechanical opening)と組み合わされた熱処理（層１５が初めにバルクドナー基板１０内に含まれている層である場合に適している）によって実施され得る。
例えば、剥離のために用いる温度は、１５分〜３時間の間に、より具体的には３０分〜１時間の間に、５〜１０℃／分の傾斜で、２５０℃から３８０℃へと変化し得る。
温度及び条件（傾斜、雰囲気）は、産業用途に適した剥離時間が得られるように、イオン注入条件及び材料の性質に応じて適合され得る。
剥離後、損傷をうけた領域１６が層１５の頂部の上に残る。
この損傷をうけた領域に対して、使用する化学手段に応じて、さまざまな化学除去技術を考え得る。研磨のみ又は化学エッチングと組み合わせた研磨を行い得る。いずれの場合も、最後にＣＭＰ工程を用いて層１５の最終的な粗さを低減するのが好ましい。
例えば、損傷をうけた領域から約２０００オングストロームをＣＭＰ研磨することによって除去して、５００オングストローム〜２０００オングストロームの厚さを有する層を得、最終的な粗さはおよそ数オングストロームＲＭＳ、典型的には５オングストロームＲＭＳ未満とすることができる。
クリーニングは、例えば１〜５％ＨＦ溶液（好適には１％）を用いて数分間（好適には１分間）行い得るか、又は、ＨＦ−Ｏ３溶液を用いて行い得る。
Ｇｅ層、絶縁層３０及び受取基板２０を含む最終ＧｅＯＩ構造体が得られる。
本発明によると、約５００℃〜６００℃の範囲の温度、より具体的には約５２５℃〜５７５℃の範囲の温度、より具体的には５２５℃〜５５０℃の範囲の温度、より具体的には約５５０℃にて、３時間以下、より具体的には約１時間の間、適用可能であれば不活性雰囲気（アルゴン又は水素）中にて、構造体４０のアニーリング熱処理を行うことにより、ゲルマニウムからなる表面層１５の良好な電気特性及び／又は光学特性及び／又は結晶特性、特に界面における良好な電気品質が回復される。
実際、本出願人は、５００℃未満の場合にゲルマニウム層１５は完全に再構成されず（図２ａ〜図２ｃ並びに以下の説明を参照）、６００℃を越える場合に電気特性が劣化し、例えば電子及びホールの移動度が、５５０℃の場合と比べて２分の１〜５分の１に低下する（図３ａ〜図３ｂ並びに以下の説明を参照）ことに気付いた。
これらの結果は特に、絶縁層３０が（ＴＥＯＳを用いて形成された）ＳｉＯ２からなる場合に得られたが、他の種類の絶縁材料にも適合し得る。
図２ａ〜図２ｃは、受取基板２０上に転移された層１５において、透過電子顕微鏡によって撮影された３つの画像であり、それぞれ５００℃、５５０℃、６００℃の温度でアニーリングを行った後に得たものである。
このように、５００℃〜６００℃でアニーリングを行うことにより、ＳｍａｒｔＣｕｔによって転移されたゲルマニウム層１５に含まれる欠陥を、少なくとも部分的に修復することができる。
図３ａ〜図３ｂは、ＳｍａｒｔＣｕｔによって得られた２つの最終構造体サンプル４０に対して異なる最終アニーリング温度（５００℃〜６５０℃）を適用した場合の、疑似ＭＯＳ法(Pseudo-MOS method)によって得られた曲線を示す。これらの曲線は、基板２０の後部に印加される電圧（ボルト）の関数である、層１５におけるドレイン−ソース電流（アンペア）の変動を示している。
疑似ＭＯＳ法は、Ｓ．Ｃｒｉｓｔｏｌｏｖｅａｎｕらの“Ａ Ｒｅｖｉｅｗ ｏｆ ｔｈｅ Ｐｓｅｕｄｏ−ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ ｉｎ ＳＯＩ Ｗａｆｅｒｓ： Ｏｐｅｒａｔｉｏｎ， Ｐａｒａｍｅｔｅｒ Ｅｘｔｒａｃｔｉｏｎ， ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ， ｖｏｌ．４７， ｎｏ．５， Ｍａｙ ２０００に詳細に説明されている。
この方法は、ＣＭＯＳコンポーネントの任意の製造工程の前に、ＳＯＩ（semiconductor-on-insulator）ウエハの電子特性を素早く評価することを可能にする。この方法によると、Ｇｅ層は、トランジスタのボディ及び埋込絶縁体層３０が、グリッド絶縁体として働くことを示す。厚いＳｉ基板２０は、グリッドとして働き、層１５と絶縁体３０との界面に導電チャネルを含む金属支持体によって分極される。グリッド分極（正又は負）に応じて、反転チャネル又は蓄積チャネルが活性化される。層１５の表面に制御圧力プローブを適用することにより、ソース及びドレインが形成される。
このように、基板２０の分極を利用して、良好なＧｅ／絶縁体界面品質により、負荷キャリヤが界面にて又は固有のトラップにおいて補足されることを可能な限り防止することができる。これにより、層１５において、印加電場に対する良好な電機応答性が得られる（つまり電流は、基板２０に低電圧が印加された場合に激しく反応する）。
図３ａを参照すると、第１のサンプルについて試験される温度は５００℃、５５０℃、６００℃、６５０℃である。
図３ｂを参照すると、第２のサンプルについて試験される温度は５２５℃、５５０℃、５７５℃、６００℃である。
図３ａ及び図３ｂを参照すると、５００℃〜６００℃において、より好適には５２５℃〜５７５℃において、より好適には５２５℃〜５５０℃において、比較的充分であると考え得る結果が得られることがわかる。約５２５℃の場合に最良の結果が得られたが、５２５℃〜５５０℃において最適な結果が得られると結論付け得る。
さらに、以下に示す２つの表は、上記の異なる温度を適用した場合の、層１５におけるＤｉｔ値（通常ペンダント結合(pendant bonds)及び／又は結晶欠陥に起因するＧｅと絶縁体との界面に存在するトラップ数を反映している）、電子移動度及びホール移動度について、（疑似ＭＯＳ法を用いた）測定結果を示している。表１は上記第１のサンプル（図３ａ）に関し、表２は上記第２のサンプル（図３ｂ）に関する。
Figure 2009513009
Figure 2009513009
これらの曲線及び結果から以下のことがわかる：
・５００℃の場合：再結晶化が依然としていくらか存在し、結晶の問題及び界面における問題が残っている；
・５２５℃〜５５０℃の場合：構造体は、酸化物及び界面の両方について、良好な品質を有している；
・５５０℃〜６００℃の場合：絶縁体層及び界面の品質が劣る；
・６００℃を越える場合：絶縁体層及び界面の品質が低い。
上記の温度で一旦アニーリングが行われると、Ｇｅ層１５はその後少なくとも部分的に回復して、向上した電気界面品質を示す。
パシベーション層が上述のように構造体に挿入された場合、さらに向上したＤｉｔ値と共に、向上した結果が得られ得ることに留意されたい。アニーリング温度範囲は同じままであり、界面の電気品質を維持することができる。
適用可能な場合、基板２０の裏側に脱酸工程が用いられる。脱酸工程は、前面を保護した状態で、又は単面処理装置(single-face machine)を用いて、液相にて行う。
最後に、例えばＨＦ及び／又はオゾンを用いて最終クリーニングを行い得る。
ドナー基板１０、Ｇｅ層１５及び／又は受取基板２０において、ドーピング剤や炭素など、他の成分を添加してもよい。炭素を添加する場合、当該層内の炭素濃度が５０％以下、より具体的には５％以下の濃度で添加される。
最後に、本発明は、上記のＩＶ族又はＩＶ−ＩＶ族材料からなる基板１０及び２０に限定されず、ＩＩ、ＩＩＩ、ＩＶ、Ｖ又はＶＩ原子族に属する他の種類の材料並びにＩＶ−ＩＶ、ＩＩＩ−Ｖ、ＩＩ−ＶＩ原子族に属する合金にまで適用可能である。これらの材料を用いた基板の上に、Ｇｅ層１５がエピタキシ成長される（ドナー基板１０の場合）か又は貼合（受取基板２０の場合）され得る。さらに、基板１０及び／又は基板２０は、誘電材料などの非導体材料又は非半導体材料からなる中間層を含み得る。
合金材料の場合、選択された合金は、二元合金、三元合金、四元合金又はさらに高次の合金であり得ることに留意されたい。
図１ａ〜図１ｇは、本発明のＧｅＯＩ構造体形成方法の各工程を示す図である。 図２ａ〜図２ｃは、それぞれ５００℃、５５０℃及び６００℃で熱処理した後に、絶縁体上に転移されたゲルマニウムの３つの層を走査電子顕微鏡によって撮影した画像を示す図である。 図３ａ及び図３ｂは、それぞれ異なるＧｅＯＩ構造体アニーリング温度で得られた、疑似ＭＯＳ型試験の間にベース基板に印加される電圧（ボルト）の関数である、ＧｅＯＩ構造体について測定されたドレイン−ソース電流（アンペア）の曲線を示す図である。
符号の説明
１０ ドナー基板
１５ ゲルマニウム層
２０ 受取基板
３０ 絶縁層
４０ 構造体

Claims (34)

  1. 基板上に薄膜のＧｅ層を有する構造体の処理方法であって、
    前記層は前記基板に予め貼り合わされており、
    前記方法は、前記層及び／又は前記Ｇｅ層のその下地層との界面の電気特性を向上させる処理を含み、
    前記処理は、５００℃〜６００℃の温度で３時間を越えない処理時間で行われる熱処理である
    ことを特徴とする処理方法。
  2. 前記請求項に記載の処理方法において、
    前記熱処理は５２５℃〜５７５℃の温度に対応する
    ことを特徴とする処理方法。
  3. 前記請求項に記載の処理方法において、
    前記熱処理は５２５℃〜５５０℃の温度に対応する
    ことを特徴とする処理方法。
  4. 前記請求項に記載の処理方法において、
    前記熱処理は約５５０℃の温度に対応する
    ことを特徴とする処理方法。
  5. 前記請求項に記載の処理方法において、
    前記熱処理は約１時間継続される
    ことを特徴とする処理方法。
  6. 前記請求項に記載の処理方法において、
    前記熱処理は不活性雰囲気中で行われる
    ことを特徴とする処理方法。
  7. 前記請求項のいずれかに記載の処理方法において、
    前記薄膜層は、約５０〜約２００ナノメートルの厚さを有する
    ことを特徴とする処理方法。
  8. 前記請求項のいずれかに記載の処理方法において、
    前記Ｇｅ層は、前記構造体の上部層であり、
    前記上部層は、直接的に又は貼合層のみを用いて貼り合わされている
    ことを特徴とする処理方法。
  9. 前記請求項のいずれかに記載の処理方法において、
    前記基板はＳｉで形成されている
    ことを特徴とする処理方法。
  10. 前記請求項のいずれかに記載の処理方法において、
    前記構造体は、前記薄膜層と前記基板との間に電気絶縁材料の層をさらに備えたことにより、基板上の電気絶縁体層上に薄膜のＧｅ層を備えたゲルマニウム・オン・インシュレータ構造体（「ＧｅＯＩ」構造体とも呼ぶ）を形成する
    ことを特徴とする処理方法。
  11. 前記請求項に記載の処理方法において、
    前記絶縁層は、少なくとも実質的に酸化物、窒化物又は酸窒化物、若しくは異なる種類の層の積層体で構成されている、
    ことを特徴とする処理方法。
  12. 前記請求項のいずれかに記載の処理方法において、
    前記構造体は、前記薄膜層に隣接したパシベーション層をさらに備えている
    ことを特徴とする処理方法。
  13. 請求項１〜１１のいずれかに記載の処理方法において、
    前記構造体は、前記薄膜層と前記構造体の残りの部分との間に界面層をさらに備えており、前記界面層は、Ｇｅとの界面における電気特性及び／又は光学特性及び／又は結晶特性を向上することができるような材料で構成されている
    ことを特徴とする処理方法。
  14. 請求項１２に記載の処理方法において、
    前記構造体は、前記薄膜層と前記構造体の残りの部分との間に界面層をさらに備えており、前記界面層は、Ｇｅとの界面における電気特性及び／又は光学特性を向上することができるような材料で構成されている
    ことを特徴とする処理方法。
  15. Ｇｅ層を備えた構造体を形成する方法であって、
    前記方法は、少なくともその上部に薄膜のＧｅ層を含むドナー基板と受取基板との貼り合わせを行う工程を包含し、
    （ａ）前記Ｇｅ層が貼合界面の近傍に配置されるように、前記ドナー基板を前記受取基板に貼り合わせる工程と、
    （ｂ）前記ドナー基板の前記Ｇｅ層を含まない部分を除去する工程と、
    （ｃ）前記請求項のいずれかに記載の処理方法にしたがって、前記受取基板及び前記Ｇｅ層を含む構造体を処理する工程とを包含している
    ことを特徴とする方法。
  16. 前記請求項に記載の構造体形成方法であって、
    前記方法は、工程（ａ）の前に、前記Ｇｅ層上にパシベーション層を形成する工程をさらに包含している
    ことを特徴とする方法。
  17. 前記請求項に記載の構造体形成方法であって、
    前記パシベーション層はＧｅＯｘＮｙで構成され、初めに、次に挙げる技術のいずれかを単独で又は組み合わせて用いて形成される：
    ・Ｇｅ表面を酸化させ、その後前記Ｇｅ酸化物を窒化するか、若しくは酸化と窒化をこの逆の順序で行う；
    ・ＮＨ３又はＮ２などの窒素前駆物質並びに水又は二酸素などの酸素前駆物質を用いて熱処理を行う；
    ・前駆物質としてＮＨ３、Ｎ２、Ｏ２、又はＮ２＋Ｏ２の混合物を用いてプラズマ処理を行う
    ことを特徴とする方法。
  18. 請求項１５に記載の構造体形成方法であって、
    前記方法は、工程（ａ）の前に、Ｇｅとの界面における電気特性及び／又は光学特性を向上させる材料を用いて、前記Ｇｅ層上に界面層を形成する工程をさらに包含する
    ことを特徴とする方法。
  19. 請求項１６〜１７のいずれかに記載の構造体形成方法であって、
    前記方法は、工程（ａ）の前に、前記パシベーション層上に、Ｇｅとの界面における電気特性及び／又は光学特性及び／又は形態特性を向上させる材料を用いて界面層を形成する工程をさらに包含している
    ことを特徴とする方法。
  20. 請求項１８〜１９のいずれかに記載の構造体形成方法であって、
    前記界面層は、エピタキシ成長されたＳｉ、高誘電率（「ｈｉｇｈ−ｋ」）材料、ＨｆＯ２、ＡｌＮを含む材料群のうちいずれか１つで構成されている
    ことを特徴とする方法。
  21. 請求項１５〜２０のいずれかに記載の構造体形成方法であって、
    工程（ａ）の前に、前記ドナー基板上及び／又は前記受取基板上に電気絶縁体の層を形成する工程をさらに包含している
    ことを特徴とする方法。
  22. 前記請求項に記載の構造体形成方法であって、
    前記形成された絶縁層は、少なくとも実質的に、ＳｉＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３又はＹ２Ｏ３等の酸化物、若しくは、例えばＡｌ、Ｇｅ又はＳｉなどの窒化物又は酸窒化物で構成されている
    ことを特徴とする方法。
  23. 請求項１５〜２１のいずれかに記載の構造体形成方法であって、
    前記絶縁層は、少なくとも実質的にＳｉＯ２で構成され、以下の技術、すなわち：
    ・シランを用いた気相成長法；
    ・ＴＥＯＳを用いた気相成長法；
    ・前記Ｇｅ層上及び／又は前記受取基板のＳｉ表面上に予め形成されたＳｉ層の熱酸化
    のうち１つを用いて形成される
    ことを特徴とする方法。
  24. 請求項２１〜２３のいずれかに記載の構造体形成方法であって、
    前記絶縁層の形成は、約５００℃以下の温度で行われる
    ことを特徴とする方法。
  25. 請求項２１〜２４のいずれかに記載の構造体形成方法であって、
    ６００℃以下の熱処理によって前記絶縁層を高密度化する工程をさらに含む
    ことを特徴とする方法。
  26. 請求項１５〜２５のいずれかに記載の構造体形成方法であって、
    工程（ａ）の前に、前記ドナー基板に原子種を注入して、前記Ｇｅ層の厚さと同様の深さに脆弱領域を形成する原子種注入工程をさらに包含し、
    工程（ｂ）は、エネルギを供給して前記脆弱領域に存在する脆弱な結合部を破壊する、エネルギ供給工程を含む
    ことを特徴とする方法。
  27. 請求項１５〜２６のいずれかに記載の構造体形成方法であって、
    工程（ｂ）の後に、厚さの均一性及び表面の粗さが改善されるように、前記Ｇｅ層の仕上げ工程をさらに包含している
    ことを特徴とする方法。
  28. 前記請求項に記載の構造体形成方法であって、
    前記仕上げ工程は、前記Ｇｅ層の表面の粗さが約１〜約５オングストロームＲＭＳとなるように行われる
    ことを特徴とする方法。
  29. 請求項１５〜２８のいずれかに記載の構造体形成方法であって、
    前記ドナー基板は、バルクＧｅ基板又は前記表面上に前記Ｇｅ層を備えた複合構造体である
    ことを特徴とする方法。
  30. Ｇｅ／ＳｉＯ２界面トラップの密度（「Ｄｉｔ値」）が５ｅ１３ｅＶ−１・ｃｍ−２以下であるＳｉＯ２貼合層を介して基板に貼り合わされたＧｅ層を備えたＧｅＯＩ(Ge-on-insulator)構造体。
  31. 前記請求項に記載の構造体であって、
    前記Ｄｉｔ値が、４ｅ１３ｅＶ−１・ｃｍ−２以下である
    ことを特徴とする構造体。
  32. 前記請求項に記載の構造体であって、
    前記Ｄｉｔ値が、１ｅ１３ｅＶ−１・ｃｍ−２以下である
    ことを特徴とする構造体。
  33. 前記請求項に記載の構造体であって、
    前記Ｄｉｔ値が、７ｅ１２ｅＶ−１・ｃｍ−２以下である
    ことを特徴とする構造体。
  34. 前記請求項のいずれかに記載の構造体であって、
    前記Ｇｅ層と前記ＳｉＯ２層との間にパシベーション層及び／又は界面層を備えている
    ことを特徴とする構造体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062563A (ja) * 2008-09-03 2010-03-18 Soi Tec Silicon On Insulator Technologies 局所的に不動態化されたゲルマニウムオンインシュレータ基板の製造方法
JP2014138097A (ja) * 2013-01-17 2014-07-28 Shin Etsu Handotai Co Ltd ＧｅＯＩウェーハの製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2923079B1 (fr) * 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
FR2933534B1 (fr) * 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US8703521B2 (en) 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
LT5774B (lt) 2010-04-21 2011-09-26 Edvinas BAUBLYS Pirkimo sistema savitarnos būdu
US20120045883A1 (en) * 2010-08-23 2012-02-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
CN102157432A (zh) * 2011-01-24 2011-08-17 清华大学 GeOI结构及其形成方法
US8772873B2 (en) * 2011-01-24 2014-07-08 Tsinghua University Ge-on-insulator structure and method for forming the same
CN102184953B (zh) * 2011-03-10 2013-03-27 清华大学 应变GeOI结构及其形成方法
CN102169888B (zh) * 2011-03-10 2012-11-14 清华大学 应变GeOI结构及其形成方法
CN102184954B (zh) * 2011-03-10 2013-03-27 清华大学 应变Ge沟道器件及其形成方法
US8786017B2 (en) * 2011-03-10 2014-07-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
CN102201364A (zh) * 2011-05-26 2011-09-28 北京大学 一种绝缘体上锗衬底的制备方法
TWI521600B (zh) 2011-06-03 2016-02-11 應用材料股份有限公司 在矽基材上形成高生長速率低電阻率的鍺膜之方法〈一〉
CN102820251A (zh) * 2011-06-08 2012-12-12 中国科学院上海微系统与信息技术研究所 一种基于键合工艺的高k介质埋层的soi材料制备方法
CN102593039B (zh) * 2011-11-16 2014-12-10 西安电子科技大学 基于AlN埋绝缘层的机械致单轴应变GeOI晶圆的制作方法
CN102543755A (zh) * 2012-01-09 2012-07-04 复旦大学 一种实现金属-锗接触中锗衬底表面费米能级解钉扎的方法
KR102150252B1 (ko) 2013-11-12 2020-09-02 삼성전자주식회사 반도체 장치 제조방법
GB2541146B (en) * 2014-05-23 2020-04-01 Massachusetts Inst Technology Method of manufacturing a germanium-on-insulator substrate
CN106783616B (zh) * 2016-11-24 2020-09-08 清华大学 半导体结构以及制备方法
CN106531682A (zh) * 2016-11-24 2017-03-22 清华大学 GeOI结构以及制备方法
CN110247026A (zh) * 2018-03-08 2019-09-17 天津大学 一种GeCH3—RGO—SP纳米复合锂离子电池负极材料及制备方法
CN113314397A (zh) * 2021-04-16 2021-08-27 中国科学院微电子研究所 一种半导体衬底及半导体结构的制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4268584A (en) * 1979-12-17 1981-05-19 International Business Machines Corporation Nickel-X/gold/nickel-X conductors for solid state devices where X is phosphorus, boron, or carbon
JPS6346779A (ja) * 1986-08-15 1988-02-27 Nec Corp 半導体装置
US5289057A (en) * 1993-01-04 1994-02-22 Rohm Co., Ltd. Level shift circuit
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
EP0987529A1 (de) * 1998-09-14 2000-03-22 Heraeus Electro-Nite International N.V. Elektrischer Widerstand mit wenigstens zwei Anschlusskontaktfeldern auf einem Substrat mit wenigstens einer Ausnehmung sowie Verfahren zu dessen Herstellung
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6559018B1 (en) * 2002-01-18 2003-05-06 Taiwan Semiconductor Manufacturing Company Silicon implant in a salicided cobalt layer to reduce cobalt-silicon agglomeration
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2004061943A1 (en) * 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US6833195B1 (en) * 2003-08-13 2004-12-21 Intel Corporation Low temperature germanium transfer
US7279369B2 (en) * 2003-08-21 2007-10-09 Intel Corporation Germanium on insulator fabrication via epitaxial germanium bonding
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
JP4950047B2 (ja) * 2004-07-22 2012-06-13 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ ゲルマニウムの成長方法及び半導体基板の製造方法
EP1973155B1 (en) * 2004-11-19 2011-07-06 S.O.I. TEC Silicon Method for fabricating a germanium on insulator (GeOI) type wafer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062563A (ja) * 2008-09-03 2010-03-18 Soi Tec Silicon On Insulator Technologies 局所的に不動態化されたゲルマニウムオンインシュレータ基板の製造方法
JP2014138097A (ja) * 2013-01-17 2014-07-28 Shin Etsu Handotai Co Ltd ＧｅＯＩウェーハの製造方法

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