JP3795010B2

JP3795010B2 - 半導体装置の製造方法

Info

Publication number: JP3795010B2
Application number: JP2002355590A
Authority: JP
Inventors: 正文久保田; 重徳林
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2006-07-12
Anticipated expiration: 2022-12-06
Also published as: JP2004193156A

Description

【０００１】
【発明の属する技術分野】
本発明は、酸化ハフニウム（ＨｆＯ₂ ）又は酸化ジルコニウム（ＺｒＯ₂ ）等の高誘電体からなる絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＩＳ型トランジスタの一層の微細化によって、該トランジスタに設けられるゲート絶縁膜を薄膜化することにより、トランジスタの高駆動力化が図られようとしている。しかしながら、このゲート絶縁膜の薄膜化は、ゲートチャネル間に直接トンネル電流をもたらし、この直接トンネル電流の増大によりトランジスタの消費電力が大きくなるという問題がある。
【０００３】
一般に、ゲート長が０．１０μｍ以下となる微細なＭＯＳ集積回路においては、シリコン酸化膜換算膜厚値Ｅotが２ｎｍ以下となる極薄ゲート絶縁膜が必要となる。ここで、シリコン酸化膜換算膜厚とは、ある絶縁膜がシリコン酸化膜と同等の容量を得るのに要する膜厚をいう。酸化シリコン（ＳｉＯ₂ ）では、その膜厚が２ｎｍ以下となると、トンネル電流が支配的となり、とりわけ１．２ｎｍ以下では実用素子としての使用ができなくなると考えられる。
【０００４】
そこで、高駆動能力と低消費電力とを同時に実現するため、酸化シリコンと比べて誘電率が高い高誘電率絶縁膜がゲート絶縁膜に用いられようとしている。
【０００５】
また、携帯機器向けのＬＳＩ装置においては、ゲート絶縁膜がほぼ３ｎｍよりも薄膜化すると、ゲート絶縁膜を貫通する電流が許容できない範囲にまで大きくなる。このような超低消費電力機器市場向けのＬＳＩ装置の場合は、既存の３ｎｍ前後の酸化シリコンからなるゲート絶縁膜が高誘電率材料からなるゲート絶縁膜に代わることも予想される。
【０００６】
また、ＤＲＡＭ部とロジック部とが１チップに混載される混載型ＬＳＩ等に含まれるキャパシタには、従来から容量絶縁膜として酸化シリコンが用いられているが、やはり薄膜化の進展によりトンネル電流が大きくなる。このため、キャパシタの電荷保持時間が短くなるというおそれがあり、容量絶縁膜として高誘電率材料を用いる検討がなされている。
【０００７】
例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）等の金属酸化物からなる高誘電体薄膜は、一般には、スパッタ法、有機金属気相堆積（ＭＯＣＶＤ）法、原子層ＣＶＤ（ＡＬＣＶＤ）法、又は電子線エピタキシ（ＭＢＥ）法等の成膜方法により形成される。
【０００８】
ところで、高誘電体からなるゲート絶縁膜を堆積し、さらにゲート電極を形成した後に、ソース・ドレイン不純物接合を形成する、いわゆる自己整合プロセスによってトランジスタを形成する場合には、リーク電流が少ない不純物接合を得るために、ソース・ドレインへの不純物の導入後に、９００℃前後に加熱する熱処理が必要である。
【０００９】
自己整合プロセスに代えて、ゲート絶縁膜を形成するよりも前に、ソース・ドレイン領域を先に形成する、いわゆるリプレースメントプロセスを採用した場合であっても、超高真空中で高誘電体薄膜をエピタキシャル成長するＭＢＥ法を除くと、ゲート絶縁膜に良好な絶縁特性を得るためには７００℃以上の熱処理が不可欠となる。
【００１０】
これらの高誘電率材料は、一般に、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）のような金属を含む酸化物であるため、これらの金属原子が半導体製造ラインを汚染すると、例えばｐｎ接合においてリーク電流が増加したり、少数キャリアの寿命の低下の原因となったりするおそれがあるので、製造中にこれらの高誘電率材料をなるべく露出しないようにする考慮がなされている。
【００１１】
【非特許文献１】
H.R.Huff ほか、「ＩＷＧＩ２００１予稿集」、ｐ．２−１１
"Extended Abstracts of International Workshop on Gate Insulator"
【００１２】
【発明が解決しようとする課題】
しかしながら、これらの高誘電率材料は、堆積した直後は、一般にフッ酸を含む溶液に可溶であり、高誘電率材料の不要部分はフッ酸を含む溶液で容易に除去できるが、いったん６００℃以上の熱処理を受けるとフッ酸を含む溶液に対して難溶となってしまう。その結果、熱処理を受けた高誘電体材料薄膜にエッチング選択性が得られなくなるという問題がある。
【００１３】
従って、熱処理を受けた高誘電体材料薄膜が、フッ酸による洗浄後も基板（ウエハ）の表面や裏面の周縁部に残留し、残留した高誘電体材料薄膜がその後の処理工程で搬送系やステージとの接触により物理的にはがれて汚染源となり、他のウエハの金属汚染を引き起こすことにもなる。
【００１４】
また、キャパシタ絶縁膜として高誘電率材料を用いる場合にも同様の金属汚染の問題が生じる。キャパシタ絶縁膜に良好な絶縁特性を得るには、やはり７００℃以上の熱処理が必要となるが、このような熱処理により高誘電率材料がフッ酸を含む液に対して難溶となってしまい、次工程で金属汚染を引き起こす原因となる。
【００１５】
本発明は、前記従来の問題に鑑み、半導体装置に用いる誘電体薄膜、特に、酸化ハフニウム（ＨｆＯ₂ ）や酸化ジルコニウム（ＺｒＯ₂ ）等からなる高誘電体薄膜のエッチング選択性を確保すると共に、成膜後の不要部分が後工程の製造ラインを汚染しないにようすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、成膜後の薄膜における不要部分のみが可溶となるように選択的な熱処理を行なう構成とする。
【００１７】
具体的に、本発明に係る半導体装置の製造方法は、基板の上に薄膜を形成する第１の工程と、薄膜に対して選択的に熱処理を行なうことにより、薄膜に熱処理を受けた熱処理部と熱処理を受けていない非熱処理部とを形成する第２の工程と、熱処理部に対しては難溶で、且つ非熱処理部に対しては可溶なエッチング液を用いて薄膜をエッチングすることにより、薄膜における非熱処理部を除去する第３の工程とを備えている。
【００１８】
本発明の半導体装置の製造方法によると、薄膜に対して選択的に熱処理を行なうことにより、薄膜に熱処理を受けた熱処理部と熱処理を受けていない非熱処理部とを形成しておき、熱処理部に対しては難溶で且つ非熱処理部に対しては可溶なエッチング液を用いて薄膜をエッチングすることにより、薄膜における非熱処理を除去する。このため、薄膜に対してエッチング選択性を確保できると共に、薄膜におけるウエハの周縁部に対して熱処理を施さない非熱処理部とすると、成膜後の不要部分が後工程の製造ラインを汚染することがない。
【００１９】
本発明の半導体装置の製造方法は、第１の工程及び第２の工程との間に、薄膜の上に電極形成膜を形成する工程と、第２の工程及び第３の工程との間に、電極形成膜から所定形状を有する複数の電極パターンを形成することにより、薄膜における基板の周縁部分の領域を露出する工程とをさらに備えていることが好ましい。
【００２０】
一般に薄膜をＣＶＤ法により成膜すると、成膜された薄膜は基板の周縁部の裏面にまで堆積する。従って、本発明によると、ウエットエッチング法を用いているため、基板の表面の周縁部のみならず裏面に堆積した不要の薄膜を除去できるため、該薄膜が金属酸化物からなる場合には、金属酸化物を構成する金属による製造ラインの汚染を防止することができる。
【００２１】
本発明の半導体装置の製造方法において、薄膜は金属酸化物からなることが好ましい。
【００２２】
この場合に、金属酸化物は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジム、ネオジム、イットリウム及びアルミニウムのうちの少なくとも１つを含むことが好ましい。これらの金属を含む酸化物又はシリケートは比較的に大きい誘電率持つと共に、酸素との結合が強いため、安定な薄膜を形成することができる。また、これらの材料は、スパッタ法又はＣＶＤ法等で堆積した状態ではフッ化水素酸の薄い水溶液等により選択的にエッチングでき、６００℃以上の温度で熱処理するとそのエッチング速度は数十分の１以下となるので、本発明を確実に実施することができる。
【００２３】
本発明の半導体装置の製造方法において、薄膜はトランジスタにおけるゲート絶縁膜を構成することが好ましい。
【００２４】
また、本発明の半導体装置の製造方法において、薄膜はキャパシタにおける容量絶縁膜を構成することが好ましい。
【００２５】
本発明の半導体装置の製造方法において、エッチング液はフッ素を含むことが好ましい。
【００２６】
本発明の半導体装置の製造方法において、熱処理はその熱源に光を用いることが好ましい。
【００２７】
この場合に、レーザ光であることが好ましい。
【００２８】
また、この場合の光は基板に吸収される波長を有していることが好ましい。このようにすると、基板に光を吸収させ、特にその表面近傍のみを極めて短時間で且つ高温の熱処理を行なうことができるため、薄膜を高誘電体により形成したとして、該薄膜には相変化や結晶化によるリーク電流の増加が抑制される。さらに、基板の表面近傍に対して選択的に加熱されるため、０．１秒以下という極めて短時間の熱処理が可能となるので、エネルギーの利用効率が向上する。
【００２９】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００３０】
図１（ａ）〜図１（ｃ）、図２（ａ）及び図２（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の構成を示している。
【００３１】
まず、図示はしないが、例えばｐ型シリコン（Ｓｉ）からなる基板１０の上に、公知の方法により、酸化シリコン等からなる絶縁膜を溝に埋め込んでトレンチ分離領域を形成する。
【００３２】
次に、基板１０の上に、塩化ハフニウム（ＨｆＣｌ₄ ）と水蒸気（Ｈ₂ Ｏ）とを交互に供給する原子層ＣＶＤ（ＡＬＣＶＤ）法を用いて、基板１０の主面上に、厚さが数ｎｍで高誘電体材料である酸化ハフニウム（ＨｆＯ₂ ）からなるゲート絶縁膜１１を堆積する。このとき、基板１０には、主面上だけではなくその裏面の周縁部にも、ゲート絶縁膜１１が回り込んで堆積する。続いて、ＣＶＤ法又はスパッタ法により、ゲート絶縁膜１１の上に、厚さが約１５０ｎｍの窒化チタン（ＴｉＮ）からなるゲート電極形成膜１２を堆積する。続いて、堆積したゲート絶縁膜１１に対して、レーザ光を用いた局所的で且つ超短時間の熱処理を行なう。具体的には、酸素の分圧が約０．１Ｐａ以下のアルゴン（Ａｒ）雰囲気で、ゲート絶縁膜１１及びゲート電極形成膜１２Ａが堆積した基板１１を３００℃程度に加熱しながら、光出力が約７０Ｗで、パルス幅が約１０ｎｓの塩化キセノン（ＸｅＣｌ₂ ）によるエキシマレーザ光をゲート電極形成膜１２Ａに照射することにより、基板１０の表面近傍のみを選択的に加熱する。
【００３３】
ＸｅＣｌ₂ エキシマレーザ光は、フォトンのエネルギーがシリコンのバンドギャップよりも大きいため、シリコンによる吸収係数が大きい。その結果、基板１０の表面から深さが数十ｎｍまでの領域が高温となる。さらに、該レーザ光は、窒化チタンによる吸収係数も大きく且つ熱伝導性が良好であるため、熱処理のパターン密度依存性が極めて小さくなる。
【００３４】
本実施形態においては、図２（ａ）に示すように、レーザ光をビームエクスパンダによって拡大し、画角可変のスリットを通して一辺が３０ｍｍ角程度のレーザビームに整形した後、基板１０を順次走査しながら照射する。これにより、基板１０の表面に、レーザ光照射領域１００Ａとレーザ未照射領域１００Ｂとを形成する。ここで、基板１０の走査速度、レーザ光のパルス間隔及びそのピーク電力を調整して、加熱温度を８５０℃〜９５０℃程度とし、照射エネルギーを０．１Ｊ／ｃｍ² 〜０．４Ｊ／ｃｍ² とし、照射時間を約０．０５秒としている。これにより、図１（ａ）に示すように、ゲート絶縁膜１１は、加熱処理が選択的に施された加熱領域１１ａと加熱処理が施されていない非加熱領域１１ｂの状態を得る。
【００３５】
ここで、例えば、レーザ光を用いないで、基板１０の全体又は基板１０を支えるホルダ自体をも高温にすると、極めて大きな熱源が必要であり、いったん基板１０やホルダが高温になってしまうとこれらの熱容量が大きいため、容易には温度が下がらず、短時間の熱処理が困難となる。
【００３６】
続いて、図２（ｂ）に示すように、リソグラフィ法により、ゲート電極形成膜１２Ａの上にゲート電極パターン１３ａ（ゲートの詳細パターンは不図示）を持つレジストパターン１３を形成する。このとき、同時にレジストパターン１３の周縁部をも３ｍｍ程度の幅で除去することにより、レジストパターン１３からエッジカット領域１３ｂとしてゲート電極形成膜１２Ａを露出する。
【００３７】
続いて、レジストパターン１３をマスクとして、塩素（Ｃｌ₂ ）ガスを主成分とするプラズマを用いたドライエッチングにより、ゲート電極形成膜１２Ａに対してエッチングを行なう。これにより、図１（ｂ）に示すように、ゲート電極形成膜１２Ａから複数のゲート電極膜１２Ｂが形成されると共に、ゲート電極形成膜１２Ａのエッジカット領域１３ｂがエッチングにより除去される結果、基板１０上のエッジカット領域１３ｂにはゲート絶縁膜１１が露出した状態で完了する。
【００３８】
次に、図１（ｃ）に示すように、枚葉式のスピンエッチャによりフッ化水素酸（ＨＦ）の３０分の１希釈水溶液を用いて、基板１０に露出しているゲート絶縁膜１１をエッチングにより除去する。ここで、図３に示すように、熱処理をしていないＨｆＯ₂ からなる高誘電体膜と、約９００℃の窒素雰囲気で５分間の熱処理を行なった後のＨｆＯ₂ からなる高誘電体膜とのエッチング速度は２０倍以上も異なる。また、熱処理をしていない高誘電体膜は、熱酸化膜と比べても１０倍以上もエッチング速度が大きい。
【００３９】
その結果、図１（ｂ）に示したゲート絶縁膜１１のエッジカット領域１３ｂに露出する非加熱領域１１ｂは、レーザ光による熱処理を受けていないため、速やかに除去される。このとき、基板１０の裏面に回りこんで堆積したゲート絶縁膜１１も同時に除去される。
【００４０】
このように、本実施形態によると、基板１０の裏面を含め周縁部（エッジカット領域１３ｂに堆積する高誘電体膜（ゲート絶縁膜１１）を容易に除去できるため、高誘電体膜に含まれる金属、ここでは金属ハフニウム（Ｈｆ）によるラインの汚染が生じるおそれが確実に小さくなる。
【００４１】
続いて、従来の半導体装置の製造工程と同様に、図示はしていないが、ゲート電極膜１２Ｂの各側面上に側壁絶縁膜を形成し、その後、ゲート電極膜１２Ｂ及び側壁絶縁膜をマスクとして、基板１０のソースドレイン領域に対してヒ素（Ａｓ）イオンを注入する。さらに、窒素雰囲気において温度が約９５０℃で３分間のＲＴＡ(ラピッドサーマルアニーリング)処理を行なう。
【００４２】
その後、基板１０の上に各ゲート電極膜１２Ｂを含む全面にわたって層間絶縁膜を形成し、その後、所定の配線を形成して、ｎチャネルＭＯＳトランジスタが形成される。
【００４３】
このようにして得られた本実施形態に係るＭＯＳトランジスタは、ゲート電極膜１２Ｂに金属化合物（ＴｉＮ）を用いており、ゲート電極自体に空乏化が生じないため、電気的なシリコン酸化膜換算膜厚値Ｅotも最小で０．９ｎｍを得ている。
【００４４】
また、ゲート電極膜１２Ｂと基板１０との間に、１Ｖの電圧を印加した場合のリーク電流は、厚さが０．９ｎｍのシリコン酸化膜のそれと比べて２桁以上も小さいことを確認している。
【００４５】
なお、本実施形態においては、金属酸化物からなる高誘電体材料に酸化ハフニウム（ＨｆＯ₂ ）用いたが、これに限られず、金属元素として、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、イットリウム（Ｙ）及びアルミニウム（Ａｌ）のうちの少なくとも１つを含むことが好ましい。
【００４６】
また、高誘電率材料膜を単層膜としたが、複数の高誘電体膜が積層された、いわゆるスタック構造や、極薄膜が多層に積層されたラミネート構造であっても良い。
【００４７】
さらに、金属酸化物からなる高誘電体材料をゲート絶縁膜１１として用いたが、ＤＲＡＭキャパシタにおける容量絶縁膜に用いても、本発明は有効である。すなわち、ゲート絶縁膜１１の場合と同様に、基板１０の周縁部に堆積した容量絶縁膜にはレーザ光を照射せずに非加熱部分を形成し、形成した非加熱部分をフッ酸により除去することにより、容量絶縁膜を構成する高誘電体材料に含まれる金属によるライン汚染を確実に防止することができる。
【００４８】
以上説明したように、本実施形態によると、高誘電体からなる絶縁膜の特性を熱処理により損なうことなく、良好な特性を維持しながら、絶縁膜の不要部分を確実に且つ容易に除去することができる。
【００４９】
【発明の効果】
本発明に係る半導体装置の製造方法によると、薄膜に対するエッチング選択性を確保できると共に、薄膜におけるウエハの周縁部に対して熱処理を施さない非熱処理部を形成すると、成膜後の不要部分が後工程の製造ラインを汚染することがない。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の平面図である。
【図３】ＨＦ水溶液によるＨｆＯ₂ からなる高誘電体膜のエッチング速度の熱処理依存性を示すグラフである。
【符号の説明】
１０基板（ウエハ）
１１ゲート絶縁膜
１１ａ加熱領域
１１ｂ非加熱領域
１２Ａゲート電極形成膜
１２Ｂゲート電極膜
１３レジストパターン
１３ａゲート電極パターン
１３ｂエッジカット領域
１００Ａレーザ光照射領域
１００Ｂレーザ未照射領域

Claims

基板の上に高誘電体材料からなるゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に電極形成膜を形成する第２の工程と、
前記電極形成膜に対して選択的に光照射を行なうことにより、前記電極形成膜の下に位置する前記ゲート絶縁膜に、前記光照射により加熱された熱処理部と前記光照射を受けていない非熱処理部とを形成する第３の工程と、
前記電極形成膜から所定形状を有する複数の電極パターンを形成すると共に、前記基板の周縁部分にある前記電極形成膜を除去する第４の工程と、
前記熱処理部に対しては難溶で、且つ前記非熱処理部に対しては可溶なエッチング液を用いて、前記ゲート絶縁膜における前記非熱処理部を除去する第５の工程とを備え、
前記非熱処理部には前記基板の周縁部分が含まれていることを特徴とする半導体装置の製造方法。
前記周縁部分は、前記基板の主面及び裏面の周縁部であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第４の工程において、前記電極形成膜が除去されることにより、前記ゲート絶縁膜における前記基板の周縁部分の領域を露出することを特徴とする請求項１に記載の半導体装置の製造方法。
前記高誘電体材料は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジム、ネオジム、イットリウム及びアルミニウムのうちの少なくとも１つを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記ゲート絶縁膜は、キャパシタにおける容量絶縁膜として構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
前記エッチング液はフッ素を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記光はレーザ光であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記光は、前記基板に吸収される波長を有していることを特徴とする請求項７に記載の半導体装置の製造方法。
前記光照射は、基板に対して光を順次走査しながら行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
前記レーザ光は、ＸｅＣｌ ₂ エキシマレーザ光であることを特徴とする請求項７に記載の半導体装置の製造方法。