FR2788374A1 - Procede de fabrication d'un dispositif a semiconducteur du type soi - Google Patents
Procede de fabrication d'un dispositif a semiconducteur du type soi Download PDFInfo
- Publication number
- FR2788374A1 FR2788374A1 FR9911826A FR9911826A FR2788374A1 FR 2788374 A1 FR2788374 A1 FR 2788374A1 FR 9911826 A FR9911826 A FR 9911826A FR 9911826 A FR9911826 A FR 9911826A FR 2788374 A1 FR2788374 A1 FR 2788374A1
- Authority
- FR
- France
- Prior art keywords
- attack
- soi
- soi layer
- layer
- solution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000000203 mixture Substances 0.000 claims description 9
- 239000008246 gaseous mixture Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000005284 excitation Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 30
- 239000013078 crystal Substances 0.000 abstract description 24
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 230000008569 process Effects 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 5
- 239000000243 solution Substances 0.000 description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- 229910001868 water Inorganic materials 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 20
- 239000012535 impurity Substances 0.000 description 20
- 239000007789 gas Substances 0.000 description 17
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 12
- 239000003795 chemical substances by application Substances 0.000 description 9
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 7
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 7
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- KMUONIBRACKNSN-UHFFFAOYSA-N potassium dichromate Chemical compound [K+].[K+].[O-][Cr](=O)(=O)O[Cr]([O-])(=O)=O KMUONIBRACKNSN-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000002560 therapeutic procedure Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
Abstract
Dans la fabrication d'un dispositif à semiconducteur, on amincit une couche SOI (3) sans utiliser un processus d'oxydation thermique. On immerge un substrat SOI (10) dans un bain d'attaque consistant en une solution NH3 -H2 O2 -H2 O, pour lui appliquer une attaque isotrope. Ceci produit une couche SOI (3) de 100 nm d'épaisseur dépourvue de défauts cristallins.
Description
PROCEDE DE FABRICATION D'UN DISPOSITIF A SEMICONDUCTEUR
DU TYPE SOI
La présente invention concerne un procédé de fabrication d'un dispositif à semiconducteur, et en particulier un procédé de fabrication d'un dispositif à semiconducteur formé sur un substrat silicium sur isolant (ou SOI). Des dispositifs à semiconducteur (dispositifs SOI) formés sur un
substrat SOI ("Silicon On Insulator") ont des avantages tels qu'une capa-
cité de jonction réduite et une meilleure tension de claquage de l'isola-
tion entre éléments, par rapport à des dispositifs à semiconducteur
(dispositifs massifs) formés sur un substrat massif.
La figure 5 est une coupe d'un substrat SOI 10. Le substrat SOI a une structure comportant une pellicule d'oxyde enterrée 2 et une couche de silicium monocristallin (qu'on appellera ci-après "couche SOI") 3 superposées sur la surface principale du substrat en silicium 1. Sur la figure 5, la pellicule d'oxyde enterrée 2 mesure approximativement 370 nm d'épaisseur, et la couche SOI 3 mesure approximativement 200 nm d'épaisseur.
Au moment de la formation du substrat, l'épaisseur de la cou-
che SOI 3 du substrat SOI 10 est d'environ 200 nm, comme représenté
sur la figure 5. Cependant, dans la fabrication de dispositifs à semicon-
ducteur, il est nécessaire de réduire l'épaisseur de la couche SOI 3 con-
formément aux spécifications de dispositifs à semiconducteur désirés, ce
qu'on appelle un processus d'amincissement de la couche SOI 3.
Comme représenté sur la figure 6, la couche SOI 3 est amincie jusqu'à une épaisseur modérée dans une région de formation d'élément à semiconducteur (région active) AR de la surface principale du substrat
SOI 10.
Lorsque l'épaisseur de la couche SOI exigée pour la fabrication
de dispositifs à semiconducteur est par exemple de 100 nm, il est néces-
saire de réduire d'environ 100 nm l'épaisseur de la couche SOI 3 du substrat SOI 10, du fait que son épaisseur d'origine est d'environ 200 nm. On a habituellement adopté des techniques pour effectuer une oxydation thermique de la couche SOI 3, pour rendre la couche SOI 3 plus mince. Plus précisément, on chauffe le substrat SOI 10 à environ 10000C et on l'expose à une atmosphère d'oxygène pour l'oxydation thermique, de façon qu'une pellicule d'oxyde thermique 4 de 220 nm d'épaisseur soit formée sur la couche SOI 3, comme représenté sur la figure 7. Ceci consomme environ 100 nm de silicium qui forme la couche
SOI 3, ce qui réduit la couche SOI 3 à environ 100 nm.
Apres l'enlèvement de la pellicule d'oxyde thermique 4 avec une solution d'acide fluorhydrique, la couche SOI 3 du substrat SOI 10 a une
épaisseur d'environ 100 nm, comme représenté sur la figure 8.
Le problème est ici le silicium en surplus (silicium interstitiel injecté pendant l'oxydation), c'est-à-dire un phénomène selon lequel des
atomes de silicium interstitiels, apparaissant dans l'interface entre le sili-
cium et la pellicule d'oxyde de silicium pendant l'oxydation thermique de la couche SOI 3, forment des défauts cristallins DF dans la couche SOI 3,
comme représenté sur la figure 8. Lorsque des dispositifs à semiconduc-
teur sont formés dans la couche SOI 3 avec les défauts cristallins DF, un
courant de fuite anormal apparaît pendant le fonctionnement des dispo-
sitifs. La figure 9 montre schématiquement un exemple dans lequel des dispositifs CMOS (dispositifs du type métal-oxyde- semiconducteur complémentaire) sont formés dans la couche SOI 3 amincie. Sur la figure 9, la couche SOI 3 est divisée électriquement en une région NMOS avec un ensemble de transistors à effet de champ MOS de type N (N-MOSFET) 15, et en une région PMOS avec un ensemble de transistors à effet de champ MOS à canal P (P-MOSFET) 25, par une pellicule d'isolation
d'éléments 5 qui est formée par une pellicule isolante telle qu'une pelli-
cule d'oxyde de silicium.
Le N-MOSFET 15 a une région d'impuretés de type P 14 avec des impuretés de dopage de type P introduites dans la couche SOI 3; une pellicule d'oxyde de grille 11 formée sur la région d'impuretés de type P 14; une électrode de grille 12 formée sur la pellicule d'oxyde de grille 11;
et des régions de source/drain 13 avec des impuretés de type N intro-
duites dans ces régions avec une concentration de dopage relativement élevée, qui sont formées dans la couche SOI 3 de part et d'autre de la
région d'impuretés de type P 14.
Le P-MOSFET 25 a une région d'impuretés de type N 24 avec des impuretés de dopage de type N introduites dans la couche SOI 3; une pellicule d'oxyde de grille 21 formée sur la région d'impuretés de type N 24; une électrode de grille 22 formée sur la pellicule d'oxyde de grille 21; et des régions de source et de drain avec des impuretés de type
P introduites dans ces régions avec une concentration relativement éle-
vée, qui sont formées dans la couche SOI 3 de part et d'autre de la ré-
gion d'impuretés de type N 24.
Comme représenté sur la figure 9, des MOSFET comprenant les défauts cristallins DF sont formés en proportion d'une densité de défauts cristallins dans la formation d'un ensemble de MOSFET dans la couche SOI 3 ayant les défauts cristallins DF. Ceci conduit à des anomalies de
caractéristiques et un fonctionnement défectueux.
Les figures 8 et 9 montrent seulement schématiquement les défauts cristallins DF dans la couche SOI 3, et des défauts cristallins réels sont plus complexes. En outre, il est difficile de détecter l'état des défauts cristallins, tels qu'ils existent, après l'oxydation thermique pour l'amincissement de la couche SOI, ce qui fait que la présence de défauts cristallins est confirmée par la manifestation des défauts cristallins sous
l'effet d'une attaque sélective, comme une attaque Secco.
L'attaque Secco fait référence à une attaque utilisant un agent
d'attaque appelé "Secco", ou une attaque utilisant à titre d'agent d'atta-
que une solution aqueuse d'un mélange de bichromate de potassium (K2Cr207) à 0,15 mol/I, et de 48% d'acide fluorhydrique (HF), dans le
rapport 1:2. Ceci vise à faire apparaître des défauts cristallins en utili-
sant une caractéristique selon laquelle la vitesse d'attaque dans une partie avec des défauts cristallins est plus élevée que celle dans une
partie sans défauts cristallins.
De cette manière, le procédé d'amincissement classique de la couche SOI comprenait le processus d'oxydation thermique de la couche SOI, ce qui fait qu'il avait un problème consistant en ce qu'il occasionnait
des défauts cristallins dans la couche SOI du fait de l'oxydation thermi-
que. Un premier aspect de la présente invention porte sur un procé- dé de fabrication d'un dispositif à semiconducteur comprenant les étapes suivantes: on prépare un substrat SOI; on attaque de façon isotrope une couche SOI du substrat SOI jusqu'à une épaisseur prédéterminée, avec
une solution de NH3-H202-H20; et on forme des dispositifs à semicon-
ducteur sur la couche SOI amincie.
Selon un second aspect de la présente invention, dans le pro-
cédé de fabrication du premier aspect, le rapport des composants NH3 et
H202 dans la solution NH3-H202-H20 est fixé à 1:1.
Selon un troisième aspect de la présente invention, dans le procédé de fabrication du second aspect, le rapport des composants dans la solution NH3-H202-H2O est fixé à 1:1:5, et la température de la
solution est comprise dans une plage allant de 50 C à moins de 100 C.
Selon un quatrième aspect de la présente invention, dans le procédé de fabrication du second aspect, le rapport des composants dans la solution NH3-H202-H20 est fixé à 1:1:1, et la température de la
solution est comprise dans une plage allant de 50 C à moins de 100 C.
Un cinquième aspect de la présente invention porte sur un pro-
cédé de fabrication d'un dispositif à semiconducteur, comprenant les éta-
pes suivantes: on prépare un substrat SOI; on attaque de façon isotrope une couche SOI du substrat SOI jusqu'à une épaisseur prédéterminée, par attaque avec écoulement descendant, dans laquelle un plasma est produit par l'excitation d'un gaz d'attaque prédéterminé par de l'énergie haute fréquence ou micro-onde, et des radicaux qui sont des atomes ou
des molécules chimiquement actifs, inclus dans le plasma, sont trans-
portés vers le substrat SOI dans un écoulement du gaz d'attaque pour
être utilisés à titre d'espèces actives pour l'attaque; et on forme des dis-
positifs à semiconducteur sur la couche SOI amincie.
Selon un sixième aspect de la présente invention, dans le pro-
cédé de fabrication du cinquième aspect, le gaz d'attaque est l'un des suivants: un mélange gazeux de CF4 et 02, un mélange gazeux de NF3
et 02, le gaz Cl2, un mélange gazeux de C12 et NF3, ou le gaz NF3.
Dans le procédé de fabrication d'un dispositif à semiconducteur du premier aspect, des atomes de silicium sont progressivement enlevés de la surface de la couche SOI, du fait que la couche SOI est attaquée de façon isotrope jusqu'à une épaisseur prédéterminée avec la solution
de NH3-H202-H20. Par conséquent, du silicium en surplus n'est pas pro-
duit dans la couche SOI, ce qui évite l'apparition de défauts cristallins dans la couche SOI à cause du silicium en surplus. Ceci conduit à éviter
l'apparition d'anomalies de caractéristiques ou d'un fonctionnement dé-
fectueux résultant de défauts cristallins lorsque des dispositifs à semi-
conducteur sont formés dans la couche SOI amincie.
Dans le procédé de fabrication d'un dispositif à semiconducteur
du second aspect, le rapport des composants NH3 et H202 dans, la solu-
tion NH3-H202-H2O est fixe à 1:1. Ceci évite une rugosité de surface de
la couche SOI.
Dans le procédé de fabrication d'un dispositif à semiconducteur
du troisième aspect, le rapport des composants dans la solution NH3-
H202-H20 est fixé à 1:1:5, et la température de la solution est Comprise dans une plage allant de 50 C à moins de 100 C. Ceci évite une vitesse d'attaque trop basse de la couche SOI et permet une attaque maîtrisée
de la couche SOI.
Dans le procédé de fabrication d'un dispositif à semiconducteur
du quatrième aspect, le rapport des composants dans la solution NH3-
H202-H20 est fixé à 1:1:1, et la température de la solution est comprise
dans une plage allant de 50 C à moins de 100 C. Ceci augmente la vi-
tesse d'attaque de la couche SOI en comparaison avec le cas dans lequel le rapport est fixé à 1:1:5, et permet également une attaque maîtrisée de
la couche SOI.
Dans le procédé de fabrication d'un dispositif à semiconducteur
du cinquième aspect, des atomes de silicium sont enlevés progressive-
ment de la surface de la couche SOI, du fait que la couche SOI est atta-
quée de façon isotrope jusqu'à une épaisseur prédéterminée par l'attaque
avec écoulement descendant. Du silicium en surplus n'est donc pas pro-
duit dans la couche SOI, ce qui évite l'apparition de défauts cristallins dans la couche SOI à cause du silicium en surplus. Ceci conduit à éviter
l'apparition d'anomalies de caractéristiques ou d'un fonctionnement dé-
fectueux résultant de défauts cristallins, lorsque des dispositifs à semi-
conducteur sont formés dans la couche SOI amincie. En outre, I'attaque
avec écoulement descendant utilise des radicaux à titre d'espèces d'atta-
que, et elle transporte ces radicaux vers le substrat SOI dans un écoulement de gaz d'attaque. Ceci évite que le substrat SOI ne soit exposé à
des particules chargées dans le plasma, ce qui évite l'apparition de dé-
fauts cristallins dans la surface de la couche SOI, à cause d'un bombar-
dement ionique.
Le procédé de fabrication d'un dispositif à semiconducteur du
sixième aspect permet une attaque effective de la couche SOI.
Un but de la présente invention est donc de parveni-r à un pro-
cédé pour amincir une couche SOI sans utiliser un processus d'oxydation thermique. D'autres caractéristiques et avantages de la présente invention
seront mieux compris à la lecture de la description détaillée qui va suivre
de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite
de la description se réfère aux dessins annexés, dans lesquels:
Les figures 1 à 3 sont des illustrations schématiques d'un pro-
cédé de fabrication d'un dispositif à semiconducteur conforme à un pre-
mier mode de réalisation préféré de la présente invention.
La figure 4 est une illustration schématique d'un procédé de fabrication d'un dispositif à semiconducteur conforme à un second mode
de réalisation préféré de la présente invention.
Les figures 5 et 7 a 9 sont des illustrations schématiques d'un
procédé de fabrication classique d'un dispositif à semiconducteur.
La figure 6 est une illustration schématique d'une région active
d'un dispositif à semiconducteur.
1. Premier mode de réalisation préféré En se référant aux figures 1 à 3, on va maintenant décrire un procédé de fabrication d'un dispositif à semiconducteur conforme à un
premier mode de réalisation préféré de la présente invention.
La figure 1 est une coupe d'un substrat SOI 10. Le substrat SOI a une structure comportant une pellicule d'oxyde enterrée 2 et une couche de silicium monocristallin (qu'on appelle ci-après "couche SOI") superposées sur la surface principale d'un substrat en silicium 1. Sur la figure 1, la pellicule d'oxyde enterrée 2 mesure approximativement 370 nm d'épaisseur, et la couche SOI 3 mesure approximativement 200 nm d'épaisseur. Lorsque l'épaisseur de la couche SOI qui est exigée pour la fa- brication de dispositifs à semiconducteur est par exemple de 100 nm, la
couche SOI 3 doit être réduite d'environ 100 nm. Ceci exige que le subs-
trat SOI 10 soit attaqué de façon isotrope par ce qu'on appelle l'attaque par voie humide utilisant à titre d'agent d'attaque une solution aqueuse d'un mélange d'ammoniaque et d'eau oxygénée, c'est-à- dire une solution
NH3-H202-H20.
Plus précisément, le substrat SOI 10 est immergé dans un bain d'attaque rempli avec la solution NH3-H202-H20, pour être attaqué de façon isotrope. A ce moment, on adopte un procédé d'immersion pour faire circuler la solution NH3-H202-H20 dans le bain. Après le traitement
d'attaque, on nettoie le substrat SOI avec de l'eau courante.
Nous fixons ici à 1:1:5 le rapport des composants dans la solu-
tion NH3-H202-H20, et la température de la solution à 50 C ou plus.
Cette solution est produite par exemple à partir d'ammoniaque contenant 30% en masse d'ammoniac, et d'eau oxygénée contenant 30% en masse
de peroxyde d'hydrogène.
La figure 2 montre le substrat SOI 10 avec la couche SOI 3 de nm d'épaisseur amincie par l'attaque isotrope. La couche SOI 3 sur
la figure 2 n'a aucun défaut cristallin. Ceci vient du fait que l'attaque iso-
trope utilisant la solution NH3-H202-H20 à titre d'agent d'attaque enlève
progressivement des atomes de silicium à partir de la surface de la cou-
che SOI 3, au lieu de consommer des atomes de silicium par oxydation
thermique de la couche SOI 3, comme dans les techniques classiques.
Ce procédé ne produit pas de silicium en surplus dans la couche SOI 3, ce qui évite l'apparition de défauts cristallins dans la couche SOI 3 à
cause du silicium en surplus.
Lorsqu'on utilise à titre d'agent d'attaque la solution NH3-H202-
H20 ayant le rapport mentionné ci-dessus, la vitesse d'attaque R ( /min)
du silicium, c'est-a-dire la couche SOI, peut s'exprimer de la façon sui-
vante:
1 018 ' 11211 (1)
R = 1,49 x 1018 exp ( k)(1) Dans l'Equation (1), k est la constante de Boltzmann et T est la température absolue de la solution. Pour la température de solution de C, la vitesse d'attaque est d'environ 0,2 A/min. Lorsque la vitesse d'attaque peut être inférieure à 0,2 A/min, il va sans dire que l'attaque
peut être effectuée à une température de solution inférieure à 50 C.
Pour réduire la durée pour le traitement d'attaque, il est néces-
saire d'augmenter la vitesse d'attaque. Il y a deux techniques pour ceci:
une technique pour augmenter la température de la solution; et une tech-
nique pour faire varier le rapport de composants dans la solution.
Conformément à la technique pour augmenter la température de
la solution, lorsque la température de la solution est fixée à 80 C, la vi-
tesse d'attaque est d'environ 8 A/min, d'après l'Equation (1). Par consé-
quent, l'attaque de la couche SOl de 100 nm (c'est-à-dire 1000 A) exige un temps de traitement d'environ 125 minutes. Ce traitement d'attaque de minutes peut être effectué en une seule fois, mais il peut être divisé
et non effectué en une seule fois.
Conformément à la technique pour faire varier le rapport de
composants dans la solution, on augmente la vitesse d'attaque en aug-
mentant les rapports de NH3 et H202 à H20, tout en maintenant le rap-
port NH3-H202 de 1:1. Ainsi, le rapport des composants dans la solution NH3-H202-H20 est fixé à 1:1:1, et la température de la solution est fixée à 80 C. La vitesse d'attaque dans ce cas est d'environ 40 A/min, ce qui
fait que l'attaque de la couche SOl de 100 nm exige un temps de traite-
ment d'environ 25 minutes.
Il est également possible d'augmenter le rapport de NH3 a H202
au-delà de 1:1, pour augmenter la vitesse d'attaque, mais ceci peut oc-
casionner une rugosité de surface de la couche SOl. Pour éviter ceci, le rapport entre H202 et NH3 doit de préférence être de 1:1. En d'autres
termes, on peut effectivement éviter une rugosité de surface de la cou-
che SOl en augmentant le rapport de H202 à NH3. Si la rugosité de sur-
face de la couche SOl occasionne spécialement des problèmes, on peut
fixer à moins de 1 le rapport de NH3 à H202, après avoir admis une ré-
duction de la vitesse d'attaque.
A l'un comme à l'autre des rapports de composants de 1:1:5 et 1:1:1 dans la solution NH3-H202-H20, on peut augmenter la vitesse
d'attaque en augmentant davantage la température de la solution. Ce-
pendant, I'augmentation de la température de la solution accélère l'éva-
poration de H20 et augmente la dégradation des composants de la solu-
tion au cours du temps, ce qui occasionne des difficultés dans la com-
mande de la valeur d'attaque de la couche SOI. Par conséquent, la tem-
pérature de la solution doit de préférence être de 50 C ou plus et de
moins de 100 C.
La figure 3 montre schématiquement un exemple dans lequel des dispositifs CMOS sont formés dans la couche SOI 3 amincie. Sur la figure 3, la couche SOI 3 est divisée électriquement en une région NMOS
avec un ensemble de N-MOSFET 15, et une région PMOS avec un en-
semble de P-MOSFET 25, par une pellicule d'isolation d'éléments 5 qui
est formée par une pellicule isolante telle qu'une pellicule d'oxyde de si-
licium. Le N-MOSFET 15 a une région d'impuretés de type P 14 avec des impuretés de dopage de type P introduites dans la couche SOI 3; une pellicule d'oxyde de grille 11 formée sur la région d'impuretés de type P 14; une électrode de grille 12 formée sur la pellicule d'oxyde de grille 11; et des régions de source/drain 13 avec des impuretés de dopage de type
P introduites dans ces régions avec une concentration relativement éle-
vee, qui sont formées dans la couche SOI 3 de façon à être situées de
part et d'autre de la région d'impuretés de type P 14.
Le P-MOSFET 25 a une région d'impuretés de type N 24 avec des impuretés de dopage de type N introduites dans la couche SOI 3; une pellicule d'oxyde de grille 21 formée sur la région d'impuretés de type N 24; une électrode de grille 22 formée sur la pellicule d'oxyde de
grille 21; et des régions de source/drain 23 avec des impuretés de do-
page de type P introduites dans ces régions avec une concentration rela-
tivement élevée, qui sont formées dans la couche SOI 3 de part et d'au-
tre de la région d'impuretés de type N 24.
Du fait que la couche SOI 3 n'a pas de défauts cristallins,
comme représenté sur la figure 3, il n'apparaît pas une anomalie de ca-
ractéristique ou un défaut de fonctionnement à cause de défauts cristal-
lins. Effet caractéristique Conformément au premier mode de réalisation préféré de la présente invention, la couche SOI est amincie en enlevant progressive- ment des atomes de silicium à partir de la surface, par attaque isotrope
utilisant à titre d'agent d'attaque la solution NH3-H202-H20. Par consé-
quent, du silicium en surplus n'est pas produit dans la couche SOI, ce qui empêche l'apparition de défauts cristallins dans la couche SOI à cause
du silicium en surplus. Ceci évite l'apparition d'anomalies de caractéristi-
que ou d'un défaut de fonctionnement à cause de défauts cristallins lors-
que des dispositifs à semiconducteur sont formés dans la couche SOI amincie. En outre, le processus d'amincissement ci-dessus de la couche SOI est effectué à des températures basses allant de 50 C à moins de C, auxquelles une oxydation thermique se produit difficilement. Par
conséquent, le substrat SOI n'est pas chauffé à 1000 C ou plus, contrai-
rement au substrat SOI classique. Ceci évite le problème de la formation
de défauts cristallins par contrainte thermique du substrat SOI.
En outre, la solution NH3-H202-H20 est habituellement utilisée pour nettoyer des substrats en silicium, ce qui a en particulier l'effet d'enlever des particules. Des particules collées au substrat SOI peuvent
donc également être enlevées.
Modification Bien que dans le premier mode de réalisation préféré, I'attaque isotrope utilise la solution NH3-H202-H20 à titre d'agent d'attaque pour
amincir la couche SOI, I'agent d'attaque peut être une solution d'hy-
droxyde de sodium (NaOH) ou une solution d'hydroxyde de potassium
(KOH).
La solution d'hydroxyde de sodium et la solution d'hydroxyde de potassium sont caractérisées par une manipulation facile et l'absence de nécessité de les chauffer, à cause de leur vitesse d'attaque élevée même
à la température ambiante.
Par exemple, la vitesse d'attaque de la solution d'hydroxyde de sodium avec une concentration en masse d'environ 15% est d'environ
nm/min à une température de 60 C; et la vitesse d'attaque de la so-
lution d'hydroxyde de potassium avec une concentration en masse d'envi-
ron 20% est d'environ 100 nm/min à une température de 60 C.
2. Second mode de réalisation préféré Dans le procédé de fabrication d'un dispositif à semiconducteur
conforme au premier mode de réalisation préféré de la présente inven-
tion, la couche SOI est attaquée de façon isotrope par attaque par voie humide dans le processus d'amincissement, mais la couche SOI peut être amincie par voie sèche. Dans un procédé de fabrication d'un dispositif à semiconducteur conforme à un second mode de réalisation préféré de la présente invention, la couche SOI est amincie par attaque chimique par voie sèche, utilisant un plasma, en particulier par attaque par écoulement descendant. L'attaque chimique par voie sèche avec plasma utilise, à titre d'espèces d'attaque, des atomes ou des molécules à l'état excité (qu'on
appelle ci-après des "radicaux") qui sont chimiquement actifs et sont pro-
duits dans un plasma excité par de l'énergie haute fréquence ou micro-
onde. La figure 4 est une représentation schématique d'un appareil d'attaque par écoulement descendant, 100, qui effectue une attaque par écoulement descendant. Comme représenté sur la figure 4, I'appareil d'attaque par écoulement descendant 100 comprend essentiellement une chambre d'attaque 31 destinée à recevoir le substrat SOI 10 à attaquer; une chambre de production de plasma 32 reliée à la chambre d'attaque 31; un générateur de micro-ondes 33 pour la production de plasma; et un canal de guidage d'ondes 35 pour guider vers une plaque d'électrode 34, au voisinage de la chambre de production de plasma 32, des micro-ondes
(par exemple 2,45 GHz) qui sont émises par le générateur de micro-
ondes 33. Le générateur de micro-ondes 33 peut être remplacé par un générateur de haute fréquence pour exciter un plasma par de l'énergie
haute fréquence.
On décrira ensuite le fonctionnement de l'appareil d'attaque par écoulement descendant 100. Premièrement, on place le substrat SOI 10 à attaquer sur un support de montage 39 dans la chambre d'attaque 31, avec la couche SOI 3 en haut. Ensuite, un système de production de vide (non représenté) évacue l'air contenu dans la chambre d'attaque 31 et la chambre de production de plasma 32, par un tuyau d'évacuation 37, pour
produire une condition de vide.
Après ceci, on ouvre une vanne 36 d'un tuyau d'alimentation en gaz 38 relié à la chambre de production de plasma 32, pour introduire une quantité donnée de gaz d'attaque. Le gaz d'attaque est par exemple un mélange gazeux de CF4 et de 02, un mélange gazeux de NF3 et de
02, le gaz Cl2, un mélange gazeux de Cl2 et de NF3, ou le gaz NF3.
L'agent d'attaque qui est introduit dans la chambre de produc-
tion de plasma 32 est excité par des micro-ondes appliquées à la plaque d'électrode 34, ce qui produit un plasma PZ. Alors que des particules chargées (ions et électrons) formant le plasma PZ ont une courte durée de vie, la durée de vie de radicaux RD est longue. Les radicaux RD sont donc transportés vers la chambre d'attaque 31 en suivant un écoulement de gaz d'attaque, et ils réagissent ensuite chimiquement avec la surface du substrat SOI 10, c'est-à-dire des atomes de silicium de la couche SOI
3, dans la chambre d'attaque. La couche SOI 3 est donc enlevée pro-
gressivement de la surface. La vitesse d'attaque du mélange gazeux de CF4 et de 02 est comprise par exemple dans une plage de 150 à 200 nm/min. L'attaque par écoulement descendant utilise les radicaux RD à
titre d'espèces d'attaque, de façon que le substrat SOI 10 ne soit pas ex-
posé à des particules chargées dans le plasma PZ. Ceci évite l'apparition de défauts cristallins dans la surface de la couche SOI 3, sous l'effet du
bombardement ionique.
Effet caractéristique Conformément au second mode de réalisation préféré de la présente invention, envisagé ci-dessus, la couche SOI est amincie en enlevant progressivement des atomes de silicium à partir de la surface, par attaque par écoulement descendant. Par conséquent, du silicium en surplus n'est pas produit dans la couche SOI, ce qui évite l'apparition
dans la couche SOI de défauts cristallins dûs à du silicium en surplus.
Ceci conduit à éviter des anomalies de caractéristique ou un fonctionne-
ment défectueux résultant de défauts cristallins lorsque des dispositifs à
semiconducteur sont formés dans la couche SOl amincie.
En outre, l'attaque par écoulement descendant évite d'exposer le substratSOl à des particules chargées dans le plasma. Aucun défaut cristallin n'est donc produit sur la surface de la couche SOl à cause du bombardement ionique. De plus, dans l'attaque par écoulement descendant, le substrat SOl n'est pas chauffé a des températures auxquelles une oxydation thermique a lieu, c'est-à-dire 1000 C ou plus, contrairement au substrat SOl classique. Ceci évite le problème de la création de défauts cristallins
par contrainte thermique du substrat SOl.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention. -
14 2788374
Claims (2)
1. Procédé de fabrication d'un dispositif à semiconducteur, ca-
ractérisé en ce qu'il comprend les étapes suivantes: on prépare un substrat SOI (10); on attaque de façon isotrope une couche SOI (3) du substrat SOI (10), jusqu'à une épaisseur prédéterminée, par attaque par
écoulement descendant, dans laquelle un plasma est produit par excita-
tion d'un gaz d'attaque prédéterminé par de l'énergie haute fréquence ou
micro-onde, et des radicaux qui sont des atomes ou des molécules chimi-
quement actifs, inclus dans le plasma, sont transportés vers le substrat SOI (10) en suivant un écoulement du gaz d'attaque, pour être utilisés à titre d'espèces d'attaque; et on forme des dispositifs à semiconducteur
(15, 25)sur la couche SOI (3) amincie.
2. Procédé de fabrication selon la revendication 5, caractérisé en ce que le gaz d'attaque est l'un des suivants un mélange gazeux de
CF4 et 02, un mélange gazeux de NF3 et 02, le gaz C12, un mélange ga-
zeux de C12 et NF3, ou le gaz NF3.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342639A JP2000173976A (ja) | 1998-12-02 | 1998-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2788374A1 true FR2788374A1 (fr) | 2000-07-13 |
| FR2788374B1 FR2788374B1 (fr) | 2004-10-22 |
Family
ID=18355338
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9908377A Expired - Lifetime FR2786926B1 (fr) | 1998-12-02 | 1999-06-30 | Procede de fabrication d'un dispositif a semiconducteur du type soi |
| FR9911826A Expired - Lifetime FR2788374B1 (fr) | 1998-12-02 | 1999-09-22 | Procede de fabrication d'un dispositif a semiconducteur du type soi |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9908377A Expired - Lifetime FR2786926B1 (fr) | 1998-12-02 | 1999-06-30 | Procede de fabrication d'un dispositif a semiconducteur du type soi |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6380089B1 (fr) |
| JP (1) | JP2000173976A (fr) |
| FR (2) | FR2786926B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013175278A1 (fr) * | 2012-05-25 | 2013-11-28 | Soitec | Procédé de traitement d'une structure de semi-conducteur sur isolant afin d'améliorer l'uniformité de l'épaisseur de la couche semi-conductrice |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040044628A (ko) * | 2002-11-21 | 2004-05-31 | 주식회사 실트론 | Ｓｏｉ 웨이퍼의 ｓｏｉ층 두께 제어 방법 |
| JP4509488B2 (ja) * | 2003-04-02 | 2010-07-21 | 株式会社Ｓｕｍｃｏ | 貼り合わせ基板の製造方法 |
| CN1681091B (zh) * | 2004-04-05 | 2010-04-28 | 中国科学院半导体研究所 | 制备纳米级超薄绝缘体上硅衬底的可控性腐蚀法 |
| US7790565B2 (en) * | 2006-04-21 | 2010-09-07 | Corning Incorporated | Semiconductor on glass insulator made using improved thinning process |
| US8946045B2 (en) * | 2012-04-27 | 2015-02-03 | International Business Machines Corporation | Metal-insulator-metal (MIM) capacitor with deep trench (DT) structure and method in a silicon-on-insulator (SOI) |
| JP2015103661A (ja) * | 2013-11-25 | 2015-06-04 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| JP6090184B2 (ja) | 2014-01-27 | 2017-03-08 | 信越半導体株式会社 | 半導体ウェーハの洗浄槽及び貼り合わせウェーハの製造方法 |
| CN110690103B (zh) * | 2019-09-06 | 2021-11-19 | 西安电子科技大学 | 一种纳米级减薄方法、直接带隙应变soi及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488642A2 (fr) * | 1990-11-28 | 1992-06-03 | Shin-Etsu Handotai Company Limited | Procédé pour contrôler l'épaisseur d'un film mince monocristallin sur un substrat SOI |
| EP0594206A2 (fr) * | 1992-10-23 | 1994-04-27 | Shin-Etsu Handotai Kabushiki Kaisha | Procédé pour former une couche du type SOI ayant une épaisseur plus uniforme dans un substrat du type SOI |
| EP0741406A2 (fr) * | 1995-05-01 | 1996-11-06 | Motorola, Inc. | Appareil et procédé assisté par laser pour graver avec un plasma chimique |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013681A (en) * | 1989-09-29 | 1991-05-07 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a thin silicon-on-insulator layer |
| JPH0590224A (ja) * | 1991-01-22 | 1993-04-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP3187109B2 (ja) * | 1992-01-31 | 2001-07-11 | キヤノン株式会社 | 半導体部材およびその製造方法 |
| JPH08139297A (ja) | 1994-09-14 | 1996-05-31 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ基板の製造方法 |
| US6103598A (en) * | 1995-07-13 | 2000-08-15 | Canon Kabushiki Kaisha | Process for producing semiconductor substrate |
| JPH10321610A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1998
- 1998-12-02 JP JP10342639A patent/JP2000173976A/ja active Pending
-
1999
- 1999-05-13 US US09/311,360 patent/US6380089B1/en not_active Expired - Lifetime
- 1999-06-30 FR FR9908377A patent/FR2786926B1/fr not_active Expired - Lifetime
- 1999-09-22 FR FR9911826A patent/FR2788374B1/fr not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488642A2 (fr) * | 1990-11-28 | 1992-06-03 | Shin-Etsu Handotai Company Limited | Procédé pour contrôler l'épaisseur d'un film mince monocristallin sur un substrat SOI |
| EP0594206A2 (fr) * | 1992-10-23 | 1994-04-27 | Shin-Etsu Handotai Kabushiki Kaisha | Procédé pour former une couche du type SOI ayant une épaisseur plus uniforme dans un substrat du type SOI |
| EP0741406A2 (fr) * | 1995-05-01 | 1996-11-06 | Motorola, Inc. | Appareil et procédé assisté par laser pour graver avec un plasma chimique |
Non-Patent Citations (2)
| Title |
|---|
| "PLASMA THINNING FOR SILICON ON INSULATOR BONDED WAFERS", EUROPEAN SEMICONDUCTOR, ANGEL PUBLISHING, GB, vol. 15, no. 8, 1 September 1993 (1993-09-01), pages 19,21,23, XP000578845, ISSN: 0265-6027 * |
| GARDOPEE G J ET AL: "PLASMA THINNING OF SILICON-ON-INSULATOR BONDED WAFERS", MICROELECTRONIC ENGINEERING, ELSEVIER PUBLISHERS BV., AMSTERDAM, NL, vol. 22, no. 1/4, 1 August 1993 (1993-08-01), pages 347 - 350, XP000385143, ISSN: 0167-9317 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013175278A1 (fr) * | 2012-05-25 | 2013-11-28 | Soitec | Procédé de traitement d'une structure de semi-conducteur sur isolant afin d'améliorer l'uniformité de l'épaisseur de la couche semi-conductrice |
| FR2991099A1 (fr) * | 2012-05-25 | 2013-11-29 | Soitec Silicon On Insulator | Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice |
| US9190284B2 (en) | 2012-05-25 | 2015-11-17 | Soitec | Process for treating a semiconductor-on-insulator structure for improving thickness uniformity of the semiconductor layer |
Also Published As
| Publication number | Publication date |
|---|---|
| US6380089B1 (en) | 2002-04-30 |
| JP2000173976A (ja) | 2000-06-23 |
| FR2786926A1 (fr) | 2000-06-09 |
| FR2786926B1 (fr) | 2003-03-21 |
| US20020052066A1 (en) | 2002-05-02 |
| FR2788374B1 (fr) | 2004-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100961815B1 (ko) | 매립 ｐ＋ 실리콘 게르마늄층의 양극화에 의한 스트레인드실리콘 온 절연체 | |
| EP0780889B1 (fr) | Procédé de depôt sélectif d'un siliciure de métal réfractaire sur du silicium | |
| KR100908784B1 (ko) | 반도체 장치의 제조 방법 | |
| FR2788374A1 (fr) | Procede de fabrication d'un dispositif a semiconducteur du type soi | |
| JPH07153769A (ja) | 半導体集積回路装置の製造方法および製造装置 | |
| US7371691B2 (en) | Silicon recess improvement through improved post implant resist removal and cleans | |
| FR2752330A1 (fr) | Procede d'elimination de contaminants metalliques d'un substrat simox | |
| FR2708142A1 (fr) | Procédé de fabrication d'un transistor en technologie silicium sur isolant. | |
| KR20020078677A (ko) | 선택적 결정 성장을 이용한 반도체 장치 제조 방법 | |
| JP2010040931A (ja) | 半導体基板の製造方法及び半導体基板 | |
| FR2486715A1 (fr) | Procede de realisation d'un dispositif semi-conducteur | |
| FR2486716A1 (fr) | Procede de realisation d'un dispositif semi-conducteur | |
| US9484217B2 (en) | Method of forming contact openings for a transistor | |
| KR100405015B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2005079215A (ja) | 半導体装置の製造方法 | |
| JP2004152920A (ja) | 半導体装置の製造方法及び半導体製造工程の管理方法 | |
| JP2002270801A (ja) | 半導体基板の製造方法及び半導体基板 | |
| JP5278132B2 (ja) | 半導体装置の製造方法 | |
| JPH10509276A (ja) | Ｃｍｏｓ集積回路用のエピタキシャル半導体ウエーハ | |
| US9318345B2 (en) | Enhancing transistor performance by reducing exposure to oxygen plasma in a dual stress liner approach | |
| KR100790728B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100496867B1 (ko) | 선택적 결정 성장 전처리 방법 | |
| KR970053379A (ko) | 소자 격리영역의 형성방법 | |
| JP2005005625A (ja) | Ｍｉｓトランジスタ及びｃｍｏｓトランジスタ | |
| JPH0730103A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 17 |
|
| PLFP | Fee payment |
Year of fee payment: 18 |
|
| PLFP | Fee payment |
Year of fee payment: 19 |
|
| PLFP | Fee payment |
Year of fee payment: 20 |