FR2991099A1 - Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice - Google Patents
Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice Download PDFInfo
- Publication number
- FR2991099A1 FR2991099A1 FR1254841A FR1254841A FR2991099A1 FR 2991099 A1 FR2991099 A1 FR 2991099A1 FR 1254841 A FR1254841 A FR 1254841A FR 1254841 A FR1254841 A FR 1254841A FR 2991099 A1 FR2991099 A1 FR 2991099A1
- Authority
- FR
- France
- Prior art keywords
- semiconductor layer
- thickness
- layer
- semiconductor
- chemical etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000012545 processing Methods 0.000 title claims 2
- 238000009413 insulation Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 36
- 238000003486 chemical etching Methods 0.000 claims abstract description 20
- 238000005259 measurement Methods 0.000 claims abstract description 20
- 239000012212 insulator Substances 0.000 claims abstract description 18
- 238000013507 mapping Methods 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000000572 ellipsometry Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000009499 grossing Methods 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000010923 batch production Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000009826 distribution Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000203 mixture Substances 0.000 description 5
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000000560 X-ray reflectometry Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000000253 optical time-domain reflectometry Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Weting (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
L'invention concerne un procédé de traitement d'une structure de type semi-conducteur sur isolant comprenant successivement un substrat support (1), une couche diélectrique (2) et une couche semi-conductrice (3) présentant une épaisseur inférieure ou égale à 100 nm, ladite couche semi-conductrice (3) étant recouverte d'une couche (4) d'oxyde sacrificiel, caractérisé en ce qu'il comprend : - la mesure, en une pluralité de points répartis sur la surface de la structure, de l'épaisseur de la couche (4) d'oxyde sacrificiel et de la couche semi-conductrice (3), de sorte à réaliser une cartographie de l'épaisseur de la couche semi-conductrice (3) et déterminer, à partir desdites mesures, l'épaisseur moyenne de la couche semi-conductrice (3), - la gravure sélective de la couche (4) d'oxyde sacrificiel de sorte à exposer la couche semi-conductrice (3), et - la mise en oeuvre d'une gravure chimique de la couche semi-conductrice (3) dont les conditions d'application, de température et/ou de durée sont ajustées en fonction de ladite cartographie et/ou de l'épaisseur moyenne de la couche semi-conductrice (3), de sorte à amincir au moins localement ladite couche semi-conductrice (3) d'une épaisseur identifiée comme étant une surépaisseur à l'issue de l'étape de mesure.
Description
DOMAINE DE L'INVENTION La présente invention concerne un procédé de traitement d'une structure de type semiconducteur sur isolant comprenant successivement un substrat support, une couche diélectrique et une couche semi-conductrice présentant une épaisseur inférieure ou égale à 100 nm, en vue d'uniformiser l'épaisseur de la couche semi-conductrice. ARRIERE PLAN DE L'INVENTION Dans les structures de type semi-conducteur sur isolant (Se01), une couche diélectrique enterrée isole électriquement la couche semi-conductrice du substrat support. Dans le cas où le matériau de la couche diélectrique est du dioxyde de silicium (SiO2), la couche diélectrique enterrée est généralement désignée par l'acronyme BOX du terme anglo-saxon « Buried OXide ». Dans les structures Se01 partiellement déplétées (PD ou « partially depleted » selon la terminologie anglo-saxonne), l'épaisseur de la couche diélectrique enterrée est généralement supérieure à 100 nm et est ainsi suffisante pour assurer l'intégrité électrique et la qualité de ladite couche. L'épaisseur de la couche semi-conductrice est alors typiquement comprise entre 100 et 200 nm. En revanche, dans les structures Se01 totalement déplétées (FD ou « fully depleted » selon la terminologie anglo-saxonne), la couche semi-conductrice présente une épaisseur ultrafine, c'est-à-dire inférieure ou égale à 50 nm, typiquement de l'ordre de 12 nm et pouvant être réduite jusqu'à environ 5 nm. Afin de bénéficier des avantages démontrés de la polarisation face arrière du canal, l'épaisseur de la couche diélectrique enterrée peut également être réduite, d'une épaisseur typique de l'ordre de 150 nm jusqu'à des valeurs inférieures à 50 nm, typiquement 25 nm et pouvant descendre jusqu'à 5 nm. De telles structures sont notamment destinées à la fabrication de transistors, la couche canal étant formée dans ou sur la couche semi-conductrice ultrafine, qui n'est pas dopée. Grâce à l'épaisseur ultrafine de la couche diélectrique enterrée et de la couche semiconductrice, ces structures FD Se01 présentent l'avantage de permettre un contrôle précis du canal du transistor, d'améliorer l'effet de canal court (dit « short channel effect » selon la terminologie anglo-saxonne) et de réduire la variabilité du transistor. Pour les transistors FD Se01, la variabilité totale résulte de la rugosité du bord de la ligne de grille (« Gate Line Edge Roughness » (LER) selon la terminologie anglo-saxonne), de la variabilité de la fonction de travail et de l'épaisseur du canal.
Dans la mesure où le canal n'est pas dopé, la variabilité totale n'est pas soumise à la fluctuation aléatoire des dopants (« Random Dopant Fluctuation » (RDF) selon la terminologie anglo-saxonne). Par conséquent, l'uniformité de l'épaisseur de la couche semi-conductrice formant le canal est un paramètre important pour limiter la variabilité d'un dispositif FD Se01. A cet égard, les spécifications incluent à la fois une uniformité dite « intra-plaque » (c'est-à-dire sur la surface d'une même structure, ladite structure se présentant généralement sous la forme d'une plaque circulaire) et une uniformité dite « de plaque à plaque » (c'est-à-dire entre l'ensemble des structures appartenant à l'ensemble des lots de production).
La combinaison de ces deux conditions d'uniformité est désignée par le terme de variation totale de l'épaisseur de couche (« Layer Total Thickness Variability » (LTTV) selon la terminologie anglo-saxonne), et conditionne les paramètres du procédé de fabrication des structures FD Se01 pour obtenir l'uniformité désirée. Ainsi, pour les applications FD Se01, on vise une variation totale de l'épaisseur de la couche semi-conductrice de l'ordre de ± 0,5 nm, avec de préférence de l'ordre de ± 0,2 nm plaque à plaque, c'est-à-dire entre les différentes structures issues de l'ensemble des lots de fabrication. Le document WO 2004/015759 porte sur un procédé de correction de l'épaisseur de la couche semi-conductrice d'un Se01 reposant sur une oxydation sacrificielle sélective de ladite couche. Selon les conditions de mise en oeuvre, l'oxydation sacrificielle consomme une épaisseur plus ou moins importante de la couche semi-conductrice. La couche d'oxyde sacrificiel est ensuite retirée par une gravure sélective, typiquement au moyen d'acide fluorhydrique (HF).
Cependant, les structures faisant l'objet de ce procédé ne sont pas seulement des structures FD Se01 mais des structures PD Se01 « classiques ». De plus, l'ordre de grandeur de la précision de l'amincissement obtenu par l'oxydation sacrificielle dans un équipement de type « batch », c'est-à-dire un équipement (par exemple un four) dans lequel on traite simultanément une pluralité de structures, est supérieur à la précision selon laquelle on souhaite gérer l'uniformité sur une structure FD Se01. En effet, la température n'étant pas parfaitement uniforme dans l'équipement, l'épaisseur oxydée peut varier au sein d'une même structure et/ou d'une structure à l'autre. Ainsi, à l'issue d'un tel amincissement, on obtient une variation de ± 1 à 1,5 nm en moyenne de l'épaisseur de la couche semi-conductrice.
La figure 1 illustre la distribution de l'épaisseur moyenne emoy par rapport à une épaisseur cible ec de la couche semi-conductrice que l'on peut obtenir à l'issue d'un procédé d'oxydation sacrificielle tel que décrit ci-dessus et tel qu'appliqué pour la fabrication des PD Se01.
Il est donc nécessaire de définir un procédé de contrôle de l'épaisseur moyenne de la couche semi-conductrice qui soit particulièrement adapté à la précision souhaitée pour les couches des structures FD Se01. Un but de l'invention est donc de procurer un procédé de traitement des structures de type semi-conducteur sur isolant pour applications « Fully Depleted » permettant d'uniformiser l'épaisseur de la couche semi-conductrice entre différentes structures sur l'ensemble d'un volume de fabrication (épaisseur plaque à plaque, ou « Wafer to VVafer » selon la terminologie anglophone usitée). Un tel procédé doit pouvoir être mis en place à l'échelle industrielle en modifiant aussi peu que possible les procédés de fabrication de Se01 existants.
Ledit procédé doit également pouvoir être mis en oeuvre avec des moyens disponibles sur le marché et peu onéreux. Un autre but de l'invention est de proposer un procédé de fabrication de structures de type semi-conducteur sur isolant permettant de garantir une bonne uniformité des structures produites.
BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé un procédé de traitement d'une structure de type semi-conducteur sur isolant comprenant successivement un substrat support, une couche diélectrique et une couche semi-conductrice présentant une épaisseur inférieure ou égale à 100 nm, ladite couche semi-conductrice étant recouverte d'une couche d'oxyde sacrificiel, ledit procédé étant caractérisé en ce qu'il comprend : - la mesure, en une pluralité de points répartis sur la surface de la structure, de l'épaisseur de la couche d'oxyde sacrificiel et de la couche semi-conductrice, de sorte à réaliser une cartographie de l'épaisseur de la couche semi-conductrice et déterminer, à partir desdites mesures, l'épaisseur moyenne de la couche semi-conductrice, - la gravure sélective de la couche d'oxyde sacrificiel de sorte à exposer la couche semi-conductrice, et - la mise en oeuvre d'une gravure chimique de la couche semi-conductrice dont les conditions d'application, de température et/ou de durée sont ajustées en fonction de ladite cartographie et/ou de l'épaisseur moyenne de la couche semi-conductrice, de sorte à amincir au moins localement ladite couche semi-conductrice d'une épaisseur identifiée comme étant une surépaisseur à l'issue de l'étape de mesure. Selon une forme d'exécution de l'invention, visant à uniformiser l'épaisseur de la couche semi-conductrice entre différentes plaques d'un même lot, on applique ce procédé audit lot de structures semi-conducteur sur isolant. A cet effet, à l'issue de la mesure d'épaisseur, on trie les structures par classe d'épaisseur moyenne de la couche semi-conductrice (une classe étant définie comme étant une gamme d'épaisseur moyenne comprise entre une borne inférieure et une borne supérieure données), et l'on met en oeuvre une gravure chimique dans des conditions identiques pour toutes les structures appartenant à une même classe. De manière avantageuse, ladite gravure chimique est réalisée en immergeant simultanément toutes les structures d'une même classe dans un bain d'une solution de gravure chimique. Par exemple, on définit au préalable de 3 à 6 classes d'épaisseur moyenne ; lesdites classes d'épaisseur moyenne pouvant présenter une largeur de 0,3 à 0,5 nm. Selon une autre forme d'exécution de l'invention, visant à uniformiser l'épaisseur de la couche semi-conductrice au sein d'une structure, on détermine, à partir de la cartographie de l'épaisseur de la couche semi-conductrice, au moins une région présentant une surépaisseur à amincir pour uniformiser l'épaisseur de la couche semi-conductrice au sein de ladite structure. Selon un mode de réalisation, lors de la gravure chimique de la couche semiconductrice, on chauffe localement ladite au moins une région à amincir de la couche, de sorte à procurer un amincissement plus important dans ladite région. Selon un mode de réalisation, éventuellement combiné au précédent, la solution de gravure chimique est distribuée de manière sélective par un jet sur la surface de la couche semi-conductrice, de sorte à déposer une quantité de solution plus importante sur ladite au moins une région à amincir. Selon un mode de réalisation, éventuellement combiné à l'un et/ou l'autre des deux précédents, lors de la gravure chimique de la couche semi-conductrice, on applique la solution de gravure sur ladite région à amincir pendant une durée supérieure à la durée d'application sur le reste de la couche. Selon une autre forme d'exécution de l'invention, visant à uniformiser l'épaisseur de la couche semi-conductrice entre des plaques de lots différents fabriqués par un même procédé, on calcule, à l'issue de la mesure d'épaisseur, l'épaisseur moyenne de la couche semi-conductrice pour le lot, on affecte audit lot une classe d'épaisseur moyenne, et l'on met en oeuvre pour l'ensemble dudit lot une gravure chimique de la couche semi-conductrice dont les conditions d'application, de température et/ou de durée sont ajustées en fonction de ladite classe d'épaisseur moyenne. Selon un mode de réalisation préféré de l'invention, ladite gravure chimique de la couche semi-conductrice est de type SC1 (acronyme du terme anglo-saxon « Standard Clean 1 »). De manière avantageuse, la gravure sélective de la couche d'oxyde sacrificiel est réalisée par de l'acide fluorhydrique. La mesure d'épaisseur est réalisée de préférence par ellipsométrie.
Un autre objet concerne un procédé de fabrication d'une structure de type semi- conducteur sur isolant comprenant successivement un substrat support, une couche diélectrique et une couche semi-conductrice présentant une épaisseur inférieure ou égale à 100 nm. Ledit procédé comprend les étapes suivantes : - fourniture d'un substrat dit donneur comprenant ladite couche semi-conductrice, - formation d'au moins une couche diélectrique sur la couche semi-conductrice et/ou sur le substrat support, - collage du substrat support sur la couche semi-conductrice du substrat donneur, ladite au moins une couche diélectrique étant à l'interface de collage, de sorte à former la couche diélectrique de la structure semi-conducteur sur isolant, - transfert de la couche semi-conductrice sur le substrat support, - lissage de la couche semi-conductrice, - formation d'une couche d'oxyde sacrificiel sur la couche semi-conductrice, - mise en oeuvre, sur la structure ainsi formée, d'un traitement tel que défini plus haut. 25 BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels : - la figure 1 présente la distribution de l'épaisseur moyenne de la couche semi- 30 conductrice d'une structure de type PD Se01, - la figure 2 est un schéma d'une structure de type semi-conducteur sur isolant à laquelle est appliqué le traitement selon l'invention, - les figures 3A à 3E illustrent de manière schématique les principales étapes du procédé Smart CutTM permettant de fabriquer ladite structure, - la figure 4 présente un exemple de distribution des points de mesure par ellipsométrie sur une structure semi-conducteur sur isolant, - la figure 5 présente la distribution de l'épaisseur moyenne de la couche semiconductrice d'une structure de type FD Se01 à l'issue du traitement selon l'invention.
DESCRIPTION DETAILLEE DE MODES DE REALISATION DE L'INVENTION La figure 2 illustre de manière schématique une structure de type semi-conducteur sur isolant à laquelle est appliqué le traitement d'uniformisation de la couche semi-conductrice. Pour faciliter l'illustration, les épaisseurs respectives des différentes couches n'ont pas été représentées à l'échelle. La structure comprend successivement un substrat support 1, une couche diélectrique 2 et une couche semi-conductrice 3. Le substrat support 1 joue principalement un rôle de support mécanique à la couche semi-conductrice qui est très fine.
Le substrat support peut être en un matériau semi-conducteur (par exemple, du silicium) ou non. Le substrat support peut être un substrat massif ou composite, c'est-à-dire constitué d'un empilement de différents matériaux. La couche diélectrique 2 peut être réalisée en tout matériau diélectrique, tel qu'une couche de dioxyde de silicium, une couche de dioxyde de silicium nitruré, une couche d'oxynitrure de silicium, et/ou un empilement de couches de dioxyde de silicium, de nitrure de silicium et/ou d'alumine. Selon un mode de réalisation particulier de l'invention, la couche diélectrique 2 est ultrafine, c'est-à-dire que son épaisseur est inférieure ou égale à 150 nm, de préférence inférieure ou égale à 50 nm, de manière encore préférée inférieure ou égale à 25 nm, voire de l'ordre de 5 nm. La couche semi-conductrice 3 est en un matériau semi-conducteur. De manière préférée, la couche semi-conductrice 3 est en silicium (auquel cas la structure est désignée par l'acronyme SOI (du terme anglo-saxon « Silicon On Insulator »), mais elle peut également être en silicium contraint (sSi), en silicium-germanium (SiGe), en silicium-germanium contraint (sSiGe), en germanium, en germanium contraint (sGe) ou en un matériau semi-conducteur du groupe 111-V L'épaisseur de la couche semi-conductrice 3 préalablement au traitement est inférieure à 100 nm.
Dans la mesure où l'on souhaite former une structure de type FD Se01, dont l'épaisseur de la couche semi-conductrice est inférieure ou égale à 50 nm, typiquement de l'ordre de 12 nm et pouvant être réduite jusqu'à environ 5 nm, on forme initialement une couche semiconductrice plus épaisse que l'épaisseur finale visée en tenant compte du retrait de matière occasionné par l'amincissement. Une telle structure peut être avantageusement fabriquée par le procédé Smart CutTM dont des étapes sont illustrées en référence aux figures 3A à 3D. Comme illustré à la figure 3A, on fournit un substrat 30, dit substrat donneur, comprenant la couche semi-conductrice 3.
Le substrat donneur 30 peut être un substrat massif du même matériau que celui de la couche semi-conductrice 3, ou un substrat massif d'un matériau différent de celui de la couche semi-conductrice 3, ou bien être un substrat composite comprenant au moins deux couches de matériaux différents, dont l'une comprend la couche 3. En référence à la figure 3B, on forme une couche 2 d'un matériau diélectrique sur le substrat donneur 30. Ladite couche diélectrique formera tout ou partie de la couche diélectrique de la structure Se01. En référence à la figure 3C, on introduit des espèces atomiques dans le substrat donneur 30, à travers ladite couche diélectrique 2, de sorte à former, à une profondeur correspondant à l'épaisseur souhaitée de la couche 3, une zone de fragilisation 31.
De préférence, ladite introduction d'espèces est mise en oeuvre par implantation. En référence à la figure 3D, on colle le substrat donneur 30 par la face à travers laquelle les espèces ont été introduites sur le substrat support 1. Préalablement au collage, des étapes de nettoyage et/ou d'activation des surfaces visant à augmenter l'énergie de collage, connues de l'homme du métier, peuvent être mises en oeuvre. Le substrat support peut éventuellement être recouvert d'une couche diélectrique, par exemple une couche d'oxyde (non illustrée). Dans ce cas, cette couche diélectrique et la couche diélectrique formée sur le substrat donneur 30 forment ensemble la couche diélectrique enterrée 2 de la structure Se01.
Naturellement, on pourra employer tout procédé autre que le procédé Smart CutTM comprenant une étape d'amincissement de la couche semi-conductrice, sans pour autant sortir du cadre de la présente invention. Ensuite, comme illustré à la figure 3E, on fracture le substrat donneur 30 selon la zone de fragilisation 31, ce qui conduit au transfert de la couche semi-conductrice 3 sur le substrat support 1, la couche diélectrique 2 étant à l'interface.
Le reliquat 32 du substrat donneur peut avantageusement être recyclé en vue d'autres utilisations. On obtient donc une structure Se01 dont la couche semi-conductrice 3 doit encore faire l'objet de finitions pour pouvoir être utilisée pour la fabrication de dispositifs électroniques.
Ces finitions visent notamment à amincir l'épaisseur de ladite couche 3 et à diminuer la rugosité due à l'implantation d'espèces et à la fracture. Ainsi, à l'issue de la fracture, on procède généralement à un lissage de la couche semiconductrice 3. Un tel lissage peut être effectué typiquement au moyen d'un recuit rapide à haute température (RTA). En vue de l'amincissement de la couche semi-conductrice 3, on forme sur ladite couche d'une couche d'oxyde sacrificiel 4 (cf. figure 2). Cet oxyde est de préférence formé par oxydation thermique du matériau de la couche semi-conductrice 3, qui a pour effet de consommer une partie superficielle de ladite couche.
Cette oxydation peut typiquement être effectuée en plaçant dans un four un lot (« batch » selon la terminologie anglo-saxonne) de structures Se01 à traiter et en mettant en oeuvre dans ce four des conditions conduisant à une oxydation superficielle de la couche semi-conductrice 3. Ainsi, on utilise une atmosphère oxydante (02 ou 02+vapeur d'eau) et une température généralement comprise entre 700 et 1200°C. En ajustant les conditions de cette oxydation thermique (notamment sa durée, sa composition, selon que l'oxydation sera en atmosphère sèche ou humide, sa pression et sa température), on peut ajuster l'épaisseur de la couche 3 qui sera consommée, et par conséquent la mesure dans laquelle ladite couche 3 est amincie.
L'épaisseur de la couche 4 d'oxyde sacrificiel est typiquement comprise entre 10 et 500 nm. On effectue sur la structure de la figure 2, c'est-à-dire la structure Se01 recouverte de la couche d'oxyde sacrificiel, une mesure de l'épaisseur de la couche semi-conductrice en un certain nombre de points répartis sur la surface de la structure.
Selon un mode de réalisation préféré, une mesure par ellipsométrie fournit non seulement l'épaisseur de la couche 4 d'oxyde sacrificiel mais aussi celle de la couche semiconductrice 3 sous-jacente. L'ellipsométrie est une technique connue en elle-même pour surveiller le bon fonctionnement du four d'oxydation.
Cette technique est classiquement utilisée pour mesurer les valeurs (minimales, moyennes et maximales) de l'épaisseur de la couche d'oxyde sacrificiel et, si ces valeurs sont trop éloignées, alerter le service de maintenance pour ajuster le réglage du four afin d'uniformiser l'épaisseur de la couche d'oxyde sacrificiel.
Un exemple non limitatif d'ellipsomètre approprié à cet usage est l'appareil commercialisé sous la référence ASET-F5x par la société KLA-Tencor. La réflectométrie, et notamment la réflectométrie par rayons X (généralement désignée par l'acronyme XRR), sont d'autres techniques appropriées pour mesurer l'épaisseur de la couche d'oxyde sacrificiel.
Or, les inventeurs ont constaté que l'ellipsométrie et la réflectométrie permettaient également de mesurer avec une précision adéquate l'épaisseur de la couche semiconductrice 3 située sous la couche 4 d'oxyde sacrificiel, bien que ladite couche 4 recouvre la couche semi-conductrice 3. Pour définir le traitement d'uniformisation à appliquer à la couche semi-conductrice 3, on utilise la mesure d'épaisseur de ladite couche fournie par l'ellipsomètre. On met ainsi à profit la mesure déjà effectuée de manière régulière pour le pilotage du four d'oxydation, pour obtenir une information supplémentaire, à savoir l'épaisseur de la couche semi-conductrice 3 en différents points répartis sur la surface de la structure. La figure 4 illustre un exemple de positionnement des points de mesure par ellipsométrie sur un substrat circulaire de 300 mm de diamètre. Dans cet exemple, il y a 41 points de mesure. On obtient donc une cartographie de l'épaisseur de la couche semi-conductrice 3 sur la surface de la structure. A partir des épaisseurs mesurées en ces différents points, on détermine l'épaisseur moyenne de la couche semi-conductrice. Cette cartographie et/ou cette épaisseur moyenne permettent de déterminer une ou des régions présentant des surépaisseurs par rapport à une épaisseur cible et devant par conséquent faire l'objet d'un amincissement afin d'améliorer l'uniformité de l'épaisseur de la couche semi-conductrice 3.
Selon les cas, on s'intéresse à l'uniformité dite « intra-plaque » (c'est-à-dire sur la surface d'une même structure, ladite structure se présentant généralement sous la forme d'une plaque circulaire) et/ou à l'uniformité dite « de plaque à plaque » (c'est-à-dire entre l'ensemble des structures appartenant à l'ensemble des lots de production).
Dans le cas de l'uniformité intra-plaque, on compare en chaque point l'épaisseur mesurée avec l'épaisseur cible du produit final souhaité, ladite épaisseur cible étant inférieure ou égale à l'épaisseur moyenne. Dans ce cas, la ou les régions à amincir sont donc la ou les régions dans lesquelles l'épaisseur de la couche semi-conductrice 3 est supérieure à l'épaisseur cible, la ou les surépaisseurs correspondant à la différence entre l'épaisseur mesurée et l'épaisseur cible. Il s'agit donc là d'une ou de surépaisseurs « locales » de la plaque. Dans le cas de l'uniformité de plaque à plaque, on compare la moyenne des épaisseurs de la couche semi-conductrice 3 mesurées aux différents points de mesure avec une épaisseur moyenne cible. Dans ce cas, une plaque à amincir est donc une plaque pour laquelle l'épaisseur moyenne de la couche semi-conductrice 3 est supérieure à l'épaisseur moyenne cible, la surépaisseur correspondant à la différence entre ces deux épaisseurs moyennes. Il s'agit donc là d'une surépaisseur « globale » de la plaque.
Pour amincir ces régions de manière localisée au sein d'une plaque ou amincir la plaque de manière globale, on met tout d'abord en oeuvre une gravure sélective de la couche 4 d'oxyde sacrificiel. On utilise à cet effet un agent de gravure adapté pour graver l'oxyde sacrificiel sans attaquer le matériau semi-conducteur de la couche 3.
Typiquement, si la couche 4 est en oxyde de silicium, on utilise comme agent de gravure de l'acide fluorhydrique (HF). Naturellement, l'homme du métier pourra sélectionner tout autre agent de gravure approprié en fonction des matériaux respectifs de la couche d'oxyde sacrificiel et de la couche semi-conductrice.
Une fois la couche 4 retirée, on met en oeuvre une gravure chimique de la couche semi- conductrice. Selon une forme d'exécution préférée de l'invention, ladite gravure est une gravure de type SC1. Cette gravure SC1 est mise en oeuvre avec une solution contenant un mélange d'ammoniaque (NH4OH), de peroxyde d'hydrogène (H202) et d'eau (H2O), dans des proportions typiques 1/1/1 à 4/4/1 en concentration massique. De manière avantageuse, la solution est maintenue à une température comprise entre 40 et 80°C.
La gravure SC1 a pour effet de provoquer une oxydation superficielle de la couche semi-conductrice 3, et par conséquent de consommer une faible épaisseur de ladite couche, tout en consommant dans le même temps l'oxyde ainsi créé. L'épaisseur consommée dépend de la composition et de la température de la solution ainsi que de la quantité de solution appliquée sur la couche 3 et de la durée de la gravure. L'homme du métier est à même de déterminer la composition de la solution SC1, ainsi que la température et la durée d'application, pour amincir la couche semi-conductrice d'une épaisseur souhaitée. Typiquement, cette épaisseur consommée est de l'ordre de quelques nanomètres et peut être contrôlée à une fraction de nanomètre près. La solution SC1 est habituellement employée dans le traitement des substrats semi- conducteurs afin de nettoyer leur surface en éliminant les contaminants. La gravure qui résulte de ce nettoyage est alors un effet indésirable. Dans l'invention, la solution SC1 n'est cependant pas employée en vue de nettoyer la couche semi-conductrice mais de la graver pour l'amincir. Un avantage d'utiliser la mesure ellipsométrique à travers la couche 4 d'oxyde sacrificiel est que l'on peut mettre en oeuvre les étapes de gravure HF et de gravure SC1 directement l'une à la suite de l'autre, ce qui simplifie le procédé. Si la mesure de l'épaisseur de la couche semi-conductrice 3 n'avait pas pu être effectuée à travers la couche 4 d'oxyde sacrificiel, il aurait en effet fallu retirer l'oxyde sacrificiel 4 avant de mesurer l'épaisseur de la couche semi-conductrice 3, puis seulement ensuite procéder à l'amincissement spécifique par SC1, ce qui aurait occasionné davantage de manipulations des plaques. Selon un mode de réalisation, chaque plaque est immergée dans un bain contenant la solution de gravure. Ce mode de réalisation est plus particulièrement adapté au traitement d'une plaque que l'on souhaite amincir de manière globale, la solution ayant pour effet de consommer une épaisseur sensiblement uniforme de la couche semi-conductrice sur toute la surface de la plaque.
Comme indiqué en détail ci-dessous, les conditions de cette gravure ne sont pas identiques pour toutes les plaques d'un même lot de fabrication mais sont ajustées en fonction de l'épaisseur moyenne de la couche semi-conductrice de chaque plaque. Ainsi, selon une forme d'exécution de l'invention, on effectue un tri des structures issues d'un même lot, de sorte à les regrouper selon des classes d'épaisseur moyenne 35 prédéterminées.
Par exemple, on définit 5 classes d'épaisseur moyenne, les deux classes extrêmes pouvant respectivement être dépourvues de borne inférieure et de borne supérieure, et les classes intermédiaires définissant des gammes d'épaisseur moyenne d'amplitude égale, de quelques fractions de nanomètres d'amplitude, par exemple de 0,3 à 0,5 nm d'amplitude.
On applique ensuite, à toutes les plaques d'une même classe, une gravure SC1 identique, mais différente de la gravure appliquée aux plaques d'une autre classe. A cet effet, on plonge simultanément les plaques d'une même classe dans un même bain d'une solution de SC1. A titre purement indicatif, le tableau ci-dessous indique, pour 5 classes d'épaisseur moyenne, la durée de la gravure SC1 et l'épaisseur de la couche semi-conductrice (qui, dans cet exemple, est en silicium) consommée par ledit traitement, qui est déterminée expérimentalement. Epaisseur moyenne Classe Durée de la gravure SC1 Epaisseur consommée x (Â) (s) théorique (Â) < 734 1 202 -22,9 734 < x < 738 2 237 -26,9 738 < x < 746 3 272 -30,9 742 < x < 746 4 308 -34,9 > 746 5 344 -38,9 Dans l'exemple donné ci-dessus, la gravure SC1 ne diffère entre deux classes que par sa durée, mais il va de soi que l'on peut également faire varier d'autres paramètres de cette gravure, telles que la température, la composition de la solution, etc. en fonction de l'épaisseur que l'on souhaite consommer. Le nombre et l'amplitude des classes d'épaisseur moyenne sont définies par l'homme du métier en fonction des spécifications des plaques, des contraintes industrielles (chaque classe étant associée à une gravure dans des conditions différentes), etc. Selon une variante d'exécution, on peut se dispenser du regroupement des plaques en différentes classes. A cet effet, après avoir mis en oeuvre une première séquence de gravure HF puis de gravure SC1 sur l'ensemble des plaques d'un même lot (de manière indifférenciée pour toutes ces structures) de façon à retirer la couche d'oxyde sacrificielle 4, on effectue la mesure, par exemple par ellipsométrie, de l'épaisseur de la couche semi-conductrice 3.
On calcule ensuite la moyenne des épaisseurs moyennes mesurées pour l'ensemble des plaques du lot, et, en fonction de la valeur ainsi obtenue, on affecte l'ensemble des plaques du lot à une classe prédéterminée. On applique alors à l'ensemble de ces plaques la gravure SC1 définie pour la classe en question. La figure 5 illustre la distribution de l'épaisseur moyenne emoy de la couche semiconductrice par rapport à une épaisseur cible ec. L'axe des ordonnées indique le pourcentage de plaques présentant une épaisseur donnée de la couche semi-conductrice. Par rapport à la distribution présentée à la figure 1, la distribution obtenue avec le procédé décrit ci-dessus est beaucoup plus resserrée puisqu'elle procure une variabilité inférieure ou égale à ± 0,5 nm, voire inférieure ou égale à ± 0,2 nm par rapport à l'épaisseur cible. Lorsque l'on souhaite uniformiser l'épaisseur de la couche semi-conductrice au sein d'une même plaque, on ajuste les conditions de la gravure SC1 pour amincir localement la ou les régions identifiées comme présentant une surépaisseur, à partir de la cartographie décrite plus haut. Selon un mode de réalisation, on projette sur chaque plaque la solution de gravure, par exemple au moyen d'une buse mobile. Ceci permet d'ajuster la quantité de solution appliquée sur la surface de la plaque en fonction de l'amplitude de la surépaisseur à supprimer. Ainsi, si une plaque comprend une première région présentant une première surépaisseur et une seconde région présentant une seconde surépaisseur inférieure à la première, on peut projeter sur la première région une quantité de solution supérieure à la quantité projetée sur la seconde, elle-même supérieure à la quantité éventuellement projetée sur le reste de la surface. Grâce à cet apport sélectif, on procure un amincissement plus important dans la première région que dans la seconde. Selon un autre mode de réalisation, éventuellement combiné au précédent, on ajuste en outre la durée d'application de la solution de gravure.
Ainsi, on applique la solution pendant une durée plus grande dans la région qui présente la surépaisseur la plus importante. Selon un autre mode de réalisation, éventuellement combiné à l'un et/ou l'autre des deux précédents, on ajuste en outre la température d'application de la solution de gravure. Ainsi, on chauffe localement la plaque dans la ou les régions qui présentent des 35 surépaisseurs.
Ce chauffage localisé peut être effectué par typiquement un dispositif de chauffage infrarouge localisé, tel que décrit par exemple dans le document FR 2 912 839 Un tel chauffage a pour effet de renforcer l'effet de la gravure et de consommer une quantité plus importante du matériau semi-conducteur de la couche 3.5
Claims (14)
- REVENDICATIONS1. Procédé de traitement d'une structure de type semi-conducteur sur isolant comprenant successivement un substrat support (1), une couche diélectrique (2) et une couche semi-conductrice (3) présentant une épaisseur inférieure ou égale à 100 nm, ladite couche semi-conductrice (3) étant recouverte d'une couche (4) d'oxyde sacrificiel, caractérisé en ce qu'il comprend : - la mesure, en une pluralité de points répartis sur la surface de la structure, de l'épaisseur de la couche (4) d'oxyde sacrificiel et de la couche semi-conductrice (3), de sorte à réaliser une cartographie de l'épaisseur de la couche semi-conductrice (3) et déterminer, à partir desdites mesures, l'épaisseur moyenne de la couche semiconductrice (3), - la gravure sélective de la couche (4) d'oxyde sacrificiel de sorte à exposer la couche semi-conductrice (3), et - la mise en oeuvre d'une gravure chimique de la couche semi-conductrice (3) dont les conditions d'application, de température et/ou de durée sont ajustées en fonction de ladite cartographie et/ou de l'épaisseur moyenne de la couche semi-conductrice (3), de sorte à amincir au moins localement ladite couche semi-conductrice (3) d'une épaisseur identifiée comme étant une surépaisseur à l'issue de l'étape de mesure.
- 2. Procédé selon la revendication 1, appliqué à un lot de structures semi-conducteur sur isolant, caractérisé en ce qu'à l'issue de la mesure d'épaisseur on trie les structures par classe d'épaisseur moyenne de la couche semi-conductrice (3), et l'on met en oeuvre une gravure chimique dans des conditions identiques pour toutes les structures appartenant à une même classe.
- 3. Procédé selon la revendication 2, caractérisé en ce que ladite gravure chimique est réalisée en immergeant simultanément toutes les structures d'une même classe dans un bain d'une solution de gravure chimique.
- 4. Procédé selon l'une des revendications 2 ou 3, caractérisé en ce que l'on définit au préalable de 3 à 6 classes d'épaisseur moyenne.
- 5. Procédé selon l'une des revendications 2 à 4, caractérisé en ce que lesdites classes d'épaisseur moyenne présentent une largeur de 0,3 à 0,5 nm.
- 6. Procédé selon la revendication 1, caractérisé en ce qu'à partir de la cartographie de l'épaisseur de la couche semi-conductrice (3), on détermine au moins une région présentant une surépaisseur à amincir pour uniformiser l'épaisseur de la couche semi- conductrice (3) au sein de ladite structure.
- 7. Procédé selon la revendication 6, caractérisé en ce que lors de la gravure chimique de la couche semi-conductrice (3) on chauffe localement ladite au moins une région à amincir de la couche (3), de sorte à procurer un amincissement plus important dans ladite région.
- 8. Procédé selon l'une des revendications 6 ou 7, caractérisé en ce que la solution de gravure chimique est distribuée de manière sélective par un jet sur la surface de la couche semi-conductrice (3), de sorte à déposer une quantité de solution plus importante sur ladite au moins une région à amincir.
- 9. Procédé selon l'une des revendications 6 à 8, caractérisé en ce que lors de la gravure chimique de la couche semi-conductrice (3) on applique la solution de gravure sur ladite région à amincir pendant une durée supérieure à la durée d'application sur le reste de la couche (3).
- 10. Procédé selon la revendication 1, mis en oeuvre dans un procédé de fabrication par lot de structures de type semi-conducteur sur isolant en vue d'uniformiser l'épaisseur moyenne de la couche semi-conductrice (3) des structures constituant ledit lot par rapport à celle d'un autre lot fabriqué par le même procédé, caractérisé en ce qu'à l'issue de la mesure d'épaisseur, on calcule l'épaisseur moyenne de la couche semi-conductrice (3) pour le lot, on affecte audit lot une classe d'épaisseur moyenne, et l'on met en oeuvre pour l'ensemble dudit lot une gravure chimique de la couche semi-conductrice (3) dont les conditions d'application, de température et/ou de durée sont ajustées en fonction de ladite classe d'épaisseur moyenne.
- 11. Procédé selon l'une des revendications 1 à 10, caractérisé en ce que ladite gravure chimique de la couche semi-conductrice (3) est de type SC1.
- 12. Procédé selon l'une des revendications 1 à 11, caractérisé en ce que la gravure sélective de la couche (4) d'oxyde sacrificiel est réalisée par de l'acide fluorhydrique.
- 13. Procédé selon l'une des revendications 1 à 12, caractérisé en ce que la mesure d'épaisseur est réalisée par ellipsométrie.
- 14. Procédé de fabrication d'une structure de type semi-conducteur sur isolant comprenant successivement un substrat support (1), une couche diélectrique (2) et une couche semi-conductrice (3) présentant une épaisseur inférieure ou égale à 100 nm, comprenant les étapes de : - fourniture d'un substrat dit donneur comprenant ladite couche semi-conductrice (3), - formation d'au moins une couche diélectrique sur la couche semi-conductrice et/ou sur le substrat support (1), - collage du substrat support (1) sur la couche semi-conductrice (3) du substrat donneur, ladite au moins une couche diélectrique étant à l'interface de collage, de sorte à former la couche diélectrique (2) de la structure semi-conducteur sur isolant, - transfert de la couche semi-conductrice (3) sur le substrat support (1), - lissage de la couche semi-conductrice (3), - formation d'une couche (4) d'oxyde sacrificiel sur la couche semi-conductrice (3), ledit procédé étant caractérisé en ce que l'on met en oeuvre sur la structure ainsi formée un traitement selon l'une des revendications 1 à 13.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1254841A FR2991099B1 (fr) | 2012-05-25 | 2012-05-25 | Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice |
| CN201380026524.1A CN104380447B (zh) | 2012-05-25 | 2013-05-01 | 用于处理绝缘体上半导体结构以提高半导体层厚度均匀度的工艺 |
| KR1020147032558A KR102068189B1 (ko) | 2012-05-25 | 2013-05-01 | 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법 |
| SG11201407361PA SG11201407361PA (en) | 2012-05-25 | 2013-05-01 | Process for treating a semiconductor-on-insulator structure for improving thickness uniformity of the semiconductor layer |
| PCT/IB2013/000857 WO2013175278A1 (fr) | 2012-05-25 | 2013-05-01 | Procédé de traitement d'une structure de semi-conducteur sur isolant afin d'améliorer l'uniformité de l'épaisseur de la couche semi-conductrice |
| DE201311002675 DE112013002675T5 (de) | 2012-05-25 | 2013-05-01 | Verfahren zur Behandlung einer Halbleiter-auf-Isolator-Struktur zur Verbesserung der Dickengleichmäßigkeit der Halbleiterschicht |
| US14/397,287 US9190284B2 (en) | 2012-05-25 | 2013-05-01 | Process for treating a semiconductor-on-insulator structure for improving thickness uniformity of the semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1254841A FR2991099B1 (fr) | 2012-05-25 | 2012-05-25 | Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2991099A1 true FR2991099A1 (fr) | 2013-11-29 |
| FR2991099B1 FR2991099B1 (fr) | 2014-05-23 |
Family
ID=48536940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1254841A Active FR2991099B1 (fr) | 2012-05-25 | 2012-05-25 | Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9190284B2 (fr) |
| KR (1) | KR102068189B1 (fr) |
| CN (1) | CN104380447B (fr) |
| DE (1) | DE112013002675T5 (fr) |
| FR (1) | FR2991099B1 (fr) |
| SG (1) | SG11201407361PA (fr) |
| WO (1) | WO2013175278A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3106236A1 (fr) | 2020-01-15 | 2021-07-16 | Soitec | Procédé de fabrication d’un capteur d’image |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2995444B1 (fr) * | 2012-09-10 | 2016-11-25 | Soitec Silicon On Insulator | Procede de detachement d'une couche |
| JP6354363B2 (ja) * | 2014-06-12 | 2018-07-11 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US10373838B2 (en) * | 2015-12-08 | 2019-08-06 | Elemental Scientific, Inc. | Automatic sampling of hot phosphoric acid for the determination of chemical element concentrations and control of semiconductor processes |
| JP6673173B2 (ja) * | 2016-12-12 | 2020-03-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0525781A2 (fr) * | 1991-07-31 | 1993-02-03 | Shin-Etsu Handotai Kabushiki Kaisha | Méthode pour rendre uniforme l'épaisseur d'un film mince en Si mono-cristallin |
| FR2788374A1 (fr) * | 1998-12-02 | 2000-07-13 | Mitsubishi Electric Corp | Procede de fabrication d'un dispositif a semiconducteur du type soi |
| US20060097355A1 (en) * | 2004-11-11 | 2006-05-11 | Siltronic Ag | Method and apparatus for leveling a semiconductor wafer, and semiconductor wafer with improved flatness |
| US20090227047A1 (en) * | 2008-03-06 | 2009-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for thinning a substrate |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2777115B1 (fr) * | 1998-04-07 | 2001-07-13 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
| EP1547143B1 (fr) | 2002-08-12 | 2010-10-13 | S.O.I.Tec Silicon on Insulator Technologies | Procede de preparation d'une couche mince, ledit procede comprenant une etape de correction de l'epaisseur par oxydation sacrificielle et machine associee |
| US20040087042A1 (en) * | 2002-08-12 | 2004-05-06 | Bruno Ghyselen | Method and apparatus for adjusting the thickness of a layer of semiconductor material |
| US20040060899A1 (en) * | 2002-10-01 | 2004-04-01 | Applied Materials, Inc. | Apparatuses and methods for treating a silicon film |
| US20060014363A1 (en) * | 2004-03-05 | 2006-01-19 | Nicolas Daval | Thermal treatment of a semiconductor layer |
| JP2006216826A (ja) * | 2005-02-04 | 2006-08-17 | Sumco Corp | Ｓｏｉウェーハの製造方法 |
| WO2008078132A1 (fr) * | 2006-12-26 | 2008-07-03 | S.O.I.Tec Silicon On Insulator Technologies | Procédé de production d'une structure semiconducteur sur isolant |
| DE102007006151B4 (de) * | 2007-02-07 | 2008-11-06 | Siltronic Ag | Verfahren zur Verringerung und Homogenisierung der Dicke einer Halbleiterschicht, die sich auf der Oberfläche eines elektrisch isolierenden Materials befindet |
| FR2912839B1 (fr) | 2007-02-16 | 2009-05-15 | Soitec Silicon On Insulator | Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud |
-
2012
- 2012-05-25 FR FR1254841A patent/FR2991099B1/fr active Active
-
2013
- 2013-05-01 CN CN201380026524.1A patent/CN104380447B/zh active Active
- 2013-05-01 KR KR1020147032558A patent/KR102068189B1/ko active IP Right Grant
- 2013-05-01 US US14/397,287 patent/US9190284B2/en active Active
- 2013-05-01 SG SG11201407361PA patent/SG11201407361PA/en unknown
- 2013-05-01 DE DE201311002675 patent/DE112013002675T5/de active Pending
- 2013-05-01 WO PCT/IB2013/000857 patent/WO2013175278A1/fr active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0525781A2 (fr) * | 1991-07-31 | 1993-02-03 | Shin-Etsu Handotai Kabushiki Kaisha | Méthode pour rendre uniforme l'épaisseur d'un film mince en Si mono-cristallin |
| FR2788374A1 (fr) * | 1998-12-02 | 2000-07-13 | Mitsubishi Electric Corp | Procede de fabrication d'un dispositif a semiconducteur du type soi |
| US20060097355A1 (en) * | 2004-11-11 | 2006-05-11 | Siltronic Ag | Method and apparatus for leveling a semiconductor wafer, and semiconductor wafer with improved flatness |
| US20090227047A1 (en) * | 2008-03-06 | 2009-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for thinning a substrate |
Non-Patent Citations (1)
| Title |
|---|
| B. E. DEAL ET AL: "General Relationship for the Thermal Oxidation of Silicon", JOURNAL OF APPLIED PHYSICS, vol. 36, no. 12, 1 January 1965 (1965-01-01), pages 3770 - 3778, XP055026206, ISSN: 0021-8979, DOI: 10.1063/1.1713945 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3106236A1 (fr) | 2020-01-15 | 2021-07-16 | Soitec | Procédé de fabrication d’un capteur d’image |
| WO2021144534A1 (fr) | 2020-01-15 | 2021-07-22 | Soitec | Procédé de fabrication d'un capteur d'image |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013175278A1 (fr) | 2013-11-28 |
| DE112013002675T5 (de) | 2015-03-19 |
| US9190284B2 (en) | 2015-11-17 |
| FR2991099B1 (fr) | 2014-05-23 |
| US20150118764A1 (en) | 2015-04-30 |
| KR20150021499A (ko) | 2015-03-02 |
| SG11201407361PA (en) | 2014-12-30 |
| CN104380447B (zh) | 2017-05-03 |
| KR102068189B1 (ko) | 2020-01-20 |
| CN104380447A (zh) | 2015-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1902463B1 (fr) | Procede de diminution de la rugosite d'une couche epaisse d'isolant | |
| WO2002037556A1 (fr) | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible | |
| FR2991099A1 (fr) | Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice | |
| FR2880988A1 (fr) | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE | |
| FR2978605A1 (fr) | Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support | |
| FR2893446A1 (fr) | TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE | |
| FR2912258A1 (fr) | "procede de fabrication d'un substrat du type silicium sur isolant" | |
| US20100285655A1 (en) | Method of producing bonded wafer | |
| FR2987935A1 (fr) | Procede d'amincissement de la couche active de silicium d'un substrat du type "silicium sur isolant" (soi). | |
| EP1883953B1 (fr) | Traitement de surface apres gravure selective | |
| EP1473765A2 (fr) | Traitement par brossage d'une plaquette semiconductrice avant collage | |
| FR2987682A1 (fr) | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure | |
| FR2943459A1 (fr) | Procede de finition pour la fabrication de substrats dans le domaine de l'electronique | |
| EP4078658B1 (fr) | Procede de gravure de substrats comportant une couche mince superficielle, pour ameliorer l'uniformite d'epaisseur de ladite couche | |
| FR3099291A1 (fr) | procédé de préparation d’une couche mince, incluant une séquence d’étapes pour ameliorer l’uniformité d’epaisseur de ladite couche mince | |
| WO2014207346A1 (fr) | Procede de fabrication d'une structure composite | |
| WO2023186595A1 (fr) | Procede de transfert d'une couche mince sur un substrat support | |
| WO2023151852A1 (fr) | Procede de transfert d'une couche mince sur un substrat support | |
| FR3034565A1 (fr) | Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme | |
| EP2657956A1 (fr) | Procédé de traitement de l'état de surface d'un substrat de silicium | |
| EP1839332A2 (fr) | Formation et traitement d'une structure en sige | |
| WO2022003262A1 (fr) | Substrat support pour structure soi et procede de fabrication associe | |
| WO2021144534A1 (fr) | Procédé de fabrication d'un capteur d'image | |
| FR3120736A1 (fr) | Procede de fabrication d’une structure semi-conductrice a base de carbure de silicium et structure composite intermediaire | |
| FR2994615A1 (fr) | Procede de planarisation d'une couche epitaxiee |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 5 |
|
| PLFP | Fee payment |
Year of fee payment: 6 |
|
| PLFP | Fee payment |
Year of fee payment: 7 |
|
| PLFP | Fee payment |
Year of fee payment: 8 |
|
| PLFP | Fee payment |
Year of fee payment: 9 |
|
| PLFP | Fee payment |
Year of fee payment: 10 |
|
| PLFP | Fee payment |
Year of fee payment: 11 |
|
| PLFP | Fee payment |
Year of fee payment: 12 |
|
| PLFP | Fee payment |
Year of fee payment: 13 |