FR3034565A1 - Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000011282 treatment Methods 0.000 claims abstract description 43
- 238000004090 dissolution Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 12
- 230000007935 neutral effect Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 230000006641 stabilisation Effects 0.000 claims description 3
- 238000011105 stabilization Methods 0.000 claims description 3
- 239000003638 chemical reducing agent Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000009499 grossing Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000572 ellipsometry Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/31051—Planarisation of the insulating layers
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- H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
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Abstract
L'invention concerne un procédé de fabrication d'une structure finale (5) comprenant successivement une couche utile semiconductrice (3'), une couche diélectrique (2) et un substrat support (4), le procédé comprenant une étape de fourniture d'une structure intermédiaire (1) comportant une couche supérieure (3), la couche diélectrique (2) et le substrat support (4) et une étape de finition de la structure intermédiaire (1) pour former la structure finale (5) comprenant un traitement modifiant de manière non uniforme l'épaisseur de la couche diélectrique (2) suivant un profil déterminé de dissolution. Selon l'invention, la couche diélectrique (2) de la structure intermédiaire (1) présente un profil d'épaisseur complémentaire au profil déterminé de dissolution.
Description
1 PROCEDE DE FABRICATION D'UNE STRUCTURE PRESENTANT UNE COUCHE DIELECTRIQUE ENTERREE D'EPAISSEUR UNIFORME DOMAINE DE L'INVENTION La présente invention concerne la fabrication d'une structure finale comprenant successivement une couche utile semi-conductrice, une couche diélectrique et un substrat support. Ces structures trouvent notamment leur application dans les domaines de la microélectronique, de la micromécanique, de la photonique_ ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION On connaît de l'état de la technique différents procédés permettant de former une structure intermédiaire comprenant en succession une couche supérieure semiconductrice, une couche diélectrique, et un substrat support. Il peut s'agir par exemple de procédés de fabrication par transfert de couche (tels que les procédés connus sous les dénominations Smart CutTM ou EltranTM) ou encore du procédé de fabrication par implantation d'oxygène (et connu sous l'acronyme SIMOX : Séparation par IMplantation d'OXygène).
Cette structure intermédiaire, au cours d'une étape suivante de finition, subit différents traitements afin de transformer la couche supérieure en une couche utile présentant toutes les caractéristiques attendues notamment en terme d'épaisseur moyenne, d'uniformité d'épaisseur, de rugosité, de qualité cristalline_ Ces procédés connus sont notamment employés pour la fabrication de substrats de silicium sur isolant. Dans ce cas, la couche supérieure, la couche utile et le support sont typiquement constitués de silicium et la couche diélectrique de dioxyde de silicium.
3034565 2 Ces substrats de silicium sur isolant doivent respecter des spécifications très précises. C'est notamment le cas pour l'épaisseur moyenne et l'uniformité d'épaisseur de la couche diélectrique. Le respect de ces spécifications est requis pour 5 le bon fonctionnement des dispositifs semi-conducteurs qui seront formés dans et sur la couche utile. Dans certains cas, l'architecture de ces dispositifs semiconducteurs nécessite de disposer de substrat de silicium sur 10 isolant présentant une épaisseur moyenne de la couche diélectrique très peu importante. Ainsi, la couche diélectrique peut être spécifiée pour présenter une épaisseur moyenne inférieure ou égale à 50nm, typiquement comprise entre 10 et 25 nm. Il est particulièrement important dans le cas 15 d'épaisseur moyenne peu importante de contrôler avec précision l'épaisseur de la couche diélectrique en tout point Parmi les traitements usuels de finition appliqués à une structure intermédiaire, on connaît les traitements de recuit 20 lissant consistant à exposer la couche supérieure ou la couche utile à une atmosphère neutre ou réductrice portée à une température élevée, typiquement supérieure à 1100°C. Ce traitement permet entre autres, par reconstruction de surface, de réduire la rugosité de la couche exposée à l'atmosphère 25 haute température. Toutefois ce traitement est susceptible par effet de dissolution d'oxyde, de modifier les caractéristiques de la couche diélectrique sous-jacente, telles que son épaisseur. Ce 30 phénomène est notamment reporté dans le document « Novel trends in SOI Technology for CMOS applications » de O. Kononchuck et Al. paru dans la revue Solid State Phenomena, volume 156 - 158 (2010) p 69 à 76. Ce document explique en effet que, dans l'atmosphère de traitement neutre ou 35 réductrice à haute température, les atomes d'oxygène de la couche diélectrique sont susceptibles de diffuser à travers la couche supérieure et de réagir avec la surface de celle-ci pour produire des espèces volatiles qui sont évacuées par 3034565 3 l'atmosphère du four. Ce document explique également, que pour des substrats de SOI présentant une couche supérieure fine, le phénomène de diffusion est limité par la capacité d'évacuation des espèces volatiles de la surface du substrat, et donc que 5 l'ampleur du phénomène de dissolution est localement liée à la vitesse de gaz de l'atmosphère du four à proximité de la surface. Il en résulte que généralement, à l'issue de ce 10 traitement, le substrat présente une couche diélectrique ayant une uniformité d'épaisseur sévèrement dégradée. On a représenté ainsi en figure la une structure intermédiaire 1 obtenue selon un procédé de l'état de la technique décrite en introduction. On remarque que cette structure présente une 15 couche diélectrique 2 d'épaisseur uniforme, positionnée entre une couche supérieure semi-conductrice 3 et un support 4. La figure lb présente quand à elle une structure finale 5 après application d'un traitement de recuit lissant similaire 20 à celui qui est présenté dans le document introduit précédemment. Dans cet exemple particulier, la dissolution de la couche diélectrique 2 à travers la couche supérieure 3 est non uniforme et elle est plus importante dans la périphérie du substrat qu'en son centre. Cela conduit à former une structure 25 finale 5 présentant une couche diélectrique 2' non uniforme, sous la couche utile 3'. Les solutions recherchées à ce problème visent à modifier les paramètres du recuit ou la configuration de 30 l'équipement du recuit afin d'en limiter l'ampleur. Ces solutions sont généralement imparfaites ou nécessitent de coûteux investissements dans des équipements particuliers.
35 OBJET DE L'INVENTION Un but de l'invention est donc de proposer un procédé de fabrication d'une structure comprenant une couche utile 3034565 4 semi-conductrice, une couche diélectrique et un substrat support, la couche diélectrique présentant une uniformité d'épaisseur bien contrôlée, le procédé ne présentant pas les inconvénients précités.
5 BREVE DESCRIPTION DE L'INVENTION La présente invention concerne, selon son acceptation la plus 10 générale, un procédé de fabrication d'une structure finale comprenant successivement une couche utile semi-conductrice, une couche diélectrique et un substrat support, le procédé comprenant : 15 une étape de fourniture d'une structure intermédiaire comportant une couche supérieure semi-conductrice, la couche diélectrique et le substrat support ; une étape de finition de la structure intermédiaire pour former la structure finale comprenant un 20 traitement modifiant de manière non uniforme l'épaisseur de la couche diélectrique suivant un profil déterminé de dissolution. Selon l'invention, la couche diélectrique de la structure intermédiaire présente un profil d'épaisseur complémentaire au 25 profil déterminé de dissolution. Contrairement aux solutions de l'état de la technique, on ne cherche pas à améliorer l'uniformité du phénomène de dissolution qui intervient au cours de l'étape de finition ; 30 mais on compense ce phénomène en prévoyant une couche diélectrique non uniforme dans la structure intermédiaire, de profil complémentaire au profil de dissolution. Ce procédé permet ainsi de contrôler l'uniformité d'épaisseur de la couche diélectrique sans apporter de modifications aux 35 équipements de fabrication de structures. Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou en combinaison : 3034565 5 - la couche utile est en silicium et la couche diélectrique est en oxyde de silicium. 5 - le substrat support est un substrat de silicium. - La couche utile présente une épaisseur moyenne inférieure à 100nm et la couche diélectrique de la structure finale présente une épaisseur moyenne inférieure ou égale à 50nm. 10 - La couche diélectrique présente une épaisseur moyenne comprise entre 5 et 50nm et préférentiellement entre 10 et 25nm. 15 - L'uniformité d'épaisseur de la couche diélectrique de la structure finale est inférieure à 3%. - Les structures intermédiaires et finales se présentent sous la forme de plaquettes circulaires de 300mm de 20 diamètre ou plus. - l'étape de fourniture de la structure intermédiaire comprend : - la formation d'une couche diélectrique sur un 25 substrat donneur ; - la formation d'un plan fragile dans le substrat donneur définissant avec une surface principale du substrat donneur une couche à prélever ; - l'assemblage de la face principale du substrat 30 donneur avec le substrat support ; - le détachement de la couche à prélever du substrat donneur pour la reporter sur le substrat support. - le plan fragile est réalisé par implantation d'espèce 35 légère ou par porosification d'une surface d'un substrat de départ et par le dépôt par épitaxie de la couche supérieure sur le substrat de départ. 3034565 6 - le procédé comporte une étape de finition qui comprend l'amincissement de la couche supérieure par oxydation sacrificielle pour former la couche utile. 5 - l'étape de finition comprend un traitement par recuit de stabilisation de la structure intermédiaire ou la structure finale. - le traitement modifiant l'épaisseur de la couche 10 diélectrique comprend l'exposition de la couche utile OU de la couche supérieure à une atmosphère neutre OU réductrice 1200°C. - l'exposition à 15 conduite pendant heures. comprise entre 1150° et l'atmosphère neutre ou réductrice est une durée comprise entre 5 minutes et 5 à une température - le profil d'épaisseur de la couche diélectrique de la structure intermédiaire et le profil de dissolution 20 présentent une symétrie circulaire d'axe perpendiculaire au plan de la structure et passant par son centre. BREVE DESCRIPTION DES DESSINS L'invention sera mieux comprise à la lumière de la description qui suit d'un mode de réalisation particulier non limitatif de l'invention en référence aux figures ci-jointes parmi lesquelles : - la figure 1 représente une structure intermédiaire et finale obtenues selon un procédé de l'état de la technique; - la figure 2 représente les étapes du procédé d'un mode de 35 réalisation particulier de la présente invention; - la figure 3 représente un exemple de profil de dissolution.
25 30 3034565 7 DESCRIPTION DETAILLEE DE L'INVENTION 5 Le procédé selon l'invention trouve son application d'une manière générale pour la fabrication d'une structure finale comprenant une couche utile semi-conductrice, une couche diélectrique et un substrat support.
10 En référence à la figure 2a, le procédé comprend la fourniture d'une structure intermédiaire 1 comprenant successivement une couche supérieure semi-conductrice 3, une couche diélectrique 2, et un substrat support 4. Cette 15 structure intermédiaire 1 est traitée au cours d'une étape suivante de finition de manière à constituer la couche utile 3' présentant les caractéristiques requises (épaisseur, uniformité d'épaisseur des différentes couches, qualité cristalline) à partir de la couche supérieure 3.
20 L'étape de finition peut ainsi comprendre un traitement ou une pluralité de traitements choisis par exemple parmi les traitements suivants : une oxydation sacrificielle, un traitement thermique sous atmosphère neutre ou réductrice, 25 une gravure sèche ou humide, un polissage mécano-chimique... Et selon l'invention, l'étape de finition de la structure intermédiaire comprend au moins un traitement modifiant de manière non uniforme l'épaisseur de la couche 30 diélectrique 2 de la structure intermédiaire 1. Cette étape est représentée sur la figure 2b. Pour mémoire, on rappelle que la non-uniformité d'une couche peut être mesurée par la différence entre son épaisseur 35 maximum et son épaisseur minimum ramenée sur son épaisseur moyenne. On considèrera dans la présente invention qu'une couche est non uniforme lorsque sa mesure excède 3%. L'épaisseur de la couche diélectrique 3, 3' peut être mesurée 3034565 8 par des techniques telles que l'ellipsométrie ou la réflectométrie. A titre d'exemple, le traitement modifiant de manière 5 non uniforme l'épaisseur de la couche diélectrique 2 peut correspondre à un recuit lissant, dans un four de recuit par lot (« batch anneal », selon la terminologie anglosaxonne), consistant à exposer la couche supérieure 3 à une atmosphère neutre ou réductrice présentant une température supérieure à 10 1100°C, et plus précisément comprise entre 1150 et 1200°C, afin d'améliorer l'effet lissant du recuit. Cette exposition à l'atmosphère neutre ou réductrice est conduite à la valeur de plateau pendant une durée pouvant être comprise entre 5 minutes et cinq heures.
15 Le traitement précédent peut alternativement ou en complément s'appliquer à la couche utile 3' de la structure finale 5, c'est à dire en fin d'étape de finition ou après celle-ci, alors que la structure intermédiaire 1 a déjà reçu 20 un traitement ou une pluralité des traitements précités. Comme on l'a vu en introduction et comme cela est documenté dans le document cité, ce type de recuit lissant modifie de manière non uniforme l'épaisseur de la couche 25 diélectrique 2 qui est située sous la couche supérieure 3 traitée. Et des conditions de traitement déterminées conduisent à modifier de manière non uniforme l'épaisseur de la couche diélectrique 2 de la structure intermédiaire 1 suivant un profil déterminé de dissolution.
30 Ce profil déterminé de dissolution correspond à la différence entre le profil d'épaisseur de la couche diélectrique 2' (de la structure finale 5) après le traitement et le profil d'épaisseur de la couche diélectrique 2 avant ce 35 traitement (de la structure intermédiaire 1). Le profil déterminé de dissolution peut se représenter par un ensemble de points de mesure (x,y,e) ; x et y permettant de positionner un point à la surface du substrat et 3034565 9 e indiquant la variation d'épaisseur de la couche diélectrique au niveau de ce point. Alternativement, le point de mesure peut être localisé par ses coordonnées polaires, notamment dans le cas d'un substrat de forme circulaire.
5 L'ensemble des points de mesure présente un cardinal choisi qui, en combinaison avec le positionnement de ces points, permet de représenter avec suffisamment de précision le profil de dissolution. Un tel profil est représenté 10 graphiquement à titre d'exemple sur la figure 3. Pour un substrat présentant la forme d'une plaquette circulaire de 300, 41 points de mesures reportés uniformément à la surface de la plaquette peuvent être 15 suffisants. Lorsque le traitement est réalisé dans un four de recuit par lot, la configuration géométrique de ce four, conduit à un profil de dissolution présentant généralement une 20 symétrie circulaire d'axe perpendiculaire au plan du substrat et passant par son centre. C'est notamment le cas, lorsque les lorsque le substrat est également entrainé en rotation au cours du traitement. Dans ce cas, le profil peut être représenté par une forme fonctionnelle paramétrique liant la 25 variation d'épaisseur de la couche diélectrique à chaque point de la structure, par exemple sous la forme D(r) = k.r^2 ou sous la forme D(r) = k.Irl où r représente la distance du point au centre de la structure ; et k est un paramètre de la fonction.
30 Le profil déterminé de dissolution est représentatif de la séquence de finition appliquée à la structure intermédiaire 1 et plus particulièrement est représentatif du traitement affectant l'épaisseur de la couche diélectrique 2.
35 Ce profil peut être obtenu au cours d'une étape préalable au procédé de l'invention. Cette étape préalable peut consister à appliquer à une structure similaire à la 3034565 10 structure intermédiaire 1 ou finale 5 de l'invention, la séquence de finition ou le traitement envisagé. La mesure des profils d'épaisseur de la couche diélectrique 2, 2' avant et après l'application de cette séquence ou de ce traitement 5 permet d'établir l'ensemble des points de mesure ou les paramètres de la fonction paramétrique spécifiant le profil déterminé de dissolution. Alternativement, le profil peut être obtenu par calcul 10 ou simulation à partir des paramètres (par exemple : durée, température, uniformité) du traitement. De manière à compenser la non-uniformité d'épaisseur de la couche diélectrique susceptible d'être introduite par le 15 traitement de l'étape de finition, l'invention prévoit que la structure intermédiaire 1 présente une couche diélectrique 2 dont le profil d'épaisseur est complémentaire au profil déterminé de dissolution.
20 Par profil d'épaisseur complémentaire, on signifie un profil d'épaisseur qui, combiné au profil déterminé de dissolution, conduit à un profil présentant une non-uniformité moindre que celle du profil de dissolution lui-même. De manière pratique, le profil d'épaisseur complémentaire de la 25 couche diélectrique 2 peut être obtenu en soustrayant le profil déterminé de dissolution au profil d'épaisseur uniforme désiré de la structure finale 5. Ainsi, après le traitement et/ou la séquence de 30 finition, on dispose d'une structure finale 5 constituée de la couche utile 3', de la couche diélectrique 2' et du support 4. La couche diélectrique 2' présente une non-uniformité d'épaisseur plus faible que celle du profil de dissolution.
35 La structure intermédiaire 1 peut être réalisée selon des techniques variées et notamment par report de couche ou selon la technologie SIMOX. Dans tous les cas, on réglera les paramètres de formation de la couche diélectrique 2 pour que 3034565 11 son profil soit bien complémentaire au profil déterminé de dissolution. Dans un exemple particulier, la structure intermédiaire 1 est ainsi réalisée par oxydation d'un substrat donneur semi5 conducteur pour former la couche diélectrique 2, puis par report sur le substrat support d'une couche prélevé dans le substrat donneur, cette couche comprenant la couche supérieure 3 et la couche diélectrique 2. Alternativement, ou en complément, la couche diélectrique 2 peut être formée sur le 10 substrat support 4. Le report de la couche supérieure 3 peut être obtenu par la formation d'un plan fragile dans le substrat donneur définissant ainsi avec une surface de ce substrat la couche à 15 prélever. Le substrat donneur est ensuite assemblé avec la face principale du support. La couche à prélever est enfin détachée du substrat donneur au niveau du plan fragile pour la reporter de la sorte sur le substrat support 4.
20 Comme cela est bien connu en soi, le plan fragile peut être formé par implantation d'espèce légère, ou par porosification d'une surface d'un substrat de départ et le dépôt par épitaxie de la couche à prélever sur ce substrat de départ porosifié.
25 Quelque soit la technique déployée pour fournir la structure intermédiaire 1, on dispose à l'issue de cette étape d'une structure comportant une couche supérieure 3, une couche d'oxyde 2, un substrat support 4. Avantageusement, la couche supérieure 3 est en silicium et la couche diélectrique 2 en oxyde de silicium. Le substrat support 4 peut également être en silicium. On dispose alors d'une structure usuelle de silicium sur isolant. La couche d'oxyde de silicium peut être réalisée en exposant le substrat donneur dans un four, à une atmosphère (sèche ou humide) riche en oxygène. Ce substrat peut reposer, 30 35 3034565 12 au cours de cette étape, sur un support entrainé en rotation autour d'un axe perpendiculaire à son plan principal et passant par son centre, ce qui conduit à former une couche d'oxyde dont le profil présente une symétrie radiale. Comme 5 cela est connu en soi, le contrôle des paramètres du four permet de former une couche d'oxyde dont le profil d'épaisseur est choisi. On pourra à ce titre se référer aux documents FR2843487 ou US2009246371 qui illustrent de telles méthodes.
10 La structure 1 peut prendre la forme d'une plaquette circulaire présentant un diamètre de 200, 300mm ou plus. L'invention est particulièrement utile pour la formation de structures finales 5 dans lesquelles la couche 15 diélectrique 2' est relativement fine, par exemple présentant une épaisseur moyenne inférieure ou égale à 50nm, comme comprise entre 5 et 50nm, ou encore comprise entre 10 et 25nm. Elle permet d'obtenir une couche diélectrique 2' dans la structure finale 5 qui présente une non-uniformité inférieure 20 à 3%. L'invention est également intéressante lorsque la couche utile 3' de la structure finale 5 présente une épaisseur moyenne inférieure à 100nm, les procédés d'obtention 25 de telles structures étant particulièrement sensibles aux phénomènes de dissolution, et conduisant à une uniformité dégradée de la couche diélectrique 2'. Finalement, il est possible que le traitement modifiant 30 de manière non uniforme l'épaisseur de la couche diélectrique 2 soit également susceptible d'affecter l'uniformité d'épaisseur de la couche utile 3'. Ce phénomène, lorsqu'il intervient de manière sensible, peut être compensé en ajustant les paramètres des différents traitements composant l'étape de 35 finition (oxydation sacrificielle, gravure, amincissement..) de manière à obtenir une couche utile 3' dans la structure finale 5 suffisamment uniforme.
3034565 13 A titre d'exemple, on forme sur un premier substrat donneur constitué d'une plaquette circulaire de silicium massif de 300 mm de diamètre, une couche diélectrique d'oxyde de silicium. Cette couche est formée par exposition de la 5 plaquette à un traitement thermique dans un four, l'atmosphère du four étant riche en oxygène. Le traitement thermique d'oxydation comprend un premier palier à 750°C, suivi d'un palier à 770°C puis d'une rampe en 10 température pour atteindre un palier de 800°C, et enfin une rampe décroissante vers 750°C. Ce traitement conduit à former une couche de dioxyde de silicium présentant une épaisseur moyenne de 27 nm et un 15 profil symétrique et concave, l'épaisseur en périphérie de la plaquette présentant une épaisseur supérieure de 0,4 nm à l'épaisseur en son centre. A titre comparatif, on forme sur un second substrat 20 donneur, identique au premier, une couche diélectrique en dioxyde de silicium d'épaisseur moyenne identique à 27 nm et essentiellement uniforme (c'est à dire ne présentant pas de profil symétrique et concave).
25 On forme ensuite dans ces deux plaquettes de silicium, munie chacune de leur couche diélectrique en dioxyde de silicium, un plan fragilisé par implantation d'espèces légères, telles que de l'hydrogène et/ou de l'hélium, comme cela est bien connu en soit.
30 Ces plaquettes de silicium sont ensuite assemblées chacune à un substrat support, également formé d'une plaquette circulaire de silicium massif de 300mm de diamètre. Les assemblages, dans le cas particulier de cet exemple, sont 35 réalisés par la mise en contact directe de la surface de dioxyde de silicium des substrats donneurs aux surfaces de silicium des substrats supports, selon la technique de l'adhésion moléculaire.
3034565 14 Ces assemblages sont ensuite traités pour fracturer les substrats donneurs au niveau des plans fragilisés, par exemple au cours d'un recuit de fragilisation présentant une 5 température comprise entre 300°C et 500°C. La fracture elle même peut être obtenue au cours de ce recuit ou par l'application d'efforts extérieurs complémentaires. Dans le cadre particulier de l'exemple, on obtient 10 d'une part les résidus des substrats donneurs en silicium, et d'autre part les structures intermédiaires comprenant chacune : - une couche supérieure en silicium de 265 nm ; - la couche diélectrique d'oxyde de silicium 15 présentant une épaisseur moyenne de 27nm (dans un cas avec une surépaisseur de 0,4 nm en périphérie, dans l'autre une épaisseur substantiellement uniforme) ; - et le substrat support.
20 Ces structures intermédiaires sont ensuite traitées par une succession d'étapes de finition, identique pour chacun des deux structures, permettant de former les structures finales de silicium sur isolant, présentant toutes les 25 caractéristiques désirées. Dans cet exemple particulier, on réalise tout d'abord un traitement de stabilisation, comprenant une première étape d'oxydation des surfaces exposées des couches supérieures, 30 suivi d'une étape de recuit à 950°C permettant de guérir certains défauts des couches supérieures. Après ce traitement thermique, la partie oxydée des couches supérieures est éliminée, par exemple par gravure chimique dans un bain comprenant du HF. Ce traitement constitue donc une première 35 étape d'amincissement des couches supérieures. A la suite, on réalise un traitement de lissage de la surface exposée des couches supérieures des structures 3034565 15 intermédiaires. Ceci est obtenu en exposant ces couches à une atmosphère d'hydrogène à 1170°C pendant un plateau de 5 minutes. Ce traitent de lissage affecte, par dissolution, l'uniformité des couches de dioxyde de silicium enterrées.
5 Enfin, on réalise une seconde étape d'amincissement des couches supérieures, par simple oxydation sacrificielle, pour former les couches utiles présentant une épaisseur désirée, dans cet exemple de 15nm. L'oxydation des couches supérieures 10 peut être conduite à environ 900 ou 950°C, pendant une durée suffisante pour qu'à l'issue de ce traitement les couches utiles présentent l'épaisseur désirée. Après ces traitements, on observe que la première 15 structure finale (issue du premier substrat donneur sur lequel avait été formée une couche diélectrique non-uniforme) présente une épaisseur moyenne de 25nm et une variation d'épaisseur de la couche diélectrique en dioxyde de silicium de 0,7nm, soit une variation de 2,8%.
20 La seconde structure finale (issue du second substrat donneur sur lequel avait été formée une couche diélectrique uniforme) présente une épaisseur moyenne de 25nm et une variation d'épaisseur de la couche diélectrique en dioxyde de 25 silicium de 1,2 nm de 4,8%. On comprend donc bien a travers cet exemple l'intérêt de fournir une couche diélectrique dans la structure intermédiaire présentant un profil d'épaisseur complémentaire 30 au profil de dissolution de la séquence de finition.
Claims (7)
- REVENDICATIONS1. Procédé de fabrication d'une structure finale (5) comprenant successivement une couche utile semi-conductrice (3'), une couche diélectrique (2') et un substrat support (4), le procédé comprenant : Une étape de fourniture d'une structure intermédiaire (1) comportant une couche supérieure semi-conductrice (3), la couche diélectrique (2) et le substrat support (4) ; une étape de finition de la structure intermédiaire pour former la structure finale (5) comprenant un traitement modifiant de manière non uniforme l'épaisseur de la couche diélectrique (2) suivant un profil déterminé de dissolution ; Le procédé étant caractérisé en ce que la couche diélectrique (2) de la structure intermédiaire (1) présente un profil d'épaisseur complémentaire au profil déterminé de dissolution.
- 2. Procédé selon la revendication 1 dans lequel la couche utile (3') est en silicium et dans lequel la couche diélectrique (2, 2') est en oxyde de silicium.
- 3. Procédé selon la revendication 1 ou 2 dans lequel le substrat support (4) est un substrat de silicium.
- 4. Procédé selon l'une des revendications précédentes dans lequel la couche diélectrique (2') de la structure finale présente une épaisseur moyenne inférieure ou égale à 50nm.
- 5. Procédé selon l'une des revendications précédentes dans lequel l'étape de fourniture de la structure intermédiaire (1) comprend : 3034565 17 la formation d'une couche diélectrique (2) sur un substrat donneur ; la formation d'un plan fragile dans le substrat donneur définissant avec une surface principale du 5 substrat donneur une couche à prélever ; l'assemblage de la face principale du substrat donneur avec le substrat support (4) ; le détachement de la couche à prélever du substrat donneur pour la reporter sur le substrat support (4).
- 6. Procédé selon l'une des revendications précédentes dans lequel l'étape de finition comprend l'amincissement de la couche supérieure (3) par oxydation sacrificielle pour former la couche utile (3').
- 7. Procédé selon l'une des revendications précédentes dans lequel l'étape de finition comprend un traitement par recuit de stabilisation de la structure intermédiaire (1). 20 8 Procédé selon l'une des revendications précédentes dans lequel le traitement modifiant l'épaisseur de la couche diélectrique (2) comprend l'exposition de la couche utile (3') ou de la couche supérieure (3) à une atmosphère neutre ou réductrice à une température comprise entre 1150 et 25 1200°C. 9. Procédé selon la revendication précédente dans lequel l'exposition à l'atmosphère neutre ou réductrice est conduite pendant une durée comprise entre 5 minutes et 5 30 heures. 10. Procédé selon l'une des revendications précédentes dans lequel le profil d'épaisseur de la couche diélectrique (2) de la structure intermédiaire (1) et le profil de 35 dissolution présentent une symétrie circulaire d'axe perpendiculaire au plan de la structure et passant par son centre. 10 15
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1552651A FR3034565B1 (fr) | 2015-03-30 | 2015-03-30 | Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme |
JP2016066013A JP6725286B2 (ja) | 2015-03-30 | 2016-03-29 | 厚さが均一な埋め込み誘電体層を有する構造を作成するためのプロセス |
SG10201602464YA SG10201602464YA (en) | 2015-03-30 | 2016-03-29 | Process For Fabricating A Structure Having A Buried Dielectric Layer Of Uniform Thickness |
US15/083,725 US9929040B2 (en) | 2015-03-30 | 2016-03-29 | Process for fabricating a structure having a buried dielectric layer of uniform thickness |
CN201610193183.2A CN106024621B (zh) | 2015-03-30 | 2016-03-30 | 用于制造具有均匀厚度的掩埋介电层的结构的工艺 |
KR1020160038661A KR102413439B1 (ko) | 2015-03-30 | 2016-03-30 | 균일한 두께의 매립 절연층을 가지는 구조를 제작하기 위한 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1552651A FR3034565B1 (fr) | 2015-03-30 | 2015-03-30 | Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme |
Publications (2)
Publication Number | Publication Date |
---|---|
FR3034565A1 true FR3034565A1 (fr) | 2016-10-07 |
FR3034565B1 FR3034565B1 (fr) | 2017-03-31 |
Family
ID=53200171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1552651A Active FR3034565B1 (fr) | 2015-03-30 | 2015-03-30 | Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme |
Country Status (6)
Country | Link |
---|---|
US (1) | US9929040B2 (fr) |
JP (1) | JP6725286B2 (fr) |
KR (1) | KR102413439B1 (fr) |
CN (1) | CN106024621B (fr) |
FR (1) | FR3034565B1 (fr) |
SG (1) | SG10201602464YA (fr) |
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-
2015
- 2015-03-30 FR FR1552651A patent/FR3034565B1/fr active Active
-
2016
- 2016-03-29 SG SG10201602464YA patent/SG10201602464YA/en unknown
- 2016-03-29 US US15/083,725 patent/US9929040B2/en active Active
- 2016-03-29 JP JP2016066013A patent/JP6725286B2/ja active Active
- 2016-03-30 CN CN201610193183.2A patent/CN106024621B/zh active Active
- 2016-03-30 KR KR1020160038661A patent/KR102413439B1/ko active IP Right Grant
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
US9929040B2 (en) | 2018-03-27 |
CN106024621A (zh) | 2016-10-12 |
FR3034565B1 (fr) | 2017-03-31 |
JP6725286B2 (ja) | 2020-07-15 |
KR102413439B1 (ko) | 2022-06-27 |
US20160293476A1 (en) | 2016-10-06 |
KR20160117346A (ko) | 2016-10-10 |
JP2016192548A (ja) | 2016-11-10 |
CN106024621B (zh) | 2021-05-14 |
SG10201602464YA (en) | 2016-10-28 |
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