CN109742023A - 晶圆表面的平坦化方法 - Google Patents

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Abstract

一种晶圆表面的平坦化方法，包括如下步骤：提供一晶圆，所述晶圆包括绝缘埋层以及绝缘埋层表面的顶层硅层，所述顶层硅层的边缘厚度大于中心厚度；将所述晶圆在氢气或者氢气和惰性气体的混合气体中退火，退火能促进表面硅原子的重构，从而促进顶层硅的平坦化，并且边缘的重构速率快于中心，从而提高顶层硅层的厚度均匀性。或者对所述顶层硅层采用氢气和HCl的混合气体进行刻蚀，所述刻蚀工艺的边缘的刻蚀速率快于中心，从而提高顶层硅层的厚度均匀性。

Description

晶圆表面的平坦化方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶圆表面的平坦化方法。
背景技术
SOI是一种广泛应用的新一代硅基材料，无论在低压、低功耗电路，还是微机械传感器、光电集成等方面，都具有重要应用。对于SOI材料而言，顶层硅厚度均匀性是一个关键参数，该参数对器件性能有重要影响。
在SOI工艺制程中，对顶层硅的平坦化通常采用化学机械抛光(ChemicalMechanical Polishing，CMP)的方式来进行，随着对顶层硅均匀性要求的提升，CMP工艺已无法满足工艺要求。
发明内容
本发明所要解决的技术问题是，提供一种晶圆表面的平坦化方法。
为了解决上述问题，本发明提供了一种晶圆表面的平坦化方法，包括如下步骤：提供一晶圆，所述晶圆包括绝缘埋层以及绝缘埋层表面的顶层硅层，所述顶层硅层的边缘厚度大于中心厚度；将所述晶圆在氢气或者氢气和惰性气体的混合气体中退火，退火能促进表面硅原子的重构，从而促进顶层硅的平坦化，并且边缘的重构速率快于中心，从而提高顶层硅层的厚度均匀性。
可选的，采用如下步骤形成所述晶圆：提供第一晶圆和第二晶圆；氧化所述第一晶圆，在所述第一晶圆表面形成氧化层，所述氧化层的中心厚度大于边缘厚度；注入起泡离子，以在所述第一晶圆内形成剥离层；以所述氧化层为中间层，将所述第一晶圆和所述第二晶圆键合，形成键合后晶圆；升温以使键合后晶圆在所述剥离层开裂，开裂后保留在所述氧化层表面的部分第一晶圆即为所述顶层硅层，所述氧化层即为所述绝缘埋层，由于所述起泡离子的注入深度受到所述氧化层厚度的影响，导致所述顶层硅层的边缘厚度大于中心厚度。所述起泡离子选自于氢气、氦气、以及氢气和氦气的混合气体中的一种。
可选的，所述退火在氢气气氛中进行，退火温度为1000℃至1200℃，退火时间为30分钟至120分钟。
可选的，所述退火在氢气和惰性气体的混合气氛中进行，退火温度为950℃至1200℃，退火时间为30分钟至150分钟。
本发明还提供了一种晶圆表面的平坦化方法，包括如下步骤：提供一晶圆，所述晶圆包括绝缘埋层以及绝缘埋层表面的顶层硅层，所述顶层硅层的边缘厚度大于中心厚度；对所述顶层硅层采用氢气和HCl的混合气体进行刻蚀，所述刻蚀工艺的边缘的刻蚀速率快于中心，从而提高顶层硅层的厚度均匀性。
可选的，所述刻蚀步骤的温度大于1050℃。
可选的，所述刻蚀步骤中所述混合气体中HCl的体积分数小于1％。
可选的，所述刻蚀步骤中所述混合气体的流速范围是60升/分钟至120升/分钟。
经研究发现，在边缘和中心采用相同的含氢退火或者HCl刻蚀工艺条件下，晶圆边缘的厚度变化速率会略大于中心速率，呈现出中心对称分布现象，恰好可以抵消顶层硅层的厚度呈现中心对称分布的情况，从而获得厚度分布更为均匀的顶层硅层。上述现象都是在发现了表面处理工艺本身的特点之后，通过利用这一特点来改善厚度的分布状态。
附图说明
附图1所示是本发明所述具体实施方式的实施步骤示意图，
附图2A至附图2E以及附图3A至附图3B所示，是附图1所述步骤的工艺流程示意图。
具体实施方式
下面结合附图对本发明提供的晶圆表面的平坦化方法的具体实施方式做详细说明。
附图1所示是本发明所述具体实施方式的实施步骤示意图，包括：步骤S110，提供第一晶圆和第二晶圆；步骤S111，氧化所述第一晶圆，在所述第一晶圆表面形成氧化层，所述氧化层的中心厚度大于边缘厚度；步骤S112，注入起泡离子，以在所述第一晶圆内形成剥离层；步骤S113，以所述氧化层为中间层，将所述第一晶圆和所述第二晶圆键合，形成键合后晶圆；步骤S114，升温以使键合后晶圆在所述剥离层开裂，开裂后保留在所述氧化层表面的部分第一晶圆即为所述顶层硅层，所述氧化层即为所述绝缘埋层，所述顶层硅层的边缘厚度大于中心厚度；步骤S121，将所述晶圆在氢气或者氢气和惰性气体的混合气体中退火；步骤S122，对所述顶层硅层采用氢气和HCl的混合气体进行刻蚀。
附图2A至附图2E以及附图3A至附图3B所示，是上述步骤的工艺流程示意图。
附图2A所示，参考步骤S110，提供第一晶圆21和第二晶圆22。所述第一晶圆21用于后续的剥离工艺，其用于剥离的表面应当是单晶硅材料。而第二晶圆22用作键合的支撑衬底，其材料可以是包括单晶硅、蓝宝石、碳化硅等任意一种常见的半导体衬底材料。
附图2B所示，参考步骤S111，氧化所述第一晶圆21，在所述第一晶圆表面形成氧化层211，所述氧化层211的中心厚度大于边缘厚度。所述氧化可以采用干氧或者湿氧氧化法，形成的氧化层211的材料为二氧化硅，厚度优选小于500nm。研究发现，氧化形成的氧化层211呈现的厚度特征是中心厚度大于边缘厚度，呈现中心对称性分布，这是氧化工艺的自身特点决定的，很难通过调整工艺参数改变。
附图2C所示，参考步骤S112，注入起泡离子，以在所述第一晶圆21内形成剥离层212。所述起泡离子选自于氢气、氦气、以及氢气和氦气的混合气体中的一种，注入能量小于100keV，注入剂量范围1×1016cm-2至6×1016cm-2。
附图2D所示，参考步骤S113，以所述氧化层211为中间层，将所述第一晶圆21和所述第二晶圆22键合，形成键合后晶圆23。
附图2E所示，参考步骤S114，升温以使键合后晶圆23在所述剥离层212开裂，开裂后保留在所述氧化层211表面的部分第一晶圆即为顶层硅层29，所述氧化层211即为绝缘埋层28。剥离层212开裂所需的温度范围为300℃至600℃，持续时间为10分钟至60分钟。由于所述起泡离子的注入深度受到所述氧化层211厚度的影响，氧化层211的厚度越厚，对注入离子的阻挡作用越明显，导致剥离后的所述顶层硅层29的边缘厚度大于中心厚度，呈现中心对称性分布。
上述步骤S110至S114实施完毕后，获得的键合后晶圆23，包括顶层硅层29以及绝缘埋层28。由于顶层硅层29的厚度呈现中心对称性分布，故需要通过表面处理工艺改变这一厚度的分布状态，使厚度分布更为均匀。上述获得晶圆的方法仅是一具体实施方式所述之方法，在其他的具体实施方式中，任何一种可能导致顶层硅层29厚度呈现中心对称分布的方法如果被采用，都有可能获得具有同样或者类似结构。
对于上述顶层硅层厚度呈现中心对称分布的的晶圆，确有必要提出一种工艺改变这一厚度的分布状态，使厚度分布更为均匀。以下步骤S121和步骤S122是并列的两个步骤，都是利用表面处理工艺本身的特点改善厚度的分布状态，可以任选其一实施，以获得厚度分布更为均匀的顶层硅层。
附图3A所示，参考步骤S121，将所述晶圆23在氢气或者氢气和惰性气体的混合气体中退火。所述惰性气体优选为氩气。退火能促进表面硅原子的重构，从而促进顶层硅层29的平坦化，并且边缘的重构速率快于中心，从而提高顶层硅层29的厚度均匀性。在所述退火在氢气气氛中进行的具体实施方式中，退火温度为1000℃至1200℃，退火时间为30分钟至120分钟。在所述退火在氢气和惰性气体的混合气氛中进行的具体实施方式中，退火温度为950℃至1200℃，退火时间为30分钟至150分钟。由于顶层硅层29的目标厚度很薄，通常小于200nm，甚至小于20nm，因此化学机械抛光很难满足平整度的要求，上述采用含氢气体促进表面硅原子重构的方法，相对于抛光工艺更能够精确的控制表面平整度，满足工艺需求。经研究发现，在边缘和中心采用相同的退火工艺条件下，晶圆边缘的重构速率会略大于中心重构速率，呈现出中心对称分布现象，恰好可以抵消顶层硅层29的厚度呈现中心对称分布的情况，从而获得厚度分布更为均匀的顶层硅层29。
附图3B所示，参考步骤S122，采用氢气和HCl的混合气体对所述顶层硅层的表面进行刻蚀，所述混合气体从晶圆23侧方通入，且边缘区域的混合气体流速小于中心区域的混合气体流速。为了获得较佳的刻蚀效果，优选顶层硅层29在刻蚀前进行氢气烘烤以去除表面的自然氧化层，通常采用1100℃以上的温度处理40秒以上的时间，以确保后续HCl对硅的刻蚀。在本具体实施方式中，所述刻蚀步骤的温度大于1050℃，所述刻蚀步骤中所述混合气体中HCl的体积分数小于1％，所述刻蚀步骤中所述混合气体的流速范围是60升/分钟至120升/分钟。为了获得较佳的刻蚀效果，优选对顶层硅层29的刻蚀去除量大于80nm。由于顶层硅层29的目标厚度很薄，通常小于200nm，甚至小于20nm，因此化学机械抛光很难满足平整度的要求，上述采用HCl的刻蚀方法相对于抛光工艺更能够精确的控制表面平整度，满足工艺需求。经研究发现，在边缘和中心采用相同的刻蚀工艺条件下，晶圆边缘的刻蚀速率会略大于中心刻蚀速率，呈现出中心对称分布现象，恰好可以抵消顶层硅层29的厚度呈现中心对称分布的情况，从而获得厚度分布更为均匀的顶层硅层29。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种晶圆表面的平坦化方法，其特征在于，包括如下步骤：
提供一晶圆，所述晶圆包括绝缘埋层以及绝缘埋层表面的顶层硅层，所述顶层硅层的边缘厚度大于中心厚度；
将所述晶圆在氢气或者氢气和惰性气体的混合气体中退火，退火能促进表面硅原子的重构，从而促进顶层硅的平坦化，并且边缘的重构速率快于中心，从而提高顶层硅层的厚度均匀性。
2.根据权利要求1所述的方法，其特征在于，采用如下步骤形成所述晶圆：
提供第一晶圆和第二晶圆；
氧化所述第一晶圆，在所述第一晶圆表面形成氧化层，所述氧化层的中心厚度大于边缘厚度；
注入起泡离子，以在所述第一晶圆内形成剥离层；
以所述氧化层为中间层，将所述第一晶圆和所述第二晶圆键合，形成键合后晶圆；
升温以使键合后晶圆在所述剥离层开裂，开裂后保留在所述氧化层表面的部分第一晶圆即为所述顶层硅层，所述氧化层即为所述绝缘埋层，由于所述起泡离子的注入深度受到所述氧化层厚度的影响，导致所述顶层硅层的边缘厚度大于中心厚度。
3.根据权利要求2所述的方法，其特征在于，所述起泡离子选自于氢气、氦气、以及氢气和氦气的混合气体中的一种。
4.根据权利要求1所述的方法，其特征在于，所述退火在氢气气氛中进行，退火温度为1000℃至1200℃，退火时间为30分钟至120分钟。
5.根据权利要求1所述的方法，其特征在于，所述退火在氢气和惰性气体的混合气氛中进行，退火温度为950℃至1200℃，退火时间为30分钟至150分钟。
6.一种晶圆表面的平坦化方法，其特征在于，包括如下步骤：
提供一晶圆，所述晶圆包括绝缘埋层以及绝缘埋层表面的顶层硅层，所述顶层硅层的边缘厚度大于中心厚度；
对所述顶层硅层采用氢气和HCl的混合气体进行刻蚀，所述刻蚀工艺的边缘的刻蚀速率快于中心，从而提高顶层硅层的厚度均匀性。
7.根据权利要求6所述的方法，其特征在于，采用如下步骤形成所述晶圆：
提供第一晶圆和第二晶圆；
氧化所述第一晶圆，在所述第一晶圆表面形成氧化层，所述氧化层的中心厚度大于边缘厚度；
注入起泡离子，以在所述第一晶圆内形成剥离层；
以所述氧化层为中间层，将所述第一晶圆和所述第二晶圆键合，形成键合后晶圆；
升温以使键合后晶圆在所述剥离层开裂，开裂后保留在所述氧化层表面的部分第一晶圆即为所述顶层硅层，所述氧化层即为所述绝缘埋层，由于所述起泡离子的注入深度受到所述氧化层厚度的影响，导致所述顶层硅层的边缘厚度大于中心厚度。
8.根据权利要求7所述的方法，其特征在于，所述起泡离子选自于氢气、氦气、以及氢气和氦气的混合气体中的一种。
9.根据权利要求6所述的方法，其特征在于，所述刻蚀步骤的温度大于1050℃。
10.根据权利要求6所述的方法，其特征在于，所述刻蚀步骤中所述混合气体中HCl的体积分数小于1％。
11.根据权利要求6所述的方法，其特征在于，所述刻蚀步骤中所述混合气体的流速范围是60升/分钟至120升/分钟。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110184655B (zh) * 2019-04-25 2022-01-11 上海新傲科技股份有限公司 晶圆的表面氧化方法
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362076B1 (en) * 1998-04-23 2002-03-26 Shin-Etsu Handotai Co., Ltd. Method of fabricating an SOI wafer by hydrogen ion delamination without independent bonding heat treatment
JP2010161134A (ja) * 2009-01-07 2010-07-22 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
CN103563049A (zh) * 2011-05-30 2014-02-05 信越半导体株式会社 贴合晶片的制造方法及贴合soi晶片
CN106024621A (zh) * 2015-03-30 2016-10-12 苏泰克公司 用于制造具有均匀厚度的掩埋介电层的结构的工艺
CN106992142A (zh) * 2016-01-21 2017-07-28 沈阳硅基科技有限公司 一种纳米级超薄膜tm-soi硅片的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362076B1 (en) * 1998-04-23 2002-03-26 Shin-Etsu Handotai Co., Ltd. Method of fabricating an SOI wafer by hydrogen ion delamination without independent bonding heat treatment
JP2010161134A (ja) * 2009-01-07 2010-07-22 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
CN103563049A (zh) * 2011-05-30 2014-02-05 信越半导体株式会社 贴合晶片的制造方法及贴合soi晶片
CN106024621A (zh) * 2015-03-30 2016-10-12 苏泰克公司 用于制造具有均匀厚度的掩埋介电层的结构的工艺
CN106992142A (zh) * 2016-01-21 2017-07-28 沈阳硅基科技有限公司 一种纳米级超薄膜tm-soi硅片的制备方法

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