DE112013002675T5

DE112013002675T5 - Verfahren zur Behandlung einer Halbleiter-auf-Isolator-Struktur zur Verbesserung der Dickengleichmäßigkeit der Halbleiterschicht

Info

Publication number: DE112013002675T5
Application number: DE201311002675
Authority: DE
Inventors: Walter Schwarzenbach; Carine Duret; François Boedt
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2012-05-25
Filing date: 2013-05-01
Publication date: 2015-03-19
Also published as: WO2013175278A1; US9190284B2; FR2991099A1; FR2991099B1; US20150118764A1; KR20150021499A; SG11201407361PA; CN104380447B; KR102068189B1; CN104380447A

Abstract

Die Erfindung betrifft ein Verfahren zur Behandlung einer Struktur vom Halbleiter-auf-Isolator-Typ, die aufeinander folgend ein Trägersubstrat (1), eine dielektrische Schicht (2) und eine Halbleiterschicht (3) mit einer Dicke von weniger oder gleich 100 nm umfasst, wobei diese Halbleiterschicht (3) mit einer Hilfsoxidschicht (4) bedeckt ist, umfassend: Messen, an einer Vielzahl von über die Oberfläche der Struktur verteilten Punkten, der Dicke der Hilfsoxidschicht (4) und der Halbleiterschicht (3), um eine Karte der Dicke der Halbleiterschicht zu erzeugen und anhand der Messungen die durchschnittliche Dicke der Halbleiterschicht (3) zu bestimmen, selektives Ätzen der Hilfsoxidschicht (4), um die Halbleiterschicht (3) freizulegen, und Ausführen eines chemischen Ätzverfahrens an der Halbleiterschicht (3), wobei die Bedingungen bezüglich Anwendung, Temperatur und/oder Dauer als Funktion der Karte und/oder der mittleren Dicke der Halbleiterschicht (3) angepasst werden, um diese Halbleiterschicht (3) zumindest lokal um eine Dicke auszudünnen, die am Ende des Messschrittes als eine Überdicke identifiziert wurde.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren zur Behandlung einer Struktur vom Halbleiter-auf-Isolator-Typ, die aufeinander folgend ein Trägersubstrat, eine dielektrische Schicht und eine Halbleiterschicht mit einer Dicke von weniger oder gleich 100 nm umfasst, im Hinblick auf die Standardisierung der Dicke der Halbleiterschicht.
Hintergrund der Erfindung
Bei Strukturen vom Halbleiter-auf-Isolator-Typ (Semiconductor-on-Insulator, SeOI) isoliert eine vergrabene dielektrische Schicht die Halbleiterschicht elektrisch gegen das Trägersubstrat.
Wenn das Material der dielektrischen Schicht Siliziumdioxid ist (SiO₂), wird die vergrabene dielektrische Schicht im Allgemeinen mit dem Akronym BOX von „Buried OXide” (vergrabenes Oxid) gekennzeichnet.
Bei teilweise verarmten (Partially Depleted, PD) SeOI-Strukturen beträgt die Dicke der vergrabenen dielektrischen Schicht im Allgemeinen mehr als 100 nm und reicht damit aus, um die elektrische Integrität und die Qualität dieser Schicht sicherzustellen. Die Dicke der Halbleiterschicht beträgt dann üblicherweise zwischen 100 und 200 nm.
Bei vollständig verarmten (Fully Depleted, FD) SeOI-Strukturen ist die Halbleiterschicht dagegen ultradünn, d. h. sie hat eine Dicke von weniger oder gleich 50 nm, in der Regel in der Größenordnung von 12 nm, und kann sogar auf bis etwa 5 nm reduziert werden. Um von den nachgewiesenen Vorteilen der Rückseitenpolarisierung des Kanals zu profitieren, kann auch die Dicke der vergrabenen dielektrischen Schicht reduziert werden; üblicherweise um eine Dicke in der Größenordnung von 150 nm bis hinunter auf Werte von weniger als 50 nm, üblicherweise 25 nm bis hinunter auf 5 nm.
Solche Strukturen sind insbesondere für die Herstellung von Transistoren vorgesehen, wobei die Kanalschicht in oder auf der ultradünnen Halbleiterschicht ausgebildet ist, die nicht dotiert ist.
Dank der ultradünnen Stärke der vergrabenen dielektrischen Schicht und der Halbleiterschicht haben diese FD-SeOI-Strukturen den Vorteil, dass sie eine präzise Kontrolle des Kanals des Transistors, eine Verbesserung des Kurzkanaleffekts und eine Reduzierung der Variabilität des Transistors ermöglichen.
Bei FD-SeOI-Transistoren stammt die Gesamtvariabilität aus der Gateleitungs-Kantenrauigkeit (Gate Line Edge Roughness, LER), aus der Variabilität der Arbeitsfunktion und aus der Dicke des Kanals.
Insofern, als der Kanal nicht dotiert ist, unterliegt die Gesamtvariabilität keiner zufälligen Dotierstofffluktuation (Random Dopant Fluctuation, RDF).
Folglich ist die Gleichmäßigkeit der Dicke der Halbleiterschicht, welche den Kanal bildet, ein entscheidender Parameter zur Einschränkung der Variabilität einer FD-SeOI-Vorrichtung.
In dieser Hinsicht beinhalten die Spezifikationen sowohl eine „waferinterne” Gleichmäßigkeit (d. h. an der Oberfläche von ein und derselben Struktur, wobei diese Struktur im Allgemeinen in Form eines runden Wafers vorliegt) und einer „Wafer-zu-Wafer”-Gleichmäßigkeit (d. h. zwischen allen Strukturen, die zu allen Produktionschargen gehören).
Die Kombination dieser beiden Gleichmäßigkeitsbedingungen wird durch den Ausdruck „Schicht-Gesamtdickenvariabilität” (Layer Total Thickness Variability, LTTV) ausgedrückt und beeinflusst die Parameter des Herstellungsprozesses von FD-SeOI-Strukturen zum Erhalt der erwünschten Gleichmäßigkeit.
So wird für FD-SeOI-Anwendungen eine Gesamtdickenvariabilität der Halbleiterschicht in der Größenordnung von ±0,5 nm angestrebt, vorzugsweise in der Größenordnung von ±0,2 nm Wafer-zu-Wafer, das heißt zwischen den verschiedenen Strukturen, die aus allen Produktionschargen stammen.
Dokument WO 2004/015759 betrifft ein Verfahren zur Korrektur der Dicke der Halbleiterschicht eines SeOI basierend auf einer selektiven Hilfsoxidation dieser Schicht.
Je nach Verfahrensbedingungen verbraucht die Hilfsoxidation mehr oder weniger von der Dicke der Halbleiterschicht.
Die Hilfsoxidationsschicht wird dann durch selektives Ätzen entfernt, üblicherweise unter Verwendung von Fluorwasserstoffsäure (HF).
Allerdings sind die Strukturen, die diesem Verfahren unterzogen werden, nicht nur FD-SeOI-Strukturen, sondern auch „konventionelle” PD-SeOI-Strukturen.
Darüber hinaus ist die Größenordnung der Genauigkeit bei der Ausdünnung, die durch die Hilfsoxidation in Geräten vom „Chargentyp” erzielt wird, soll heißen in Geräten (wie beispielsweise einem Ofen), in welchen eine Vielzahl von Strukturen gleichzeitig behandelt wird, größer als die Genauigkeit, mit der die Gleichmäßigkeit einer FD-SeOI-Struktur gesteuert werden soll.
Da die Temperatur in dem Gerät tatsächlich nicht vollkommen gleichmäßig ist, kann die Dicke der Oxidationsschicht innerhalb ein und derselben Struktur und/oder von einer Struktur zur nächsten variieren.
Somit wird am Ende einer solchen Ausdünnungsbehandlung eine Varianz von im Schnitt ±1 bis 1,5 nm bei der Dicke der Halbleiterschicht erzielt.
1 zeigt die Verteilung der mittleren Dicke e_mean im Vergleich zu einer angestrebten Dicke et der Halbleiterschicht, die am Ende des oben beschriebenen Hilfsoxidationsprozesses und bei Anwendung auf die Herstellung von PD-SeOIs erzielt werden kann.
Es ist also notwendig, ein Verfahren zur Steuerung der mittleren Dicke der Halbleiterschicht zu definieren, das insbesondere für die Genauigkeit geeignet ist, welche für die Schichten von FD-SeOI-Strukturen erwünscht ist.
Ein Ziel der vorliegenden Erfindung ist somit die Bereitstellung eines Verfahrens zur Behandlung von Strukturen vom Halbleiter-auf-Isolator-Typ für „vollständig verarmte” Anwendungen, welches es ermöglicht, die Dicke der Halbleiterschicht zwischen verschiedenen Strukturen des gesamten Produktionsvolumens (Wafer-zu-Wafer-Dicke) zu standardisieren.
Ein solches Verfahren muss solcherart in industriellem Maßstab eingesetzt werden können, dass so wenig wie möglich in den bestehenden SeOI-Fertigungsprozessen verändert werden muss.
Das Verfahren muss außerdem mit handelsüblichen und kostengünstigen Mitteln ausgeführt werden können.
Ein weiteres Ziel der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zur Behandlung von Strukturen vom Halbleiter-auf-Isolator-Typ, welches die Sicherstellung einer guten Gleichmäßigkeit der produzierten Strukturen ermöglicht.
Kurzbeschreibung der Erfindung
Erfindungsgemäß wird ein Verfahren zur Behandlung einer Struktur vom Halbleiter-auf-Isolator-Typ vorgeschlagen, die aufeinander folgend ein Trägersubstrat, eine dielektrische Schicht und eine Halbleiterschicht mit einer Dicke von weniger oder gleich 100 nm umfasst, wobei diese Halbleiterschicht mit einer Hilfsoxidschicht bedeckt ist und das Verfahren dadurch gekennzeichnet ist, dass es umfasst:

– Messen der Dicke der Hilfsoxidschicht und der Halbleiterschicht an einer Vielzahl von über die Oberfläche der Struktur verteilten Punkten, um eine Karte der Dicke der Halbleiterschicht zu erzeugen und anhand der Messungen die durchschnittliche Dicke der Halbleiterschicht zu bestimmen,
– selektives Ätzen der Hilfsoxidschicht, um die Halbleiterschicht freizulegen, und
– Ausführen eines chemischen Ätzverfahrens an der Halbleiterschicht, wobei die Bedingungen bezüglich Anwendung, Temperatur und/oder Dauer als Funktion der Karte und/oder der mittleren Dicke der Halbleiterschicht angepasst werden, um diese Halbleiterschicht zumindest lokal um eine Dicke auszudünnen, die am Ende des Messschrittes als eine Überdicke identifiziert wurde.

Gemäß einer Ausführung der Erfindung, welche auf die Standardisierung der Dicke der Halbleiterschicht zwischen verschiedenen Wafern von ein und derselben Charge abzielt, wird dieses Verfahren auf die Charge an Halbeiter-auf-Isolator-Strukturen angewendet.
Dafür werden die Strukturen am Ende der Dickenmessung nach mittlerer Dickenklasse der Halbleiterschicht (eine Klasse, die als ein mittlerer Dickenbereich zwischen einer vorgegebenen Untergrenze und einer vorgegebenen Obergrenze definiert ist) sortiert, und es wird ein chemisches Ätzverfahren unter identischen Bedingungen für alle Strukturen derselben Klasse durchgeführt.
In vorteilhafter Weise wird dieses chemische Ätzen durch gleichzeitiges Tauchen aller Strukturen derselben Klasse in ein Bad aus einer chemischen Ätzlösung durchgeführt.
Beispielsweise werden im Voraus 3 bis 6 mittlere Dickenklassen definiert, wobei diese mittleren Dickenklassen eine Breite von 0,3 bis 0,5 nm haben können.
Gemäß einem weiteren Ausführungsbeispiel der Erfindung, das auf die Standardisierung der Dicke der Halbleiterschicht innerhalb einer Struktur abzielt, wird, beginnend mit dem Kartieren der Dicke der Halbleiterschicht, mindestens eine Region bestimmt, die eine Überdicke aufweist, welche ausgedünnt werden muss, um die Dicke der Halbleiterschicht innerhalb dieser Struktur zu standardisieren.
Gemäß einem Ausführungsbeispiel wird während des chemischen Ätzens der Halbleiterschicht mindestens eine auszudünnende Region der Schicht lokal erhitzt, um in dieser Region eine größere Ausdünnung zu erreichen.
Gemäß einem Ausführungsbeispiel wird in Kombination mit dem vorhergehenden Beispiel die chemische Ätzlösung selektiv mit einer Düse über die Oberfläche der Halbleiterschicht verteilt, so dass in der mindestens einen auszudünnenden Region eine größere Menge der Lösung aufgebracht wird.
Gemäß einem Ausführungsbeispiel, das optional mit einem und/oder dem anderen der vorhergehenden beiden Ausführungsbeispiele kombiniert werden kann, wird die Ätzlösung während des chemischen Ätzens der Halbleiterschicht auf die auszudünnende Region für eine Dauer aufgebracht, die länger als die Dauer der Anwendung auf den Rest der Schicht ist.
Gemäß einer weiteren Implementierung der Erfindung, die auf die Standardisierung der Dicke der Halbleiterschicht zwischen Wafern von verschiedenen Chargen abzielt, welche in demselben Verfahren gefertigt werden, wird am Ende der Dickenmessung die mittlere Dicke der Halbleiterschicht für die Charge berechnet, der Charge eine mittlere Dickenklasse zugewiesen und ein chemisches Ätzverfahren der Halbleiterschicht für die gesamte Charge durchgeführt, wobei die Bedingungen bezüglich Anwendung, Temperatur und/oder Dauer des chemischen Ätzens als Funktion der mittleren Dickenklasse angepasst werden.
Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung ist das chemische Ätzen der Halbleiterschicht ein Verfahren vom Typ SC1 (Akronym für den Ausdruck „Standard Clean 1”).
In vorteilhafter Weise erfolgt das chemische Ätzen der Hilfsoxidschicht mithilfe von Fluorwasserstoffsäure.
Die Dickenmessung wird vorzugsweise mithilfe von Ellipsometrie ausgeführt.
Ein weiterer Gegenstand der Erfindung betrifft ein Verfahren zur Herstellung einer Struktur vom Halbleiter-auf-Isolator-Typ, die aufeinander folgend ein Trägersubstrat, eine dielektrische Schicht und eine Halbleiterschicht mit einer Dicke von weniger oder gleich 100 nm umfasst.
Dieses Verfahren umfasst folgende Schritte:

– Bereitstellen eines Substrats, das als ein Donatorsubstrat bezeichnet wird und die Halbleiterschicht umfasst,
– Bilden von mindestens einer dielektrischen Schicht auf der Halbleiterschicht und/oder dem Trägersubstrat,
– Klebebonden des Trägersubstrats auf die Halbleiterschicht des Donatorsubstrats, wobei sich die mindestens eine dielektrische Schicht an der Bonding-Schnittstelle befindet, so dass die dielektrische Schicht der Halbleiter-auf-Isolator-Struktur gebildet wird,
– Übertragen der Halbleiterschicht auf das Trägersubstrat,
– Glätten der Halbleiterschicht,
– Bilden einer Hilfsoxidschicht auf der Halbleiterschicht,
– Ausführen, auf der so gebildeten Struktur, einer Behandlung wie oben definiert.

Kurzbeschreibung der Zeichnungen
Weitere Merkmale und Vorteile der Erfindung gehen aus der ausführlichen Beschreibung hervor, die unter Bezug auf die angehängten Zeichnungen erfolgt, wobei:
1 die Verteilung der mittleren Dicke der Halbleiterschicht einer Struktur vom PD-SeOI-Typ darstellt,
2 ein Diagramm einer Struktur vom Halbleiter-auf-Isolator-Typ ist, auf welche die Behandlung gemäß der Erfindung angewendet wird,
3A bis 3E schematisch die Hauptschritte des Smart Cut^TM-Verfahrens illustrieren, welches die Herstellung der Struktur ermöglicht,
4 ein Beispiel der Verteilung der Messpunkte für die Ellipsometrie auf einer Halbeiter-auf-Isolator-Struktur darstellt,
5 die Verteilung der mittleren Dicke der Halbleiterschicht einer Struktur vom FD-SeOI-Typ am Ende der Behandlung gemäß der Erfindung darstellt.
Ausführliche Beschreibung von Ausführungsbeispielen der Erfindung
2 illustriert schematisch eine Struktur vom Halbleiter-auf-Isolator-Typ, auf welche die Behandlung zum Standardisieren der Halbleiterschicht angewendet wird.
Zur Vereinfachung der Darstellung wurden die jeweiligen Dicken der verschiedenen Schichten nicht maßstabsgetreu wiedergegeben.
Die Struktur umfasst aufeinander folgend ein Trägersubstrat 1, eine dielektrische Schicht 2 und eine Halbleiterschicht 3.
Das Trägersubstrat 1 dient hauptsächlich als mechanische Stütze für die Halbleiterschicht, die sehr dünn ist.
Das Trägersubstrat kann, aber muss nicht, aus einem Halbleitermaterial (beispielsweise Silizium) bestehen.
Bei dem Trägersubstrat kann es sich um ein massives Substrat oder ein Verbundsubstrat handeln, das heißt ein Substrat, das aus einem Stapel aus verschiedenen Materialien besteht.
Die dielektrische Schicht 2 kann aus einem dielektrischen Material wie beispielsweise einer Schicht Siliziumdioxid bestehen, einer Schicht aus nitriertem Siliziumdioxid, einer Schicht aus Silizium-Oxinitrid und/oder gestapelten Schichten aus Siliziumdioxid, Siliziumnitrid und/oder Aluminiumoxid.
Gemäß einem speziellen Ausführungsbeispiel der Erfindung ist die dielektrische Schicht 2 ultradünn, d. h. ihre Dicke beträgt weniger oder gleich 150 nm, vorzugsweise weniger oder gleich 50 nm, noch besser weniger oder gleich 25 nm oder sogar nur 5 nm.
Die Halbleiterschicht 3 besteht aus einem Halbleitermaterial.
Vorzugsweise besteht die Halbleiterschicht 3 aus Silizium (in diesem Fall wird die Struktur mit dem Akronym SOI für den Ausdruck Silicon-On-Insulator gekennzeichnet), kann jedoch auch aus gestrecktem Silizium (sSi), aus Silizium-Germanium (SiGe), aus gestrecktem Silizium-Germanium (sSiGe), aus Germanium, aus gestrecktem Germanium (sGe) oder aus einem Halbleitermaterial aus der Gruppe III–V bestehen.
Die Dicke der Halbleiterschicht 3 vor der Behandlung beträgt weniger als 100 nm.
Sofern eine Struktur vom FD-SeOI-Typ gebildet werden soll, bei welcher die Dicke der Halbleiterschicht weniger oder gleich 50 nm, normalerweise 12 nm bis hinunter zu 5 nm beträgt, ist eine anfänglich ausgebildete Halbleiterschicht dicker als die angestrebte Abschlussdicke, wobei das Abtragen von Material während der Ausdünnung berücksichtigt wird.
Eine solche Struktur kann vorzugsweise mithilfe des Smart Cut^TM-Verfahrens hergestellt werden, dessen Schritte in 3A bis 3D dargestellt sind.
Wie in 3A dargestellt wird ein Substrat 30 bereitgestellt, das als Donatorsubstrat bezeichnet wird und die Halbleiterschicht 3 umfasst.
Bei dem Trägersubstrat 30 kann es sich um ein massives Substrat aus demselben Material wie dem der Halbleiterschicht 3 handeln, um ein massives Substrat aus einem anderen Material als dem der Halbleiterschicht 3, oder um ein Verbundsubstrat, das mindestens zwei Schichten aus verschiedenen Materialien umfasst, von welchen eine die Schicht 3 umfasst.
Wie in 3B dargestellt, wird eine Schicht 2 aus dielektrischem Material auf dem Donatorsubstrat 30 ausgebildet. Diese dielektrische Schicht bildet die gesamte dielektrische Schicht der SeOI-Struktur oder einen Teil davon.
Wie in 3C dargestellt, werden atomare Spezies durch die dielektrische Schicht 2 in das Donatorsubstrat eingeführt, so dass in einer Tiefe, die der erwünschten Dicke der Schicht 3 entspricht, eine geschwächte Zone 31 entsteht.
Vorzugsweise erfolgt dieses Einführen der Spezies durch Implantieren.
Wie in 3D dargestellt, wird das Donatorsubstrat 30 mit der Seite, auf der die Spezies eingeführt wurden, auf das Trägersubstrat 1 klebegebondet.
Vor dem Bonden können Schritte zur Oberflächenreinigung und/oder -aktivierung durchgeführt werden, die darauf abzielen, die Bonding-Energie zu erhöhen und Fachleuten bekannt sind.
Das Trägersubstrat kann optional mit einer dielektrischen Schicht beschichtet werden, wie beispielsweise einer Oxidschicht (nicht abgebildet).
In diesem Fall bilden diese dielektrische Schicht und die auf dem Donatorsubstrat 30 ausgebildete dielektrische Schicht gemeinsam die vergrabene dielektrische Schicht 2 der SeOI-Struktur.
Natürlich können auch andere Prozesse als das Smart Cut^TM-Verfahren eingesetzt werden, die einen Schritt zum Ausdünnen der Halbleiterschicht umfassen, ohne dabei vom Geltungsbereich der vorliegenden Erfindung abzuweichen.
Anschließend wird, wie in 3E dargestellt, das Donatorsubstrat 30 entlang der geschwächten Zone 31 abgebrochen, was zur Übertragung der Halbleiterschicht 3 auf das Trägersubstrat 1 führt, wobei sich die dielektrische Schicht 2 an der Schnittstelle befindet.
Der Rest 32 des Donatorsubstrats kann in vorteilhafter Weise im Hinblick auf andere Verwendungsmöglichkeiten recycelt werden.
So erhält man eine SeOI-Struktur, deren Halbleiterschicht 3 ebenfalls Endbearbeitungsvorgängen unterzogen werden muss, damit sie für die Herstellung von elektronischen Geräten verwendet werden kann.
Diese Endbearbeitungsvorgänge zielen insbesondere darauf ab, die Dicke der Schicht 3 auszudünnen und die aufgrund der Implantierung von Spezies und des Bruches vorhandene Rauigkeit zu reduzieren.
So wird im Allgemeinen nach dem Brechen ein Glättungsvorgang an der Halbleiterschicht 3 ausgeführt.
Dieser Glättungsvorgang erfolgt üblicherweise mithilfe von schnellem, thermischem Aushärten (Rapid Thermal Annealing, RTA).
Im Hinblick auf das Ausdünnen der Halbleiterschicht 3 wird eine Hilfsoxidschicht 4 auf der Schicht ausgebildet (siehe 2).
Dieses Oxid wird vorzugsweise durch thermische Oxidation des Materials der Halbleiterschicht 3 gebildet, wodurch ein oberflächlicher Teil dieser Schicht aufgebraucht wird.
Diese Oxidation erfolgt üblicherweise durch Platzieren einer Charge von zu behandelnden SeOI-Strukturen in einem Ofen und durch Implementieren von Bedingungen in diesem Ofen, die zu einer oberflächlichen Oxidation der Halbleiterschicht 3 führen.
So wird eine Oxidationsatmosphäre (O₂ oder O₂ + Wasserdampf) und eine Temperatur eingesetzt, die im Allgemeinen zwischen 700°C und 1200°C liegt.
Durch Anpassen der Bedingungen dieser thermischen Oxidation (insbesondere deren Dauer, Zusammensetzung und – je nachdem ob die Oxidation in einer trockenen oder nassen Atmosphäre stattfindet – deren Druck und Temperatur) kann die Dicke der Schicht 3, die verbraucht wird, angepasst werden und damit auch das Ausmaß, um das diese Schicht 3 ausgedünnt wird.
Die Dicke der Hilfsoxidschicht 4 beträgt üblicherweise zwischen 10 und 500 nm.
An der Struktur aus 2, also der mit der Hilfsoxidschicht beschichteten SeOI-Struktur, wird eine Messung der Dicke der Halbleiterschicht an einer bestimmten Anzahl von Punkten ausgeführt, die über die Oberfläche der Struktur verteilt sind.
Gemäß einem bevorzugten Ausführungsbeispiel wird durch eine Messung via Ellipsometrie nicht nur die Dicke der Hilfsoxidschicht 4 bereitgestellt, sondern auch die der darunter liegenden Halbleiterschicht 3.
Ellipsometrie ist eine an sich bekannte Technik zur Überwachung der korrekten Funktion des Oxidationsofens.
Diese Technik wird konventionell dazu eingesetzt, die Werte (minimale, mittlere und maximale Werte) der Dicke der Hilfsoxidschicht zu messen, und, wenn diese zu weit divergieren, den Servicedienst zu alarmieren, damit dieser die Steuerung des Ofens einstellt, so dass die Dicke der Hilfsoxidschicht standardisiert wird.
Ein nicht einschränkendes Beispiel eines für diese Zwecke geeigneten Ellipsometers ist die Maschine, die unter der Bezeichnung ASET-F5x von der Firma KLA-Tencor verkauft wird.
Die Reflektometrie, insbesondere die Röntgenreflektometrie (im Allgemeinen mit dem Akronym XRR gekennzeichnet), ist eine andere geeignete Technik zur Messung der Dicke der Hilfsoxidschicht.
In jedem Fall haben die Erfinder beobachtet, dass Ellipsometrie und Reflektometrie auch die Messung der Dicke der unter der Hilfsoxidschicht 4 befindlichen Halbleiterschicht 3 mit adäquater Genauigkeit ermöglichen, selbst wenn diese Schicht 4 die Halbleiterschicht 3 bedeckt.
Um die auf die Halbleiterschicht 3 anzuwendende Standardisierungsbehandlung zu definieren, wird die Messung der Dicke dieser Schicht mithilfe des Ellipsometers eingesetzt.
Somit wird die bereits regulär zur Steuerung des Oxidationsofens vorhandene Messtechnik genutzt, um zusätzliche Informationen zu erhalten, nämlich die Dicke der Halbleiterschicht 3 an verschiedenen, über die Oberfläche der Struktur verteilten Punkten.
4 illustriert ein Beispiel für die Positionierung der Messpunkte für die Ellipsometrie auf einem runden Substrat mit einem Durchmesser von 300 mm. In diesem Beispiel gibt es 41 Messpunkte.
So erhält man eine Kartierung der Dicke der Halbleiterschicht 3 auf der Oberfläche der Struktur.
Aus den an diesen verschiedenen Punkten gemessenen Dicken wird die mittlere Dicke der Halbleiterschicht bestimmt.
Die Kartierung und/oder die mittlere Dicke ermöglichen die Bestimmung von einer oder mehreren Regionen, die eine Überdicke im Vergleich zu einer angestrebten Dicke aufweisen und die folglich einem Ausdünnungsvorgang unterzogen werden müssen, um die Gleichmäßigkeit der Dicke der Halbleiterschicht 3 zu verbessern.
Je nach Fall liegt das Interesse auf der „waferinternen” Gleichmäßigkeit (d. h. an der Oberfläche von ein und derselben Struktur, wobei diese Struktur im Allgemeinen in Form eines runden Wafers vorliegt) und/oder der „Wafer-zu-Wafer”-Gleichmäßigkeit (d. h. zwischen allen Strukturen, die zu allen Herstellungschargen gehören).
Im Falle der waferinternen Gleichmäßigkeit wird die gemessene Dicke an jedem Punkt mit der angestrebten Dicke des erwünschten Endprodukts verglichen, wobei die angestrebte Dicke geringer als die mittlere Dicke oder gleich der mittleren Dicke ist.
In diesem Fall ist die auszudünnende Region/sind die auszudünnenden Regionen somit die Region(en) der Halbleiterschicht 3, die dicker als die angestrebte Dicke ist/sind, wobei die Überdicke(n) der Differenz zwischen der gemessenen Dicke und der angestrebten Dicke entspricht/entsprechen. Es geht also um eine oder mehrere „lokale” Überdicke(n) des Wafers.
Im Falle der Wafer-zu-Wafer-Gleichmäßigkeit wird der Mittelwert der an den verschiedenen Messpunkten der Halbleiterschicht 3 gemessenen Dicken mit einer angestrebten mittleren Dicke verglichen.
In diesem Fall ist ein auszudünnender Wafer somit ein Wafer, bei dem die mittlere Dicke der Halbleiterschicht 3 dicker als die angestrebte mittlere Dicke ist, wobei die Überdicke der Differenz zwischen diesen zwei mittleren Dicken entspricht. Es geht also um eine „Gesamt-Überdicke” des Wafers.
Um diese lokalen Regionen innerhalb eines Wafers oder den Wafer insgesamt auszudünnen, wird zunächst ein selektives Ätzen der Hilfsoxidschicht 4 ausgeführt.
Zu diesem Zweck wird ein Ätzmittel verwendet, das zum Ätzen der Hilfsoxidschicht geeignet ist, ohne das Halbleitermaterial der Schicht 3 anzugreifen.
Wenn die Schicht 4 aus Siliziumdioxid besteht, wird in der Regel Fluorwasserstoffsäure (HF) als Ätzmittel verwendet.
Selbstverständlich können Fachleute andere geeignete Ätzmittel in Abhängigkeit von den jeweiligen Materialien der Hilfsoxidschicht und der Halbleiterschicht auswählen.
Sobald die Schicht 4 entfernt ist, wird ein chemisches Ätzverfahren an der Halbleiterschicht ausgeführt.
Gemäß einer bevorzugten Implementierung der Erfindung ist dieses Ätzverfahren ein Ätzverfahren vom Typ SC1.
Dieses SC1-Ätzen wird mit einer Lösung durchgeführt, die ein Gemisch aus Ammoniumhydroxid (NH₄OH), Wasserstoffperoxid (H₂O₂) und Wasser (H₂O) in den typischen Verhältnissen von 1/1/1 bis 4/4/1 als Gewichtskonzentrationen enthält.
Zweckmäßigerweise wird die Lösung auf einer Temperatur zwischen 40°C und 80°C gehalten.
SC1-Ätzen hat den Effekt, dass eine oberflächliche Oxidation der Halbleiterschicht 3 stattfindet und folglich eine geringe Dicke dieser Schicht abgetragen wird, während gleichzeitig das so entstandene Oxid verbraucht wird.
Die verbrauchte Dicke hängt von der Zusammensetzung und der Temperatur der Lösung und auch von der Menge der auf die Schicht 3 aufgetragenen Lösung sowie von der Dauer des Ätzvorgangs ab.
Fachleute können die Zusammensetzung der SC1-Lösung sowie die Temperatur und Dauer der Anwendung so festlegen, dass die Halbleiterschicht um eine erwünschte Dicke ausgedünnt wird.
Üblicherweise liegt die verbrauchte Dicke in der Größenordnung weniger Nanometer und kann bis auf den Bruchteil eines Nanometers genau gesteuert werden.
Die SC1-Lösung kommt üblicherweise bei der Behandlung von Halbleitersubstraten zum Einsatz, um deren Oberfläche durch Eliminieren der Verunreinigungen zu reinigen.
Das aus dieser Reinigung resultierende Ätzen ist in diesem Fall ein unerwünschter Effekt.
In der Erfindung wird die SC1-Lösung dagegen nicht zur Reinigung der Halbleiterschicht eingesetzt, sondern um sie zu ätzen und dadurch auszudünnen.
Ein Vorteil des Einsatzes der ellipsometrischen Messung durch die Hilfsoxidschicht 4 besteht darin, dass die Schritte des HF-Ätzens und des SC1-Ätzen direkt nacheinander ausgeführt werden können, was den Prozess vereinfacht.
Wenn die Messung der Dicke der Halbleiterschicht 3 nicht durch die Hilfsoxidschicht 4 erfolgen könnte, müsste tatsächlich zunächst die Hilfsoxidschicht 4 entfernt werden, bevor die Dicke der Halbleiterschicht 3 gemessen werden könnte; und erst dann könnte die spezifische Ausdünnung mithilfe von SC1 erfolgen, was mehr Wafer-Bearbeitungsschritte mit sich bringen würde.
Gemäß einem Ausführungsbeispiel wird jeder Wafer in ein Bad getaucht, das die Ätzlösung enthält.
Dieses Ausführungsbeispiel ist insbesondere für die Behandlung von Wafern geeignet, die insgesamt ausgedünnt werden sollen, da die Lösung den Effekt hat, eine im Wesentlichen gleichmäßige Dicke der Halbleiterschicht über die gesamte Oberfläche des Wafers abzutragen.
Wie unten ausführlich erläutert, sind die Bedingungen dieses Ätzverfahrens nicht für alle Wafer einer Charge identisch, sondern hängen von der mittleren Dicke der Halbleiterschicht der einzelnen Wafer ab.
So werden gemäß einer Implementierung der Erfindung Strukturen, die aus derselben Charge stammen, sortiert und nach vorgegebenen mittleren Dickenklassen neu gruppiert.
So werden beispielsweise 5 mittlere Dickenklassen definiert, wobei die beiden extremen Klassen frei von eine Obergrenze und einer Untergrenze sein können, während die dazwischen liegenden Klassen mittlere Dickenbereiche von gleicher Amplitude definieren, von wenigen Bruchteilen eines Nanometers einer Amplitude, wie beispielsweise von 0,3 bis 0,5 nm einer Amplitude.
Anschließend wird auf alle Wafer derselben Klasse ein identisches SC1-Ätzverfahren angewandt, das sich jedoch von dem Ätzverfahren unterscheidet, welches auf die Wafer einer anderen Klasse angewendet wird.
Dazu werden die Wafer derselben Klasse gleichzeitig in dasselbe Bad mit einer SC1-Lösung getaucht.

Die Tabelle unten zeigt – lediglich als Hinweis – die Dauer des SC1-Ätzens für die 5 mittleren Dickenklassen sowie die Dicken der Halbleiterschicht (die in diesem Beispiel aus Silizium besteht), die durch diese Behandlung abgetragen werden, wie im Versuch ermittelt wird.

Mittlere Dicke x (Å)	Klasse	Dauer des SC1-Ätzens (s)	Theoretisch verbrauchte Dicke (Å)
< 734	1	202	–22,9
734 < x < 738	2	237	–26,9
738 < x < 746	3	272	–30,9
742 < x < 746	4	308	–34,9
> 746	5	344	–38,9

Im obigen Beispiel differiert das Ätzen zwischen zwei Klassen nur in der Dauer, doch können selbstverständlich auch andere Parameter des Ätzens, wie beispielsweise die Temperatur, die Zusammensetzung der Lösung usw. in Abhängigkeit von der Dicke, die abgetragen werden soll, variieren.
Die Anzahl und die Amplitude der mittleren Dickenklassen werden von einem Fachmann in Abhängigkeit von den Spezifikationen der Wafer und der industriellen Beanspruchungen (jede Klasse ist einem Ätzverfahren bei anderen Bedingungen zugeordnet) usw. definiert.
Gemäß einer Ausführungsvariante ist es möglich, auf die Gruppierung der Wafer in verschiedene Klassen zu verzichten.
Dafür wird nach dem Ausführen einer ersten Sequenz aus einem HF-Ätzverfahren und einem anschließenden SC1-Ätzverfahren an allen Wafern derselben Charge (in undifferenzierter Weise für alle Strukturen) zum Entfernen der Hilfsoxidschicht 4 die Dicke der Halbleiterschicht 3 beispielsweise durch Ellipsometrie gemessen.
Anschließend wird der Durchschnitt der mittleren Dicken für alle Wafer der Charge berechnet, und je nach dem so erhaltenen Wert, werden alle Wafer der Charge einer vorgegebenen Klasse zugeordnet.
Auf diese Wafer wird dann das für die fragliche Klasse definierte SC1-Ätzverfahren angewendet.
5 illustriert die Verteilung der mittleren Dicke e_mean der Halbleiterschicht im Verhältnis zu einer angestrebten Dicke e_t. Die y-Achse zeigt den Prozentsatz der Wafer an, die eine bestimmte Dicke der Halbleiterschicht aufweisen.
Verglichen mit der in 1 dargestellten Verteilung ist die mit dem oben beschriebenen Verfahren erzielte Verteilung viel enger, da sie eine Variabilität von weniger oder gleich ±0,5 nm oder sogar weniger oder gleich ±0,2 nm im Vergleich zu der angestrebten Dicke bietet.
Wenn die Dicke der Halbleiterschicht in ein und demselben Wafer standardisiert werden soll, werden die Bedingungen für das SC1-Ätzen so angepasst, dass die Region, die anhand der oben beschriebenen Kartierung eine Überdicke aufweist, lokal ausgedünnt wird.
Gemäß einem Ausführungsbeispiel wird die Ätzlösung beispielsweise mithilfe einer beweglichen Düse über die einzelnen Wafer gesprüht.
So kann die Menge der auf die Oberfläche der Wafer aufgebrachten Lösung in Abhängigkeit von der Amplitude der zu entfernenden Überdicke angepasst werden.
Wenn also ein Wafer eine erste Region mit einer ersten Überdicke und eine zweite Region mit einer zweiten Überdicke, die kleiner als die erste ist, aufweist, kann auf die erste Region eine größere Menge an Lösung als die auf die zweite Region gesprühte Menge gesprüht werden, die ihrerseits größer als die Menge ist, die optional auf den Rest der Oberfläche gesprüht werden kann.
Dank dieser selektiven Vorkehrung kann in der ersten Region eine größere Ausdünnung als in der zweiten erreicht werden.
Gemäß einem weiteren Ausführungsbeispiel wird, in Kombination mit dem vorhergehenden, außerdem die Dauer der Anwendung der Ätzlösung angepasst.
So wird die Lösung in der Region mit der größten Überdicke am längsten aufgebracht.
Gemäß einem weiteren Ausführungsbeispiel, das optional mit einem/und oder dem anderen der zwei vorhergehenden Ausführungsbeispiele kombiniert werden kann, wird außerdem die Anwendungstemperatur der Ätzlösung angepasst.
Der Wafer wird also lokal in der Region/den Regionen erhitzt, welche die Überdicken aufweist/aufweisen.
Dieses lokale Erhitzen erfolgt üblicherweise mithilfe einer lokalisierten Infrarotwärmevorrichtung, wie beispielsweise in der Schrift FR 2 912 839 beschrieben.
Durch die Erwärmung wird der Effekt des Ätzens intensiviert und ein größerer Umfang des Halbleitermaterials der Schicht 3 abgetragen.

Claims

Verfahren zur Behandlung einer Struktur vom Halbleiter-auf-Isolator-Typ, die aufeinander folgend ein Trägersubstrat (1), eine dielektrische Schicht (2) und eine Halbleiterschicht (3) mit einer Dicke von weniger oder gleich 100 nm umfasst, wobei diese Halbleiterschicht (3) mit einer Hilfsoxidschicht (4) bedeckt ist, dadurch gekennzeichnet, dass es umfasst: – Messen, an einer Vielzahl von über die Oberfläche der Struktur verteilten Punkten, der Dicke der Hilfsoxidschicht (4) und der Halbleiterschicht (3), um eine Karte der Dicke der Halbleiterschicht (3) zu erzeugen und anhand der Messungen die durchschnittliche Dicke der Halbleiterschicht (3) zu bestimmen, – selektives Ätzen der Hilfsoxidschicht (4), um die Halbleiterschicht (3) freizulegen, und – Ausführen eines chemischen Ätzverfahrens an der Halbleiterschicht (3), wobei die Bedingungen bezüglich Anwendung, Temperatur und/oder Dauer als Funktion der Karte und/oder der mittleren Dicke der Halbleiterschicht (3) angepasst werden, um diese Halbleiterschicht (3) zumindest lokal um eine Dicke auszudünnen, die am Ende des Messschrittes als eine Überdicke identifiziert wurde.
Verfahren nach Anspruch 1, das auf eine Charge von Halbleiter-auf-Isolator-Strukturen angewendet wird, dadurch gekennzeichnet, dass die Strukturen am Ende der Dickenmessung nach mittlerer Dickenklasse der Halbleiterschicht (3) sortiert werden und chemisches Ätzen unter identischen Bedingungen für alle Strukturen durchgeführt wird, die zu ein und derselben Klasse gehören.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass dieses chemische Ätzen durch gleichzeitiges Tauchen aller Strukturen derselben Klasse in ein Bad aus einer chemischen Ätzlösung durchgeführt wird.
Verfahren nach einem der Ansprüche 2 und 3, dadurch gekennzeichnet, dass vorab 3 bis 6 mittlere Dickenklassen definiert werden.
Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass diese mittleren Dickenklassen eine Bereite von 0,3 bis 0,5 nm aufweisen.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass beginnend mit dem Kartieren der Dicken der Halbleiterschicht (3) mindestens eine Region bestimmt wird, die eine Überdicke aufweist, welche ausgedünnt werden muss, um die Dicke der Halbleiterschicht (3) innerhalb dieser Struktur zu standardisieren.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass während des chemischen Ätzens der Halbleiterschicht (3) mindestens eine auszudünnende Region der Schicht (3) lokal erhitzt wird, um in dieser Region eine größere Ausdünnung zu erreichen.
Verfahren nach einem der Ansprüche 6 und 7, dadurch gekennzeichnet, dass die chemische Ätzlösung selektiv mit einer Düse über die Oberfläche der Halbleiterschicht (3) verteilt wird, so dass in der mindestens einen auszudünnenden Region eine größere Menge der Lösung aufgebracht wird.
Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass während des chemischen Ätzens der Halbleiterschicht (3) die Ätzlösung auf die auszudünnende Region für eine Dauer aufgebracht wird, die länger als die Dauer der Anwendung auf den Rest der Schicht (3) ist.
Verfahren nach Anspruch 1, das in einem Verfahren zur Chargenfertigung von Strukturen vom Halbleiter-auf-Isolator-Typ im Hinblick auf die Standardisierung der mittleren Dicke der Halbleiterschicht (3) der Strukturen, welche die Charge bilden, relativ zu der einer anderen in demselben Verfahren gefertigten Charge eingesetzt wird, dadurch gekennzeichnet, dass am Ende der Dickenmessung die mittlere Dicke der Halbleiterschicht (3) für die Charge berechnet wird, dieser Charge eine mittlere Dickenklasse zugewiesen wird und ein chemisches Ätzverfahren der Halbleiterschicht (3) an der gesamten Charge durchgeführt wird, wobei die Bedingungen bezüglich Anwendung, Temperatur und/oder Dauer des chemischen Ätzens als Funktion der mittleren Dickenklassen angepasst werden.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das chemische Ätzen der Halbleiterschicht (3) ein Verfahren vom Typ SC1 ist.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das selektive Ätzen der Hilfsoxidschicht (4) mithilfe von Fluorwasserstoffsäure durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Dickenmessung mithilfe von Ellipsometrie durchgeführt wird.
Verfahren zur Herstellung einer Struktur vom Halbleiter-auf-Isolator-Typ, die aufeinander folgend ein Trägersubstrat (1), eine dielektrische Schicht (2) und eine Halbleiterschicht (3) mit einer Dicke von weniger oder gleich 100 nm umfasst, umfassend folgende Schritte: – Bereitstellen eines Substrats, das als ein Donatorsubstrat bezeichnet wird und die Halbleiterschicht (3) umfasst, – Bilden von mindestens einer dielektrischen Schicht auf der Halbleiterschicht und/oder dem Trägersubstrat (1), – Klebebonden des Trägersubstrats (1) auf die Halbleiterschicht (3) des Donatorsubstrats, wobei sich die mindestens eine dielektrische Schicht an der Bonding-Schnittstelle befindet, so dass die dielektrische Schicht (2) der Halbleiter-auf-Isolator-Struktur gebildet wird, – Übertragen der Halbleiterschicht (3) auf das Trägersubstrat (1), – Glätten der Halbleiterschicht (3), – Bilden einer Hilfsoxidschicht (4) auf der Halbleiterschicht (3), wobei das Verfahren dadurch gekennzeichnet ist, dass eine Behandlung nach einem der Ansprüche 1 bis 13 an der so gebildeten Struktur durchgeführt wird.