KR20150021499A - 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법 - Google Patents

반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법 Download PDF

Info

Publication number
KR20150021499A
KR20150021499A KR20147032558A KR20147032558A KR20150021499A KR 20150021499 A KR20150021499 A KR 20150021499A KR 20147032558 A KR20147032558 A KR 20147032558A KR 20147032558 A KR20147032558 A KR 20147032558A KR 20150021499 A KR20150021499 A KR 20150021499A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
thickness
layer
semiconductor
average thickness
Prior art date
Application number
KR20147032558A
Other languages
English (en)
Other versions
KR102068189B1 (ko
Inventor
월터 슈바르젠바흐
까린느 듀레
프랑쑤아 보에드
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20150021499A publication Critical patent/KR20150021499A/ko
Application granted granted Critical
Publication of KR102068189B1 publication Critical patent/KR102068189B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Thin Film Transistor (AREA)

Abstract

발명은 지지기판(1), 유전체층(2) 및 100 nm 이하의 두께를 갖는 반도체층(3)을 연속적으로 포함하는 절연체 상 반도체 타입의 구조를 처리하는 방법으로서, 상기 반도체층은 희생 산화물층(4)에 의해 덮여 있으며, 상기 반도체층(3)의 두께의 맵핑을 생산하고 반도체층(3)의 평균 두께를 측정으로부터 결정하기 위해, 상기 구조의 표면에 걸쳐 분포된 복수의 점들에서 상기 희생 산화물층(4) 및 상기 반도체층(3)의 두께를 측정하는 단계; 상기 반도체층(3)을 노출시키기 위해 상기 희생 산화물층(4)을 선택적으로 에칭하는 단계; 및 상기 측정 단계의 끝에 과도두께로 식별된 두께만큼 상기 반도체층(3)을 적어도 지역적으로 박막화하기 위해 상기 맵핑 및/또는 상기 반도체층(3)의 평균 두께의 함수로서 적용, 온도 및/또는 지속 시간 조건이 조정된 상기 반도체층(3)의 화학적 에칭을 수행하는 단계;를 포함하는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법에 대한 것이다.

Description

반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법{PROCESS FOR TREATING A SEMICONDUCTOR-ON-INSULATOR STRUCTURE FOR IMPROVING THICKNESS UNIFORMITY OF THE SEMICONDUCTOR LAYER}
본 발명은 반도체층의 두께를 표준화하기 위하여, 지지기판, 유전체층 및 100 nm 이하의 두께를 갖는 반도체층을 연속적으로 포함하는 절연체 상 반도체 타입의 구조를 처리하는 방법에 대한 것이다.
절연체 상 반도체(semiconductor-on-insulator) (SeOI) 타입의 구조에서, 매복(buried) 유전체층은 지지기판으로부터 반도체층을 전기적으로 절연시킨다.　
유전체층의 물질이 이산화실리콘(SiO2)인 경우, 매복 유전체층은 일반적으로 "매복 산화물(Buried OXide)"의 약칭 BOX로 표시된다.　
부분 공핍형(partially depleted)(PD) SeOI 구조에서, 매복 유전체층의 두께는 일반적으로 100 nm 보다 크고 따라서 상기 층의 전기적 완전성(integrity) 및 질을 보장하기에 충분하다. 그리고 반도체층의 두께는 전형적으로 100 내지 200 nm 사이이다.
한편, 완전 공핍형(fully depleted)(FD) SeOI 구조에서는, 반도체층은 초박형 두께, 즉 50 nm 이하, 전형적으로는 약 12 nm 가량의 두께를 가지며, 5 nm근방으로 감소될 수 있다. 채널의 후면 분극의 증명된 장점으로부터 이익을 얻기 위해, 매복 유전체층의 두께도 약 150 nm 가량의 전형적 두께, 50 nm 보다 작은 값으로, 전형적으로 25 nm까지 감소될 수 있으며 5 nm까지 내려갈 수 있다.
이러한 구조들은 특히 트랜지스터의 제조를 위해 의도되며, 채널층은 초박형 반도체층 상 또는 내부에 형성되고, 이는 도핑되지 않는다.
매복 유전체층 및 반도체층의 초박형 두께로 인해, 이러한 FD SeOI 구조는 트랜지스터의 채널의 정확한 제어, 쇼트 채널 효과(short channel effect)의 개선 및 트랜지스터의 가변성의 감소를 가능하게 하는 장점을 갖는다.
FD SeOI 트랜지스터에 있어서는, 총 가변성은 채널의 두께로부터 일함수의 가변성으로부터 및 게이트(gate) 라인 엣지 거칠기(line edge roughness) (LER) 로부터 기인한다.
채널이 도핑되어 있지 않는 한, 총 가변성은 임의 도펀트 변동(random dopant fluctuation) (RDF)에 영향을 받지 않는다.
따라서, 채널을 형성하는 반도체층의 두께의 균일성은 FD SeOI 장치의 가변성을 제한하는 중요한 파라미터이다.
이와 관련하여, 본 명세서는 "웨이퍼 내부의(intra-wafer)" 균일성(즉 동일한 하나의 구조의 표면 상, 상기 구조는 일반적으로 원형 웨이퍼의 형태임) 및 "웨이퍼 간(wafer-to-wafer)" 균일성(즉 모든 생산 뱃치(batches)에 속하는 모든 구조들 사이)을 모두 포함한다.
이들 두 균일성 조건의 조합은 층 총 두께 가변성(layer total thickness variability) (LTTV) 표현에 의해 표시되고, 원하는 균일성을 얻기 위한 FD SeOI 구조의 제조 과정의 파라미터들에 영향을 미친다.
따라서, FD SeOI 적용에서는, 약 ±5 nm 가량의 반도체층의 총 두께 가변성, 바람직하게는 대략 ±0.2 nm 웨이퍼 간, 즉 모든 생산 뱃치에서 기인하는 다양한 구조들 사이의 총 두께 가변성을 목표로 한다.
문서 WO 2004/015759는 반도체층의 선택적 희생 산화(sacrificial oxidation)에 기초하여 SeOI의 상기 층의 두께를 수정하는 과정에 대한 것이다.
공정 조건에 따라, 희생 산화는 반도체층의 두께를 많게 또는 적게 소비한다.
그리고 희생 산화물층은 전형적으로는 불화수소산(HF)을 이용하여 선택적 에칭에 의해 제거된다.
그러나, 이 공정의 대상인 구조들은 FD SeOI 구조일뿐만 아니라 "종래의" PD SeOI 구조들이다.
게다가, "뱃치(batch)" 타입의 장비, 즉 복수의 구조들이 동시에 처리되는 장비(예를 들면 오븐)에서의 희생 산화에 의해 얻어진 박막화의 정확도의 정도는 FD SeOI 구조 상의 균일성을 제어하기 위해 요구되는 정확도보다 크다.
사실상, 장비 내에서 온도가 완벽히 균일하지 않기 때문에, 산화된 두께는 동일한 하나의 구조 내에서 및/또는 구조에 따라 다를 수 있다.
따라서, 이러한 박막화 동작의 끝에, 평균 ±1 내지 1.5 nm의 반도체층 두께의 변화가 얻어진다.
도 1은 PD SeOI의 제조에 적용되는 상술된 희생 산화 공정의 끝에 얻어질 수 있는 반도체층의 목표 두께 et와 비교된 평균 두께 emean의 분포를 도시한다.
따라서 FD SeOI 구조의 층에 요구되는 정확도로 특히 조정된 반도체층의 평균 두께를 제어하는 과정을 정의할 필요가 있다.
따라서 발명의 일 목적은 전체 생산량에 걸친 다양한 구조들 사이의 반도체층의 두께(웨이퍼 간 두께)를 표준화하는 것을 가능하게 하는 "완전 공핍형" 적용을 위한 절연체 상 반도체 타입의 구조를 처리하는 과정을 제공하는 것이다.
이러한 과정은 기존의 SeOI 제조 공정을 최대한 적게 변경함으로써 산업적 규모로 구현될 수 있어야 한다.
상기 과정은 또한 상업적으로 이용 가능하고 비싸지 않은 수단으로 수행될 수 있어야 한다.
발명의 또 다른 목적은 생산된 구조의 좋은 균일성을 보장할 수 있게 하는 절연체 상 반도체 타입의 구조를 제조하는 과정을 제공하는 것이다.
발명에 따라 지지기판, 유전체층 및 100 nm 이하의 두께를 갖는 반도체층을 연속적으로 포함하는 절연체 상 반도체 타입의 구조를 처리하는 방법으로서, 상기 반도체층은 희생 산화물층에 의해 덮여 있으며,
- 상기 반도체층의 두께의 맵핑을 생산하고 상기 반도체층의 평균 두께를 측정으로부터 결정하기 위해, 상기 구조의 표면에 걸쳐 분포된 복수의 점들에서 상기 희생 산화물층 및 상기 반도체층의 두께를 측정하는 단계;
- 상기 반도체층을 노출시키기 위해 상기 희생 산화물층을 선택적으로 에칭하는 단계; 및
- 상기 측정 단계의 끝에 과도두께로 식별된 두께만큼 상기 반도체층을 적어도 지역적으로 박막화 하기 위해 상기 맵핑 및/또는 상기 반도체층의 평균 두께의 함수로서 적용, 온도 및/또는 지속 시간 조건이 조정된 상기 반도체층의 화학적 에칭을 수행하는 단계;
를 포함하는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법에 제안된다.
동일한 하나의 뱃치(batch)의 다양한 웨이퍼 사이에서 반도체층의 두께를 표준화하는 것을 목표로 하는 발명의 일 구현예에 따르면, 이러한 방법은 절연체 상 반도체 구조의 상기 배치에 적용된다.
그러한 취지에서, 상기 두께 측정의 끝에, 상기 구조들은 상기 반도체층의 평균 두께 등급(등급은 주어진 하한과 주어진 상한 사이의 평균 두께 범위로 정의된다)에 의해 분류되며, 동일한 하나의 등급에 속하는 모든 구조에 대하여 동일한 조건 하에서 화학적 에칭이 수행된다.
유익하게는, 상기 화학적 에칭은 동일한 하나의 등급의 모든 구조를 화학적 에칭 용액의 배쓰(bath)에 동시에 담그는 것에 의해 수행된다.
예를 들면, 3 내지 6 개의 평균 두께 등급이 미리 정의되며, 상기 평균 두께 등급은 0.3 내지 0.5 nm 의 폭을 가질 수 있다.
하나의 구조 내에서 반도체 층의 두께를 표준화하는 것을 목표로 하는 발명의 다른 구현예에 따르면, 상기 반도체층의 두께의 맵핑에서 시작하여, 상기 구조 내에서 상기 반도체층의 두께를 표준화하기 위해 적어도 하나의 영역이 박막화될 과도두께를 갖는 것으로 결정된다.
일 실시예에 따르면, 상기 반도체층(3)의 상기 화학적 에칭 동안에 상기 층의 박막화될 상기 적어도 하나의 영역은 상기 영역에서 더 많은 박막화를 제공하기 위해 지역적으로 가열된다.
일 실시예에 따르면, 선행하는 실시예와 선택적으로 결합되어, 상기 박막화될 적어도 하나의 영역에 더 많은 양의 용액을 증착시키기 위해 상기 화학적 에칭 용액은 상기 반도체층의 표면에 걸쳐 젯(jet)에 의해 선택적으로 분포된다.
일 실시예에 따르면, 선행하는 두 실시예 중 하나 및/또는 다른 하나와 결합되어, 상기 반도체층의 화학적 에칭 동안에 상기 에칭 용액은 상기 층의 나머지에 적용되는 지속 시간보다 긴 지속 시간동안 상기 박막화될 영역에 적용된다.
동일한 하나의 공정에 의해 제조된 다른 뱃치의 웨이퍼들 사이에서 반도체층의 두께를 표준화하는 것을 목표로 하는 발명의 다른 구현예에 따르면, 상기 두께 측정의 끝에 상기 뱃치에 대한 상기 반도체층의 평균 두께가 연산되고, 평균 두께 등급이 상기 뱃치에 할당되며, 적용, 온도 및/또는 지속 시간 조건이 상기 평균 두께 등급의 함수로서 조정된 상기 반도체층의 화학적 에칭이 상기 뱃치 전체에 대하여 수행된다.
발명의 바람직한 일 실시예에 따르면, 상기 반도체층의 화학적 에칭은 SC1(표준세정1(Standard Clean 1)의 약칭) 타입이다.
유익하게는, 상기 희생 산화물층의 선택적 에칭은 불화수소산에 의해 수행된다.
바람직하게 상기 두께 측정은 타원편광 분석법(ellipsometry)에 의해 수행된다.
다른 발명은 지지기판, 유전체층 및 100 nm 이하의 두께를 갖는 반도체층을 연속적으로 포함하는 절연체 상 반도체 타입의 구조를 제조하는 방법으로서,
- 상기 반도체층을 포함하며 도너(donor) 기판으로 불리우는 기판을 제공하는 단계;
- 적어도 하나의 유전체층을 상기 반도체층 및/또는 상기 지지기판 상에 형성하는 단계;
- 상기 절연체 상 반도체 구조의 상기 유전체층을 형성하기 위해, 상기 지지기판을 상기 도너 기판의 반도체층에 접착적 결합하는 단계로서, 상기 적어도 하나의 유전체층은 결합 계면에 있는, 상기 지지기판을 상기 도너 기판의 반도체층에 접착적 결합하는 단계;
- 상기 반도체층을 상기 지지기판으로 이전(transfer)시키는 단계;
- 상기 반도체층을 스무딩(smoothing)하는 단계;
- 상기 반도체층 상에 희생 산화물층(4)을 형성하는 단계;
- 이에 따라 형성된 구조 상에 상기 정의된 처리를 수행하는 절연체 상 반도체 타입의 구조를 제조하는 방법에 대한 것이다.
발명의 다른 특징 및 장점은 수반된 도면을 참고하여 다음의 상세한 설명으로부터 드러날 것이다:
도 1은 PD SeOI 타입 구조의 반도체층의 평균 두께의 분포를 제시한다.
도 2는 발명에 따른 처리가 적용되는 절연체 상 반도체 타입의 구조의 도면이다.
도 3A 내지 3E는 상기 구조를 제조할 수 있게 하는 스마트 컷(Smart Cut)TM 과정의 주요 단계들을 개략적으로 도시한다.
도 4는 타원편광 반사법(ellipsometry)에 의해 측정된, 절연체 상 반도체 구조 상 측정점의 분포의 예시를 제시한다.
도 5는 발명에 따른 처리의 끝의 FD SeOI 타입 구조의 반도체층의 평균 두께의 분포를 제시한다.
도 2는 반도체층을 표준화하는 처리가 적용되는 절연체 상 반도체 타입의 구조를 개략적으로 도시한다.
도시를 용이하게 하기 위해, 다양한 층들의 각각의 두께는 비율에 맞추어 표현되지 않았다.
구조는 지지기판(1), 유전체층(2) 및 반도체층(3)을 연속하여 포함한다.
지지기판(1)은 매우 얇은 반도체층의 기계적 지지대 역할을 주로 한다.
지지 기판은 반도체 물질(예를 들면 실리콘)로 이루어질 수도 있고 이루어지지 않을 수도 있다.
지지 기판은 고체 기판 또는 합성 기판일 수 있고, 즉 다양한 물질들의 스택(stack)으로 이루어질 수 있다.
유전체층(2)은 모든 유전 물질로 이루어질 수 있으며, 예를 들면 이산화실리콘층, 질화 이산화실리콘층, 산질화(oxynitride) 실리콘층 및/또는 이산화실리콘, 질화실리콘 및/또는 알루미나 층들의 스택으로 이루어질 수 있다.
발명의 일 특정 실시예에 따르면, 유전체층(2)은 초박형이며, 즉 그 두께는 150 nm 이하, 바람직하게는 50 nm 이하, 더욱 바람직하게는 25 nm 이하, 또는 심지어 약 5 nm 정도이다.
반도체층(3)은 반도체 물질로 이루어진다.
바람직하게는, 반도체층(3)은 실리콘으로 이루어지나 (구조가 약칭 SOI (절연체 상 실리콘(silicon-on-insulator)이라는 표현을 위함)에 의해 표시되는 경우), 변형(strained) 실리콘(sSi), 실리콘-게르마늄(SiGe), 변형 실리콘-게르마늄(sSiGe), 게르마늄, 변형 게르마늄(sGe) 또는 Ⅲ-Ⅴ 족의 반도체 물질로도 이루어질 수 있다.
처리 전의 반도체층(3)의 두께는 100 nm 미만이다.
반도체층의 두께가 50 nm 이하, 전형적으로는 약 12 nm 가량이며 5 nm 근방으로 감소될 수 있는 FD SeOI 타입의 구조를 형성하는 것이 요구되는 한, 반도체층은 박막화에 의한 물질의 제거를 고려하여 초기에 최종 목표 두께보다 두껍게 형성된다.
이러한 구조는 스마트 컷(Smart Cut)TM 공정에 의해 유익하게 제조될 수 있으며, 그 단계들은 도 3A 내지 3D를 참고하여 도시된다.
도 3A에 도시된 바와 같이, 반도체층(3)을 포함하는 기판(30)이 제공되며, 도너(donor) 기판으로 불리운다.
도너 기판(30)은 반도체층(3)의 물질과 동일한 물질의 고체 기판 또는 반도체층(3)의 물질과 다른 물질의 고체 기판일 수 있으며, 또는 서로 다른 물질의 적어도 두 층을 포함하는 합성 기판으로서 두 층 중 한 층은 층(3)을 포함하는 합성 기판일 수 있다.
도 3B를 참고하면, 유전 물질의 층(2)이 도너 기판(3) 상에 형성된다. 상기 유전체층은 SeOI 구조의 유전체층의 전부 또는 일부를 형성할 것이다.
도 3C를 참고하면, 층(3)의 원하는 두께에 대응하는 깊이에 연약대(weakened zone)(31)를 형성하기 위해 상기 유전체층(2)을 통해 원자 종류들이 도너 기판(30)으로 도입된다.
바람직하게는, 상기 종류의 도입은 주입(implantation)에 의해 수행된다.
도 3D를 참고하면, 상기 종류들이 도입된 면에 의해 도너 기판(3)은 지지기판(1)에 접착적으로 결합된다.
결합 전에, 결합 에너지를 증가시키기 위한 당해 분야의 통상의 기술자에게 알려진 표면 세정 및/또는 활성화 단계가 수행될 수 있다.
지지기판은 선택적으로 예를 들면 산화물층(미도시)과 같은 유전체층으로 덮일 수 있다.
이 경우, 이 유전체층과 도너 기판(30) 상에 형성된 유전체층은 함께 SeOI 구조의 매복 유전체층(2)을 형성한다.
자연히, 본 발명의 범위를 벗어나지 않는 범위에서 스마트컷TM 공정 외에도 반도체층을 박막화하는 단계를 포함하는 모든 공정이 사용될 수 있다.
다음으로, 도 3E에 도시된 바와 같이, 도너 기판(30)은 연약대(31)를 따라 분열(fracture)되고, 이는 유전체층(2)이 사이에 있으면서 반도체층(3)의 지지기판(1)으로의 이전(transfer)을 야기한다.
도너 기판의 나머지(32)는 다른 용도를 위하여 유익하게 재활용될 수 있다.
따라서 SeOI 구조가 얻어지며, SeOI 구조의 반도체층(3)은 전자기기의 제조에 이용되기 위해 마무리 동작에 영향을 받아야 한다.
이러한 마무리 동작은 상기 층(3)의 두께를 얇게 하고 종류의 주입 및 분열로 인한 거칠기를 감소시키는 것을 특히 목표로 한다.
따라서, 분열 이후에, 반도체층(3)의 스무딩(smoothing) 동작이 일반적으로 수행된다.
전형적으로 이러한 스무딩 동작은 급속 열처리(rapid thermal annealing)(RTA)를 이용하여 수행될 수 있다.
반도체층(3)의 박막화를 위하여, 희생 산화물층(4)은 상기 층 상에 형성된다(비교. 도 2).
이 산화물은 바람직하게는 반도체층(3)의 물질의 열 산화에 의해 형성되며, 이는 상기 층의 표면적(superficial) 부분을 소비하는 효과를 갖는다.
이러한 산화는 전형적으로, 처리될 SeOI 구조의 뱃치를 오븐 안에 위치시키고 그 오븐 내에서 반도체층(3)의 표면적 산화로 이어지는 조건을 구현하는 것에 의해 수행된다.
따라서, 산화 분위기(atmosphere)(O2 또는 O2+수증기) 및 일반적으로 700℃ 내지 1200℃ 사이의 온도가 이용된다.
이러한 열 산화의 조건을 조정함으로써(특히 그것의 지속시간, 그것의 조성, 산화가 건조하거나 습한 분위기에 있을지 여부에 따라, 그것의 압력 및 그것의 온도), 소비될 층(3)의 두께를 조정할 수 있으며, 결과적으로 상기 층(3)의 범위는 얇아진다.
전형적으로 희생 산화물층(4)의 두께는 10 내지 500 nm 사이이다.
도 2로부터의 구조, 즉 희생 산화물층으로 덮인 SeOI 구조 상에서, 구조의 표면에 걸쳐 분포된 특정 수의 점(point)들에서의 반도체층 두께의 측정이 수행된다.
일 바람직한 실시예에 따르면, 타원편광 반사법(ellipsometry)을 통한 측정은 희생 산화물층(4)의 두께뿐만 아니라 아래에 있는 반도체층(3)의 두께도 제공한다.
타원편광 반사법은 그 자체로 산화 오븐의 올바른 기능을 감시하기 위해 알려진 기술이다.
이러한 기술은 희생 산화물층의 두께값들(최소, 평균 및 최대값)을 측정하기 위해 종래부터 이용되며, 만약 이러한 값들이 너무 떨어져 있으면 희생 산화물층의 두께를 표준화하기 위해 오븐의 제어를 조정하기 위한 유지 서비스를 알리기 위해 이용된다.
이러한 용도에 적합한 타원 분광기(ellipsometer)의 일 비제한적 예시는 KLA-텐코(Tencor)사에 의한 참조번호 ASET-F5x 로 판매되는 기계이다.
반사 측정법(reflectometry) 및 특히 X-레이 반사 측정법(일반적으로 약칭 XRR로 표시됨)은 희생 산화물층의 두께를 측정하기 위한 다른 적절한 기술들이다.
그러나, 발명자들은 타원편광 반사법 및 반사 측정법도 희생 산화물층(4)이 반도체층(3)을 덮고 있더라도 상기 층(4)의 아래에 위치한 반도체층(3)의 두께를 적절한 정확도로 측정할 수 있다는 것을 관찰하였다.
반도체층(3)에 적용될 표준화 처리를 정의하기 위해, 타원 분광기에 의해 제공되는 상기 층의 두께 측정이 이용된다.
따라서 보충 정보, 즉 구조의 표면에 걸쳐 분포된 다양한 점들에서의 반도체층(3)의 두께를 얻기 위해, 산화 오븐의 제어를 위해 미리 정규적으로(regularly) 만들어진 측정이 이용된다.
도 4는 300 mm의 지름을 갖는 원형 기판 상의 타원편광 반사법에 의해 측정된 측정점들의 위치의 예시를 도시한다. 본 예시에서는, 41개의 측정점들이 있다.
따라서 구조의 표면에 걸친 반도체층(3) 두께의 맵핑(mapping)이 얻어진다.
이러한 다양한 점들에서 측정된 두께로부터, 반도체층의 평균 두께가 결정된다.
이러한 맵핑 및/또는 이러한 평균 두께는 목표 두께에 비해 과도두께를 가지며 결과적으로 반도체층(3)의 두께 균일성을 개선하기 위해 박막화 동작에 영향을 받아야 하는 하나 이상의 영역을 결정할 수 있도록 한다.
경우에 따라서, "웨이퍼 내부의" 균일성(즉 동일한 하나의 구조의 표면 상, 상기 구조는 일반적으로 원형 웨이퍼의 형태임) 및/또는 "웨이퍼 간(wafer-to-wafer)" 균일성(즉 모든 생산 뱃치(batches)에 속하는 모든 구조들 사이)이 관심의 대상이 된다.
웨이퍼 내부의 균일성의 경우, 측정된 두께는 각각의 점(point)에서 원하는 최종 제품의 목표 두께와 비교되며, 상기 목표 두께는 평균 두께 이하이다.
이 경우, 따라서 박막화될 영역(들)은 반도체층(3)의 두께가 목표 두께보다 큰 영역(들)이며, 과도두께(들)은 측정된 두께와 목표 두께의 차이에 대응한다. 따라서 이제 웨이퍼의 하나 이상의 "지역적(local)" 과도두께(들)의 문제가 된다.
웨이퍼 간 균일성의 경우, 다양한 측정점들에서 측정된 반도체층(3)의 두께의 평균은 목표 평균 두께와 비교된다.
이 경우, 따라서 박막화될 웨이퍼는 반도체층(3)의 평균 두께가 목표 평균 두께보다 큰 웨이퍼이며, 과도두께는 이들 두 평균 두께들의 차이에 대응한다. 따라서 이제 웨이퍼의 "총" 과도두께의 문제가 된다.
하나의 웨이퍼 내에서 지역적(localized) 방법으로 이들 영역들을 얇게 하거나 웨이퍼를 전체적으로 박막화 하려면, 희생 산화물층(4)의 선택적 에칭이 먼저 수행된다.
이러한 목적으로, 층(3)의 반도체 물질을 공격하지 않고 희생 산화물을 에칭하기에 적합한 부식제(etchant)가 사용된다.
전형적으로, 층(4)이 산화실리콘으로 이루어진 경우, 불화수소산(HF)이 부식제로서 이용된다.
자연히, 당해 분야의 통상의 기술자는 희생 산화물층 및 반도체층의 각각의 물질에 따라 다른 적합한 부식제를 선택할 수 있을 것이다.
층(4)이 제거되면, 반도체층의 화학적 에칭이 수행된다.
발명의 바람직한 일 구현에 따르면, 상기 에칭은 SC1 타입의 에칭이다.
이러한 SC1 에칭은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)의 혼합물을 포함하는 용액과 함께 중량 집중으로서 1/1/1 내지 4/4/1의 전형적 비율로 수행된다.
유리하게, 용액은 40℃ 내지 80℃ 사이의 온도로 유지된다.
SC1 에칭은 반도체층(3)의 표면적 산화를 일으키고, 결과적으로 상기 층의 작은 두께를 소비하면서, 동시에 이에 따라 생성된 산화물을 소비하는 효과를 갖는다.
소비되는 두께는 용액의 조성 및 온도, 층(3)에 적용되는 용액의 양 및 에칭의 지속 시간에 의존한다.
당해 분야의 통상의 기술자는 반도체층을 원하는 두께로 박막화 하기 위해 SC1 용액의 조성과 온도 및 적용 지속 시간을 결정할 수 있다.
전형적으로, 이러한 소비된 두께는 대략 수 나노미터이며 몇분의 1 나노미터 내에서 제어될 수 있다.
SC1 용액은 관용적으로 오염물질을 제거함으로써 반도체 기판의 표면을 세정하기 위한 반도체 기판의 처리에 이용된다.
이러한 세정으로부터 기인하는 에칭은 바람직하지 않은 효과이다.
그러나 발명에서, SC1 용액은 반도체층을 세정하기 위해 이용되지 않으며 그것을 박막화 하기 위한 에칭을 위해 이용된다.
희생 산화물층(4)을 통해 타원편광 반사 측정을 이용하는 것의 일 장점은 HF 에칭과 SC1 에칭의 단계들을 직접 교대로 수행할 수 있다는 것이며, 이는 공정을 단순화한다.
만약 반도체층(3)의 두께 측정이 희생 산화물층(4)을 통해 이루어질 수 없었다면, 반도체층(3)의 두께를 측정한 후 SC1을 통해 특정 박막화를 수행하기 전에 희생 산화물(4)을 제거하는 것이 필요했을 것이며, 이는 추가적인 웨이퍼 처리 동작을 발생시킨다.
일 실시예에 따르면, 각각의 웨이퍼는 에칭 용액을 포함하는 배쓰(bath)에 담그어진다.
이러한 실시예는 전체적으로 박막화되어야 하는 웨이퍼의 처리에 특히 더욱 적합하며, 용액은 웨이퍼의 전 표면에 걸쳐 반도체층의 실질적으로 균일한 두께를 소비하는 효과를 갖는다.
이하 상세히 나타난 바와 같이, 이러한 에칭의 조건들은 동일한 하나의 생산 뱃치의 모든 웨이퍼에 대하여 동일하지는 않지만, 각 웨이퍼의 반도체층의 평균 두께에 따라 조정된다.
따라서, 발명의 일 구현에 따르면, 동일한 하나의 뱃치로부터 기인한 구조들은 미리 정해진 평균 두께 등급(classes)에 따라 재편성하기 위해 분류된다.
예를 들면, 5개의 평균 두께 등급이 정의되며, 두 극단 등급은 하한과 상한이 없을 수 있으며, 중간 등급들은 나노미터의 몇몇 일부의 진폭인 동일한 진폭의 평균 두께 범위, 예를 들면 0.3 에서 0.5 nm의 진폭을 정의한다.
다음으로 동일한 한 등급의 모든 웨이퍼에 적용되는 것은 동일한 SC1 에칭이나, 이는 다른 등급의 웨이퍼에 적용되는 에칭과는 상이하다.
이러한 목적으로, 동일한 하나의 등급의 웨이퍼들은 SC1 용액의 동일한 하나의 배쓰에 동시에 잠긴다.
순전히 표시(indication)로서, 아래 표는 5개의 평균 두께 등급에 대한 SC1 에칭의 지속 시간 및 상기 처리에 의해 소비된 반도체층(본 예시에서, 실리콘으로 이루어짐)의 두께를 나타내며, 이는 실험적으로 결정된다.
평균 두께 x (Å) 등급 SC1 에칭의 지속 시간 이론적으로 소비된 두께 (Å)
< 734 1 202 -22.9
734 < x <738 2 237 -26.9
738 < x <746 3 272 -30.9
742 < x <746 4 308 -34.9
>746 5 344 -38.9
위에 제시된 예시에서, SC1 에칭은 두 등급 사이에서 그 지속 시간에 있어서만 상이하지만, 말할 필요도 없이 소비되어야 하는 두께의 함수로서 용액의 조성, 온도 등과 같은 에칭의 다른 파라미터를 변화시킬 수도 있다.
평균 두께 등급의 수 및 진폭은 당해 분야의 통상의 기술자에 의해 웨이퍼의 사양(specifications), 산업 스트레스(industrial stresses)(각각의 등급은 서로 다른 조건에서 에칭과 연관된다) 등의 함수로서 정의된다.
일 구현 변형예에 따르면, 웨이퍼를 다양한 등급으로 편성하는 것을 생략할 수 있다.
이러한 목적에서, 희생 산화물층(4)을 제거하기 위해 동일한 하나의 뱃치의 모든 웨이퍼 상에 HF 에칭와 그 후의 SC1 에칭의 제 1 시퀀스(sequence)(이들 모든 구조에 대하여 구분되지 않는 방법으로)를 수행한 후, 반도체층(3)의 두께가 예를 들면 타원편광 분석법에 의해 측정된다.
뱃치의 모든 웨이퍼에 대하여 측정된 평균 두께의 평균이 이후 계산되며, 이에 따라 얻은 값에 따라, 뱃치의 모든 웨이퍼는 미리 결정된 등급으로 할당된다.
그 후 해당 등급에 대하여 정의된 SC1 에칭이 이러한 모든 웨이퍼에 적용된다.
도 5는 목표 두께 et와 비교하여 반도체층의 평균 두께 emean의 분포를 도시한다. Y-축은 주어진 반도체층의 두께를 갖는 웨이퍼의 비율을 나타낸다.
도 1에 제시된 분포와 비교하여, 상술된 공정으로 얻어진 분포는, 목표 두께에 비하여 ±0.5 nm이하, 또는 심지어 ±0.2 nm 이하의 가변성을 제공하기 때문에, 더욱 좁다.
동일한 하나의 웨이퍼 내에서 반도체층의 두께를 표준화하는 것이 요구될 경우, SC1 에칭의 조건은 상술된 맵핑으로부터 과도두께를 갖는 것으로 식별된 영역(들)을 지역적으로 얇게 하기 위해 조정된다.
일 실시예에 따르면, 에칭 용액은 예를 들면 이동형 노즐을 이용하여 각 웨이퍼에 걸쳐 분무된다.
이는 웨이퍼의 표면에 적용되는 용액의 양을 제거될 과도두께의 진폭의 함수로서 조정할 수 있도록 한다.
따라서, 만약 웨이퍼가 제 1 과도두께를 갖는 제 1 영역 및 제 1 과도두께보다 작은 제 2 과도두께를 갖는 제 2 영역을 포함할 경우, 표면의 남은 부분에 선택적으로 분무되는 양보다 그 자체로 큰 제 2 영역에 분산되는 양보다 많은 양의 용액을 제 1 영역에 분무할 수 있다.
이러한 선택적 공급 때문에, 제 1 영역에서 제 2 영역에서보다 많은 박막화가 얻어진다.
다른 실시예에 따르면, 선행하는 실시예와 선택적으로 결합되어, 에칭 용액의 적용 시간도 조정된다.
따라서, 가장 큰 과도두께를 갖는 영역에 더 긴 시간동안 용액이 적용된다.
다른 실시예에 따르면, 선행하는 두 실시예 중 하나 및/또는 다른 하나와 선택적으로 결합되어, 에칭 용액의 적용 온도도 조정된다.
따라서, 웨이퍼는 과도두께를 갖는 영역에서 지역적으로 가열된다.
이러한 지역적 가열은 전형적으로 예를 들면 문서 FR 2 912 839에 기술된 지역적 적외선 가열 장치에 의해 수행될 수 있다.
이러한 가열은 에칭 및 층(3)의 반도체 물질의 더욱 많은 양의 소비 효과를 강화하는 효과를 갖는다.

Claims (14)

  1. 지지기판(1), 유전체층(2) 및 100 nm 이하의 두께를 갖는 반도체층(3)을 연속적으로 포함하는 절연체 상 반도체 타입의 구조를 처리하는 방법으로서, 상기 반도체층은 희생 산화물층(4)에 의해 덮여 있으며,
    - 상기 반도체층(3)의 두께의 맵핑을 생산하고 상기 반도체층(3)의 평균 두께를 측정으로부터 결정하기 위해, 상기 구조의 표면에 걸쳐 분포된 복수의 점들에서 상기 희생 산화물층(4) 및 상기 반도체층(3)의 두께를 측정하는 단계;
    - 상기 반도체층(3)을 노출시키기 위해 상기 희생 산화물층(4)을 선택적으로 에칭하는 단계; 및
    - 상기 측정 단계의 끝에 과도두께로 식별된 두께만큼 상기 반도체층(3)을 적어도 지역적으로 박막화 하기 위해 상기 맵핑 및/또는 상기 반도체층(3)의 평균 두께의 함수로서 적용, 온도 및/또는 지속 시간 조건이 조정된 상기 반도체층(3)의 화학적 에칭을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  2. 제 1 항에 있어서,
    절연체 상 반도체 구조의 뱃치(batch)에 적용되며, 상기 두께 측정의 끝에, 상기 구조들은 상기 반도체층(3)의 평균 두께 등급에 의해 분류되며, 동일한 하나의 등급에 속하는 모든 구조에 대하여 동일한 조건 하에서 화학적 에칭이 수행되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  3. 제 2 항에 있어서,
    상기 화학적 에칭은 동일한 하나의 등급의 모든 구조를 화학적 에칭 용액의 배쓰(bath)에 동시에 담그는 것에 의해 수행되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  4. 제 2 항 및 제 3 항 중 어느 한 항에 있어서,
    3 내지 6 개의 평균 두께 등급이 미리 정의되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 평균 두께 등급은 0.3 내지 0.5 nm 의 폭을 갖는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  6. 제 1 항에 있어서,
    상기 반도체층(3)의 두께의 맵핑에서 시작하여, 상기 구조 내에서 상기 반도체층(3)의 두께를 표준화하기 위해 적어도 하나의 영역이 박막화될 과도두께를 갖는 것으로 결정되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  7. 제 6 항에 있어서,
    상기 반도체층(3)의 상기 화학적 에칭 동안에 상기 층(3)의 박막화될 상기 적어도 하나의 영역은 상기 영역에서 더 많은 박막화를 제공하기 위해 지역적으로 가열되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  8. 제 6 항 및 제 7항 중 어느 한 항에 있어서,
    상기 박막화될 적어도 하나의 영역에 더 많은 양의 용액을 증착시키기 위해 상기 화학적 에칭 용액은 상기 반도체층의 표면에 걸쳐 젯(jet)에 의해 선택적으로 분포되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체층(3)의 화학적 에칭 동안에 상기 에칭 용액은 상기 층(3)의 나머지에 적용되는 지속 시간보다 긴 지속 시간동안 상기 박막화될 영역에 적용되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  10. 제 1 항에 있어서,
    동일한 방법에 의해 제조된 다른 뱃치의 구조에 비하여, 뱃치를 구성하는 구조의 상기 반도체층(3)의 평균 두께를 표준화하기 위해 절연체 상 반도체 타입 구조들의 뱃치 제조 방법에서 구현되며, 상기 두께 측정의 끝에 상기 뱃치에 대한 상기 반도체층(3)의 평균 두께가 연산되고, 평균 두께 등급이 상기 뱃치에 할당되며, 적용, 온도 및/또는 지속 시간 조건이 상기 평균 두께 등급의 함수로서 조정된 상기 반도체층(3)의 화학적 에칭이 상기 뱃치 전체에 대하여 수행되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체층(3)의 화학적 에칭은 SC1 타입인 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 희생 산화물층(4)의 선택적 에칭은 불화수소산에 의해 수행되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 두께 측정은 타원편광 분석법(ellipsometry)에 의해 수행되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 처리하는 방법.
  14. 지지기판(1), 유전체층(2) 및 100 nm 이하의 두께를 갖는 반도체층(3)을 연속적으로 포함하는 절연체 상 반도체 타입의 구조를 제조하는 방법으로서,
    - 상기 반도체층(3)을 포함하며 도너(donor) 기판으로 불리우는 기판을 제공하는 단계;
    - 적어도 하나의 유전체층을 상기 반도체층 및/또는 상기 지지기판(1) 상에 형성하는 단계;
    - 상기 절연체 상 반도체 구조의 상기 유전체층(2)을 형성하기 위해, 상기 지지기판(1)을 상기 도너 기판의 반도체층(3)에 접착적 결합하는 단계로서, 상기 적어도 하나의 유전체층은 결합 계면에 있는, 상기 지지기판(1)을 상기 도너 기판의 반도체층(3)에 접착적 결합하는 단계;
    - 상기 반도체층(3)을 상기 지지기판(1)으로 이전(transfer)시키는 단계;
    - 상기 반도체층(3)을 스무딩(smoothing)하는 단계;
    - 상기 반도체층(3) 상에 희생 산화물층(4)을 형성하는 단계;
    를 포함하며, 이에 따라 형성된 상기 구조 상에 제 1 항 내지 제 13 항 중 어느 한 항에 따른 처리가 수행되는 것을 특징으로 하는 절연체 상 반도체 타입의 구조를 제조하는 방법.
KR1020147032558A 2012-05-25 2013-05-01 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법 KR102068189B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1254841A FR2991099B1 (fr) 2012-05-25 2012-05-25 Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice
FR1254841 2012-05-25
PCT/IB2013/000857 WO2013175278A1 (en) 2012-05-25 2013-05-01 Process for treating a semiconductor-on-insulator structure for improving thickness uniformity of the semiconductor layer

Publications (2)

Publication Number Publication Date
KR20150021499A true KR20150021499A (ko) 2015-03-02
KR102068189B1 KR102068189B1 (ko) 2020-01-20

Family

ID=48536940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147032558A KR102068189B1 (ko) 2012-05-25 2013-05-01 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법

Country Status (7)

Country Link
US (1) US9190284B2 (ko)
KR (1) KR102068189B1 (ko)
CN (1) CN104380447B (ko)
DE (1) DE112013002675T5 (ko)
FR (1) FR2991099B1 (ko)
SG (1) SG11201407361PA (ko)
WO (1) WO2013175278A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180067408A (ko) * 2016-12-12 2018-06-20 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
JP6354363B2 (ja) * 2014-06-12 2018-07-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US10373838B2 (en) * 2015-12-08 2019-08-06 Elemental Scientific, Inc. Automatic sampling of hot phosphoric acid for the determination of chemical element concentrations and control of semiconductor processes
FR3106236B1 (fr) 2020-01-15 2021-12-10 Soitec Silicon On Insulator Procédé de fabrication d’un capteur d’image

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0525781A2 (en) * 1991-07-31 1993-02-03 Shin-Etsu Handotai Kabushiki Kaisha Method for making uniform the thickness of a Si single crystal thin film
KR20080074023A (ko) * 2007-02-07 2008-08-12 실트로닉 아게 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법
US20090227047A1 (en) * 2008-03-06 2009-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for thinning a substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP2000173976A (ja) 1998-12-02 2000-06-23 Mitsubishi Electric Corp 半導体装置の製造方法
EP1547143B1 (en) 2002-08-12 2010-10-13 S.O.I.Tec Silicon on Insulator Technologies A method of preparing a thin layer, the method including a step of correcting thickness by sacrificial oxidation, and an associated machine
US20040087042A1 (en) * 2002-08-12 2004-05-06 Bruno Ghyselen Method and apparatus for adjusting the thickness of a layer of semiconductor material
US20040060899A1 (en) * 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
WO2008078132A1 (en) * 2006-12-26 2008-07-03 S.O.I.Tec Silicon On Insulator Technologies Method for producing a semiconductor-on-insulator structure
FR2912839B1 (fr) 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0525781A2 (en) * 1991-07-31 1993-02-03 Shin-Etsu Handotai Kabushiki Kaisha Method for making uniform the thickness of a Si single crystal thin film
KR20080074023A (ko) * 2007-02-07 2008-08-12 실트로닉 아게 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법
US20090227047A1 (en) * 2008-03-06 2009-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for thinning a substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180067408A (ko) * 2016-12-12 2018-06-20 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
WO2013175278A1 (en) 2013-11-28
DE112013002675T5 (de) 2015-03-19
US9190284B2 (en) 2015-11-17
FR2991099A1 (fr) 2013-11-29
FR2991099B1 (fr) 2014-05-23
US20150118764A1 (en) 2015-04-30
SG11201407361PA (en) 2014-12-30
CN104380447B (zh) 2017-05-03
KR102068189B1 (ko) 2020-01-20
CN104380447A (zh) 2015-02-25

Similar Documents

Publication Publication Date Title
JP4582982B2 (ja) 基板の処理方法
US7867877B2 (en) Method for manufacturing SOI wafer
KR102068189B1 (ko) 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법
JP6070954B2 (ja) 補剛層を有するガラス上半導体基板及びその作製プロセス
EP1981063B1 (en) Process for producing a soi wafer
US20130089968A1 (en) Method for finishing silicon on insulator substrates
US20120003813A1 (en) Oxygen plasma conversion process for preparing a surface for bonding
US7776719B2 (en) Method for manufacturing bonded wafer
US9773694B2 (en) Method for manufacturing bonded wafer
KR102229397B1 (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
US8048769B2 (en) Method for producing bonded wafer
CN101978467A (zh) Soi晶片的制造方法
KR102299150B1 (ko) 반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법
CN105283943B (zh) 贴合晶圆的制造方法
US20100285655A1 (en) Method of producing bonded wafer
KR20170058924A (ko) Soi 웨이퍼의 제조방법
US7955874B2 (en) Method of producing bonded silicon wafer
KR102241303B1 (ko) Soi웨이퍼의 제조방법
EP3029730B1 (en) Bonded wafer manufacturing method
EP3043374B1 (en) Bonded wafer manufacturing method
US20100144119A1 (en) Method of producing bonded wafer
JP2008227207A (ja) 貼り合わせウェーハの製造方法
CN114830302A (zh) 蚀刻包括薄表面层的基板以改善所述层的厚度均匀性的方法
JP2006013179A (ja) Ｓｏｉウェーハの製造方法
Sheng et al. Ultra thinning of wafer for embedded wafer packaging

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant