KR20080074023A - 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법 - Google Patents

전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법 Download PDF

Info

Publication number
KR20080074023A
KR20080074023A KR1020080001673A KR20080001673A KR20080074023A KR 20080074023 A KR20080074023 A KR 20080074023A KR 1020080001673 A KR1020080001673 A KR 1020080001673A KR 20080001673 A KR20080001673 A KR 20080001673A KR 20080074023 A KR20080074023 A KR 20080074023A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
etchant
thickness
silicon
layer
Prior art date
Application number
KR1020080001673A
Other languages
English (en)
Other versions
KR100922834B1 (ko
Inventor
페이조오 디에고
리멘슈나이더 올리베르
바리히 라인홀트
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20080074023A publication Critical patent/KR20080074023A/ko
Application granted granted Critical
Publication of KR100922834B1 publication Critical patent/KR100922834B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께 감소 및 균일화 방법에 관한 것으로서, 상기 반도체층의 표면은 산화 환원 전위가 반도체층의 요구되는 최종 두께 및 재료의 함수로 조절되는 에천트의 작용에 노출되어, 에천트로 인한 반도체층의 표면 상의 단위 시간당 재료 부식이 반도체층의 두께가 감소함에 따라 적어지고, 요구되는 두께에 도달할 때 초당 두께의 0 내지 10 %이며, 이 방법은 광의 작용 또는 외부 전기 전압의 적용이 없이 수행된다.

Description

전기 절연 재료의 표면 상에 안착하는 반도체층의 두께 감소 및 균일화 방법{METHOD FOR REDUCING AND HOMOGENIZING THE THICKNESS OF A SEMICONDUCTOR LAYER WHICH LIES ON THE SURFACE OF AN ELECTRICALLY INSULATING MATERIAL}
본 발명은 국부적으로 재료 부식을 변화시키는 에칭 처리에 의해 반도체층을 얇게하고 평탄하게 하기 위한 방법에 관한 것이다.
기술적으로 관련되는 반도체층의 예로는 SOI(절연체 상의 반도체; Semiconductor on Insulator 또는 Silicon on Insulator) 웨이퍼의 기능층이 있다. 그 기능층으로서, SOI 웨이퍼는 반도체층(예컨대, 실리콘층)을 포함하고, 이 반도체층은 베이스 웨이퍼(또는 핸들 웨이퍼)의 일측 표면 상에 안착한다. 반도체층의 두께는 처리되는 성분의 함수에 따라 변화한다. 차이는 일반적으로 일명, 박막(두께가 100 ㎚ 미만)과 일명, 후막(100 ㎚ 내지 약 80 ㎛의 두께) 사이에서 이루어진다. 베이스 웨이퍼는 전체적으로 전기 절연 재료(예컨대, 유리, 석영, 사파이어)로 구성될 수 있고, 또는 예컨대, 반도체 재료, 바람직하게는 실리콘으로 구성되어 단지 전기 절연층에 의해 반도체층으로부터 분리될 수 있다. 예컨대, 전기 절연층은 산화실리콘으로 구성될 수 있다.
SOI 웨이퍼의 반도체층은 최외곽 영역까지 매우 균일한 두께를 가져야 한다. 특히 100 ㎚ 이하의 두께를 가지는 반도체층의 경우에, 역치 전압과 같은 트랜지스터 특성은 불균일한 층 두께의 경우에 있어서 매우 크게 변화한다. 얇은 반도체층을 가지는 SOI 웨이퍼와 두꺼운 반도체층을 가지는 SOI 웨이퍼에 대한 두께의 절대 공차는 층 두께에 따른다.
가능한 많은 회로를 통합할 수 있게 하기 위해, 필요한 층 두께의 균일성이 전방측 에지 주변까지도 보장되어야 한다. 이는 에지 제외부(edge exclusion)가 매우 작은 것을 의미한다. SOI 웨이퍼의 전방측이라는 용어는 다음으로 제작되는 전자 구성요소 상에서 또는 전자 구성요소 내에서 기능층을 지지하는 측부를 의미한다.
SOI 웨이퍼를 제작하기 위한 모든 공지된 방법은 직접적으로 반도체층의 충분한 균일성을 조절하려고 하나, 과도한 요구조건들로 인해 두께의 균일성을 더욱 개선하기 위하여 마무리되거나 중간처리된 SOI 웨이퍼의 후처리를 수행하는 것이 필요할 수 있다.
층 두께의 균일성을 개선하기 위한 복수의 SOI 웨이퍼 후처리 방법은 해당 분야에 공지되어 있다. 이들 방법 중 대부분은 SOI 웨이퍼를 스캐닝하면서 더 두꺼운 두께의 층이 있는 위치에 더 많은 에칭 부식을 제공하는 국부적 에칭 방법을 수반한다 : US2004/0063329A1에 따르면, 건식 에칭 방법에 있어서, SOI 웨이퍼의 표면은 노즐로 스캐닝되며, 이 노즐을 통해 기상 에천트가 국부적으로 이송된다. EP488642A2 및 EP511777A1은 SOI 웨이퍼의 반도체층의 전체 표면이 에천트에 노출 된다. 그러나, 이 에천트는 표면을 스캐닝하면서 광학 시스템에 의해 포커싱되는 광원으로부터의 라이트빔 또는 레이저빔에 의해 국부적으로 활성화된다(광화학 에칭).
국부적으로 다양한 에칭 부식을 얻기 위해 스캐닝될 필요가 있는 반도체층의 표면에 대한 모든 방법은 매우 시간이 소요되고, 따라서, 비용이 소요된다. 또한, 스캐닝은 한편으로 광원 또는 노즐, 다른 한편으로 SOI 웨이퍼의 정교한 이동이 필요하다.
또한, 층 두께의 추가적 불균일성은 특히 층의 에지 영역, 즉, 웨이퍼 에지로부터 5 ㎜ 떨어진 위치까지의 영역과 스캐닝 과정에서 오버랩이 발생하는 영역에서 발생한다. 520 ㎚ 두께의 층에 있어서, 10 ㎚의 층 두께의 균일성은 에지 제외부를 특정하지 않고 EP488642A2에 따라 얻는다. EP511777A1에 따라, 108 ㎚의 층 두께에 있어서, 8 ㎚의 층 두께의 균일성은 에지 제외부를 특정하지 않고 얻는다.
DE102004054566A1은 반도체층을 평탄화하는 방법을 개시하고, 여기서 - 반도체층 두께를 위치에 따라 측정한 후 - SOI 웨이퍼는 웨이퍼의 전체 표면을 노출하여 에칭된다. 에칭 처리의 부식 속도는 반도체 웨이퍼의 표면 상의 광도(light intensity)에 따르고, 광도는 위치에 따라 정해지므로, 이전에 위치에 따라 측정된 층 두께의 차이는 위치에 따른 부식 속도에 의해 감소된다. 이 방법은 반도체층의 국부적인 두께 차이를 매우 효과적으로 수정하지만, 비용을 증가시키는 추가 지출이 필요하다 : 에칭 전의 두께 측정, 노출용 마스크 및 노출 장치의 제작.
JP09-008258A는 SOI 웨이퍼의 실리콘층의 전체 표면이 동시에 노출되어 에칭 되고, 그 두께가 균일화되는 방법을 개시한다. 에칭 속도가 광에 의해 생성되는 정공(hole)[즉, 결손 전자(defect electron), 양 전하 운반체]의 개수, 따라서 조광되는 체적 및 결과적으로 절연층 위의 국부적 실리콘층 두께에 의존하기 때문에, 공정은 자체 제어된다. 실리콘층의 특정한 잔여 두께 미만에서, 광에 의해 생성되는 전하 운반체의 양이 더이상 충분하지 않으므로, 얇아짐이 멈춘다. 실리콘층에서 광의 흡수는 광의 파장에 의존하기도 하므로, 이러한 방식은 실리콘층의 상이한 잔여 두께를 추가적으로 조절하는 것을 가능하게 한다. 따라서, 이 방법은 광도에 대한 임의의 외부적 위치 의존 제어 또는 에칭 전에 어떠한 두께 측정도 불필요하고, 마스크가 불필요하지만, 에칭 장치는 여전히 광이 비추어질 수 있는 복잡한 방식으로 구성되어야 한다.
따라서, 본 발명의 목적은 조광 장치와 같은 복잡한 보조 장비 없이 SOI 웨이퍼의 반도체층을 균일화하는 것이다.
전기 절연 재료의 표면 상에 안착하는 반도체층의 두께를 감소 및 균일화하는 방법으로서, 반도체층의 표면은 산화 환원 전위가 반도체층의 요구되는 최종 두께 및 재료의 함수로 조절되는 에천트의 작용에 노출되어, 에천트로 인한 반도체층 표면 상의 단위 시간당 재료 부식은 반도체층의 두께가 감소함에 따라 적어지고, 요구되는 두께에 도달할 때 단지 초당 두께의 0 내지 10 %이며, 외부 전기 전압의 공급 또는 광 작용 없이 수행되는 상기 방법에 의해 본 발명의 목적이 달성된다.
본 발명에 따른 방법은 전기 절연층 또는 전기 절연 기저 재료 상에 적용되는 임의의 재료로 만들어진 반도체 웨이퍼에 이용될 수 있다. 예컨대, 이는 모든 SOI 웨이퍼에 적용된다. 이들의 기능층은 반도체 재료로 구성된다. 바람직하게는, 반도체 재료는 다음의 그룹으로부터 선택된 하나 이상의 물질을 포함한다 : 실리콘, 게르마늄, 탄화실리콘, Ⅲ/Ⅴ 화합물 반도체 및 Ⅱ/Ⅵ 화합물 반도체. 본 발명에 따른 방법은 반도체층이 p-도핑된 실리콘으로 구성될 때도 이용될 수 있다. 예컨대, 이 방법은 공여체 및 베이스 웨이퍼의 결합 후의 에칭 또는 일측 그라인딩에 의해 제작되고, 특정 용도에 있어서 너무 큰 기능층의 두께 편차를 가지는 1 ㎛ 이상의 두께를 구비하는 SOI 층을 얇고 균일하게 하는 데 이용될 수도 있다. 반도 체층 아래의 전기 절연 재료는 일반적으로 산화실리콘이지만, 금속 산화물 또는 질화물과 같은 다른 재료가 이용될 수도 있다.
공여체 웨이퍼로부터 베이스 웨이퍼 상으로 반도체층을 이송함으로써 제작되는 SOI 웨이퍼의 경우에, 상기 방법은 웨이퍼들을 결합시키고 공여체 웨이퍼의 잔여부로부터 층을 분리한 후 수행된다. SOI 웨이퍼의 경우에, 본 발명에 따른 방법은 표면 유연화 또는 결합력 강화를 위한 하나 이상의 열처리의 조합 및/또는 반도체층을 얇게 하는 하나 이상의 산화 처리의 조합으로 이루어질 수 있다. 평탄성을 다시 악화시키지 않기 위해, 본 발명에 따른 방법이 수행된 후 폴리싱(polishing)이 수행되지 않는 것이 바람직하다.
이 방법은 반도체층 이송이 아닌 SIMOX과 같은 다른 기술에 의해 생산되는 SOI 웨이퍼에도 이용될 수 있다. 이 방법은 반도체층이 전체 웨이퍼에 걸쳐 있는 것이 아니라 국부적으로만 있을 때에도 이용될 수 있다. 이 경우에, 에칭 작용에 대해 웨이퍼의 많은 영역을 보호할 필요가 있을 수 있다.
본 발명에 따른 방법은 광의 작용이 없이 수행된다. 이는 노출에 대한 특정 요구에 적합한 에칭 장치에 대한 필요성을 제거한다. 따라서, 본 발명에 따른 방법을 수행하기 위해, 단일 SOI 웨이퍼 또는 복수의 SOI 웨이퍼가 동시에 처리될 수 있는 종래의 에칭 장치를 이용할 수 있다. 당연히, "광의 작용이 없이"라는 표현은 본 방법이 완전한 암실에서 수행되어야 함을 의미하는 것이 아니다. 일광, 또는 방의 조명에 이용되는 종래의 인공광의 작용은 본 발명에 따른 방법의 성공 및 경제적 실행 가능성에는 영향이 없으며, 당연히 허용된다. 그러나, 본 발명에 따 른 방법은 에칭 반응에 중요하게 작용하는 반도체층의 전하 운반체를 광의 세기 및 파장에 의해 생성하는 광원을 이용하게 한다.
본 발명에 따른 방법은 외부 전기 전압을 가하지 않고 수행된다.
본 발명은 액상 에천트로 수행되는 것이 바람직하다. 원칙적으로, 예컨대, 에천트는 겔(gel) 또는 기체로서 첨가될 수도 있다. 본 발명에 따르면, 에천트로 인한 반도체층의 표면 상의 재료 부식이 요구되는 반도체층의 두께에 도달하자 마자 자동적으로 멈추거나, 재료 부식이 요구되는 최종 두께에 도달하였을 때 느려져 실용적 목적에 중요한 방식에 있어서 요구되는 최종 두께를 초과하거나 그 아래로 감소되지 않고 에칭 공정이 소정 시간이 경과한 후에 외부적으로 종료될 수 있도록(예컨대, 에천트로부터 웨이퍼를 제거) 에천트의 산화 환원 전위가 조절된다. 에칭 반응을 외부적으로 종료할 때 최대 "오차"가 요구되는 최종 두께의 10 % 이상이 되어서는 안된다. 수동으로 에칭 반응을 중지하는데 걸리는 시간은 최대 1초이므로(예컨대, 에천트로부터 웨이퍼를 제거하기 위해 걸리는 시간), 본 발명에 있어서, 단지 초당 반도체층 두께의 0 내지 10 % 정도로 매우 작은 반도체층의 요구되는 최종 두께에 도달할 때 에칭 부식에 있어서 시간은 충분하다. 무명수(absolute number)로 표현하면, 바람직하게는, 반도체층의 요구되는 최종 두께에 도달할 때 에칭 속도는 초당 0 내지 1 ㎚여야 한다.
아래에서 기술하는 바와 같이, 적절한 산화 환원 전위는 에천트 조성의 적절한 선택으로 얻을 수 있다. 구체적으로, 에천트의 성분 또는 이들의 농도 또는 양자 모두가 적절하게 선택될 수 있다. 대부분의 경우에 있어서, 에천트의 산화 환 원 전위는 본질적으로 에천트의 pH에 의해 결정된다. 이러한 경우에 있어서, 에천트 성분의 농도는 적절한 pH가 조절되도록 선택된다.
상대적으로 높은 에칭 속도를 얻도록 본 발명에 따른 에칭 처리 시작시에 에천트의 pH를 선택할 수 있다. 에칭 처리 과정에서, 에천트의 pH, 따라서, 에천트의 산화 환원 전위는 그 성분 중 하나를 첨가(즉, 그 성분의 농도를 증가)함으로써 이후에 수정될 수 있으므로, 에칭 속도는 요구되는 최종 층 두께에 도달할 때 본 발명에 따른 범위 내에 속한다. 그러나, 바람직하게는, pH는 에칭 처리 과정에서 수정되지 않고, 즉, 바람직하게는 에칭 처리가 수행되는 과정에서 어떠한 물질도 첨가되지 않는다.
산화 환원 전위는 온도에도 의존한다. 네른스트 방정식에 따르면, 산화 환원 전위는 온도에 비례한다. 요구되는 최종 두께는 추가적으로 이러한 방식으로 영향을 받는다.
반도체층이 실리콘을 포함하거나, 본질적으로 실리콘(당연히 도핑될 수 있음)으로 구성된다면, 바람직하게는, 에천트는 하나 이상의 플루오르화 화합물을 포함한다. 구체적으로는, 이 경우에 플루오르화수소(HF) 및 플루오르화물 염(fluoride salt)을 포함하는 에천트가 바람직하다. 물은 필수적인 성분이 아니지만, 실용적인 이유로, 용매로서 물을 이용하는 것이 바람직하다. 플루오르화물 염은 플루오르화 암모늄(NH4F)인 것이 바람직하다. 다른 염도 원칙적으로 가능하나, NH4F는 반도체 산업에서의 이용되어 요구 조건에 따라 이용될 수 있고, HF와 혼 합될 때 pH를 조절할 수 있으며, HF와 혼합될 때 pH 완충제(pH buffer)로서 기능한다는 장점이 있다.
상이한 반도체층에 있어서, 다른 에칭 용액이 필요하다. 예컨대, 게르마늄은 염산(HCl/H2O) 또는 염화수소 및 과산화수소의 수용액(HCl/H2O2/H2O)과 같은 것으로 에칭될 수 있고, 비화갈륨(GaAs)은 인산 및 과산화수소의 수용액(H3PO2/H2O2/H2O) 또는 질산 및 황산의 수용액(HNO3/H2SO4/H2O)과 같은 것으로 에칭될 수 있으며, 인듐 인화물(InP)은 염화 수소 및 인산의 혼합물(HCl/H3PO2) 또는 염화 수소 및 질산의 수용액(HCl/HNO3/H2O)으로 에칭될 수 있다.
실리콘 기능층을 가진 SOI 웨이퍼 상에 HF, NH4F 또는 이들의 혼합물에 기초한 에천트를 이용하는 것과 관련하여 본 발명에 따른 방법을 아래에서 상세히 기술하나, 이 방법은 다른 층 구조, 다른 반도체 재료 및 다른 에천트에도 적용될 수 있다.
이러한 본 발명에 따라 조광 장치와 같은 복잡한 보조 장비 없이 SOI 웨이퍼의 반도체층을 균일화할 수 있다.
실리콘(Si)은 1.12 eV의 밴드갭(band gap)을 갖는 간접 반도체이다. 따라서, 전해질과 접촉할 때 반응은 밴드 모델에 의해 매우 명확하게 설명될 수 있다. 예컨대, 실리콘이 플루오르화수소산(HF) 수용액과 접촉하게 되면, 전기 화학적 전위의 평형이 실리콘과 전해질 사이의 경계에서 일어난다. 실리콘으로부터 자유 이동 전하 운반체의 방출을 방지하기 위해, 공간 전하 구역이 경계에 형성된다. 그 후, 정전하 형태의 초과 전하(Q)가 공간 전하 구역에 형성된다. 즉, 공간 전하 구역에는 더 이상 어떠한 자유 이동 전하 운반체도 존재하지 않는다. 이는 전해 이중층(electrolytic double layer)의 형태인 반대 전하(-Q)에 의해 경계면의 전해질 측 상에서 일어난다. 용액이 과도하게 희석되어 있지 않다면, 도핑 정도에 따라 실리콘 내에서의 전하 운반체 농도보다 10배까지 초과하는 전하 운반체 농도를 포함하게 된다. 따라서, 전해질 측 상의 전하는 수나노미터의 범위 내의 매우 얇은 층에 의해 상쇄될 수 있다.
반면에, 적절한 낮은 도핑에 있어서, 실리콘 내의 공간 전하 구역은 일 마이크로미터 차수의 깊이 이상으로 연장된다. 실리콘 공간 전하 구역의 전하(Q) 및 전해 이중층으로 인해 전체 전위는 실리콘 내에서 약화된다. 이러한 실리콘의 공간 전하 구역 내에서의 전위 하강은 실리콘과 전해질 사이의 경계에서 실리콘 내측의 밴드 굽힘을 수반한다(도 1 및 도 2).
p-도핑된 실리콘에 있어서(도 1), Si/HF 경계에서의 가전자 밴드 및 전도 밴드(각각 1, 2)는 낮은 전자 에너지를 향해(하향으로) 구부러져 있다. 따라서, 실리콘 표면의 정공이 격감된다. 반면, n-도핑된 실리콘(n-doped silicon)에 있어서(도 2), 상기 밴드들은 높은 전자 에너지를 향해(상향으로) 구부러져 있다. 실리콘 표면의 전도 밴드 전자는 격감된다. 기호 3 및 4는 각각 이온화된 도펀 트(dopant) 원자를 나타낸다.
0.5 내지 1 Ω㎝의 저항률을 가지는 p-도핑된 실리콘과 HF의 접촉은 약 1 마이크로미터의 공간 전하 구역 너비를 유도한다. 표면의 정공이 격감되지만, 여전히 HF 용액에 의해 에칭될 수 있다. 필요한 정공은 정공이 열적으로 재생성되는 실리콘의 벌크로부터 도출된다.
일반적으로, 실리콘을 용해하는 두 가지 방법이 이용될 수 있다. 한가지 방법으로는, 실리콘이 직접 공격받아 용해될 수 있고, 다른 방법으로는, 이산화실리콘(SiO2)을 형성하여 용해하는 루트가 이용될 수 있다. 플루오르화 수소산을 포함하는 산성 용액에서, 직접적인 루트는 단지 수십 분의 1 ㎚/min의 매우 느린 에칭 속도를 이끌어 낸다.
Figure 112008001095018-PAT00001
따라서, 플루오르화 수소산으로의 에칭에 있어서 2단계 프로세스가 바람직하다. 첫 번째 단계에서, 실리콘은 산화되어 이산화실리콘을 형성하고, 그 후 이 이산화 실리콘이 플루오르화 수소산에 의해 용해된다.
Figure 112008001095018-PAT00002
Figure 112008001095018-PAT00003
Figure 112008001095018-PAT00004
이러한 반응 경로의 속도는 반응식 (1)에 따른 실리콘의 직접 용해의 경우 보다 1000 내지 10000 높은 수치이다. 따라서, 양 반응 경로가 동시에 존재함에도 불구하고, 직접 용해는 무시될 수 있다.
원칙적으로, HF/Si 경계가 여전히 수반되므로, 이러한 모든 사항들이 SOI 웨이퍼의 실리콘층에 직접 적용될 수 있다. 그러나, 이러한 반응은 벌크 재료의 반응과 비교될 수 없다. 벌크 재료와 SOI 재료 사이의 중대한 차이점은 기능층의 두께에 있다.
원래 밴드 모델은 자연적으로 얇은 층에서도 유지된다. 그러나, 실리콘층의 두께에 대한 공간 전하 구역의 너비의 비율은 변한다. 벌크 재료 내의 공간 전하 구역은 실리콘 웨이퍼의 전체 두께 너머로 연장될 수 있으나(도 3), SOI 웨이퍼의 경우 기능층의 두께로 제한된다(도 4). 상술한 저항률의 범위에 있어서, 벌크 재료 내의 공간 전하 구역은 SOI 웨이퍼의 기능층의 두께보다 적어도 10배 크다.
SOI의 경우에 기능층 내측의 전하 운반체만이 고려될 필요가 있으므로, 밴드 굽힘 및 공간 전하 구역의 너비도 대응하여 줄어든다. 따라서, 에천트(etchant)와 실리콘 사이의 경계에서 산화 환원 전위는 이동되고, 이는 가능한 반응에 있어서 대응하는 효과를 가진다.
플루오르화 수소산에 의한 실리콘의 용해 프로세스와 관련된 모델의 가정은 얇은 실리콘층에 대해서도 완전하게 유지된다. 또한, 기능층의 표면 상에서 실리콘의 용해는 두 가지 메카니즘, 즉, 직접 또는 간접 용해 중 어느 하나에 의해 일어난다. 이를 위해 요구되는 정공(h+, "결손 전자")이 기능층으로부터 제공된다. 그러나, 이제 이것은 매우 제한적인 저장소로부터만 일어나며, 정공의 숫자가 존재 하는 실리콘의 체적에 비례하여 변화하기 때문이다. 경계에서의 반응은 열적으로 재생산될 수 있는 정공보다 더 많은 정공을 실리콘으로부터 제거한다면, 기능층에서 정공의 무명수는 생성되는 임의의 정공이 즉시 경계를 향해 가속될 때까지 감소한다. 빠른 반응에 있어서, 이것은 공간 전하 구역이 기능층의 전체 두께 너머로 연장된다는 것을 의미한다. 반응이 더 느리게 일어난다면, 공간 전하 구역의 너비가 더 작아질 수도 있으므로, 기능층의 일부는 계속하여 자유 이동 전하 운반체를 가진다.
기능층 내측의 공간 전하 구역의 너비는 기능층의 특성에 있어서 중요하다. 일반적인 경우에, 밴드 굽힘은 경계에서 정공 또는 전자의 격감을 유도한다. 이어지는 평밴드 전위로 인해, 모든 전하 운반체가 전위 프로파일을 따를 수는 없다. 그러나, 밴드 굽힘이 전체 체적을 통해 전개되면, 전체 체적에 걸쳐서 전위가 하강한다. 따라서, 전하 운반체의 완전 배출이 가능하다. 예컨대, 이러한 상황은 100 ㎚ 두께의 반도체층을 구비하는 SOI 웨이퍼를 실온에서 pH 1로 과산화수소 및 48% 강도의 HF로 구성된 에칭 용액으로 에칭할 때 발생한다 : 반도체층은 한 시간의 에칭 시간 동안 유지되며, 즉, 상기 에칭 용액을 사용할 때 반도체층의 최종 두께는 100 nm 이상이다. 이러한 조건에서, 벌크 재료 상의 수 ㎛가 에칭된다.
플루오르화 수소산(HF) 및 질산(HNO3)의 일반적인 조합도 실온에서 실리콘층을 용해하지 않는다. 약 50 ℃로 온도를 증가시키는 것만이 수초 내에 원하는 결과를 이끌어낸다. 인산(H3PO4) 또는 과산화수소(H2O2)와 같은 약한 옥시던트와의 조 합은 실온에서 실리콘층을 에칭하지 못하며, 고온에서만 매우 느리게 에칭한다. 반대로, 크롬산과 같은 강한 옥시던트와의 조합으로는 매우 짧은 시간에 실리콘층의 전체 부식이 가능하다.
따라서, 기능층의 부분적인 에칭에 있어서, 적절한 에천트가 필요하다. 적절한 에천트는 기능층에서 밴드 이동을 생성하여야 하므로, 기능층에서 평밴드 전위가 유지된다.
이러한 SOI 웨이퍼에 있어서, 플루오르화 암모늄(NH4F)이 적합한 에천트이다. 벌크 재료에 대해서, NH4F 용액은 HF 용액보다 훨씬 더 느리게 에칭을 하는 것으로 알려져 있다. SOI 웨이퍼의 얇은 실리콘층에 있어서, 이러한 관계가 역전된다 : 100 ㎚ 두께의 SOI 층에 대해, 수 ㎚/min의 초기 에칭 속도를 실온에서 얻을 수 있다.
플루오르화 암모늄 용액과 플루오르화 수소 용액 사이의 차이 - 상이한 양이온은 제외 - 는 용액의 pH에 있다. HF 용액은 약 pH 1을 가지고, NH4F 용액은 약 pH 7을 가진다. pH 수치의 차이는 HF 용액에 대한 NH4F 용액의 화학 전위의 이동을 유도한다. 또한, 문헌에 따르면, 실리콘에서의 밴드 굽힘은 pH와 함께 선형으로 변화하는 것으로 알려져 있다. NH4F 용액의 화학 전위는 HF 용액의 전위보다 더 기능층의 실리콘의 밴드 굽힘의 전위와 대응한다. 동시에, 반응은 더욱 느리게 일어나고, 단지 몇몇 정공이 단위 시간당 요구되며, 이는 기능층에 있어서 더 작은 공 간 전하 구역을 유도한다. 평밴드 전위는 기능층에서 유지된다(도 6). 따라서, 기능층의 에칭은 벌크 재료의 에칭과 유사하게 일어난다. 그러나, HF 용액에 의한 벌크 재료의 에칭과 비교할 때, 기능층의 에칭은 훨씬 더 빠르게 일어난다.
pH의 조절은 에천트의 효과를 더욱 최적화할 기회를 제공한다. 예컨대, pH, 따라서 에칭 속도는 HF 및 NH4F 용액을 혼합함으로써 다양해질 수 있다. 에칭 속도에 대한 pH의 효과는 5 % 강도의 HF 용액 및 5 % 강도의 NH4F 용액으로 만들어진 일련의 혼합물로 연구한다. 이들 용액으로부터, 1과 7 사이의 모든 pH 수치가 플루오르화 이온의 농도에 영향을 주지 않고 상이한 혼합비에 의해 조절될 수 있다. 100 ㎚의 초기 두께를 가지는 실리콘층을 구비하는 SOI 웨이퍼는 정해진 시간(5분) 동안 각각 상이한 pH로 제조된 에칭 용액으로 에칭된다. 온도는 25 ℃로 유지된다. 도 7은 pH 증가에 따른 에칭 깊이(d; ㎚ 단위)의 지수함수적(exponential) 증가를 나타내고, 이는 pH에 대한 에칭 속도의 지수함수적 증가와 대응한다. pH = 7인 경우, 최대 12 ㎚/min에 도달하나, 이는 농도 및 온도 변화에 의해 추가로 증가될 수도 있다. 따라서, pH 이동에 대한 반응은 벌크 재료인 경우의 반응과 상반된다. 경계에서의 산화 환원 전위는 플루오르화 암모늄과의 반응에 의해 이동된다. 따라서, HF-NH4F 용액은 1 내지 12 ㎚/min의 조절 가능한 에칭 속도로 실온에서 기능층을 부식시킬 수 있다.
기능층이 연속되는 에칭으로 더욱 얇아질 때, 결국 플루오르화 수소산에서 확인된 바와 같은 동일한 효과가 발생하기 시작한다 : 얇은 기능층에 남아있는 전 하 운반체의 개수는 점점 더 적어져, 밴드 굽힘이 점진적으로 더 약해지기도 한다. 이와 관련하여, 경계에서 산화 환원 전위가 이동한다. 이러한 이동에 의해, 에칭 속도는 플루오르화 암모늄 용액과의 반응이 불가능해질 때까지 감소한다.
반응 시간의 함수에 따른 SOI 웨이퍼 상의 에칭 깊이에 관한 연구는 이러한 가설을 확신시켜 준다. 도 8은 SOI 웨이퍼의 100 ㎚의 두꺼운 실리콘층에 대한 다양한 에칭 시간이 경과한 후 에칭 깊이(d; ㎚ 단위)를 나타낸다. 에칭 용액은 pH 5.5인 10% 강도의 HF 수용액 및 10% 강도의 NH4F 수용액의 혼합물로 구성된다. 에칭 온도는 25 ℃로 유지된다. 약 60분의 에칭 시간이 경과한 후 약 75 ㎚의 깊이를 초과할 때까지 반응 시간에 따른 에칭 깊이는 명백히 선형 관계로 관찰될 수 있다. 초기 에칭 속도가 외삽된다면, 전체 100 ㎚ 두께의 반도체층이 80분의 에칭 시간 경과후 에칭되어 제거되어야 한다. 그러나, 두꺼운 실리콘층은 100분의 에칭 시간에도 남아 있으며, 산화물은 공격받지 않는다는 사실로부터 이를 이해할 수 있다.
도 9는 상이한 pH 수치를 가지는 에칭 용액으로 에칭되는 2200 ㎚ 두께의 반도체층을 가지는 SOI 웨이퍼에 대한 에칭 시간(t; 분 단위)의 함수에 따른 에칭 깊이(d; ㎚ 단위)의 성장을 도시한다. 에칭 용액의 pH 수치는 각각 5% 강도의 HF 수용액 및 5% 강도의 NH4F 수용액을 적절한 비율로 혼합함으로써 이루어진다. 온도는 10 ℃로 유지된다. 에칭 반응이 에칭 시간이 경과함에 따라 감소하며, 즉, 에칭 속도가 반도체층의 두께가 감소함에 따라 감소하는 것을 알 수 있다. 에칭 깊이는 에칭 시간이 경과함에 따라 상이한 한계치로 향하는 경향이 있고, 즉, 실리콘층의 상이한 최종 두께는 에칭 용액의 상이한 pH로 얻을 수 있다.
이러한 플루오르화 암모늄 용액의 특성은 얇아지는 기능층이 관통되는 것을 방지하는 한 SOI 웨이퍼에 대한 에칭 정지물(etch stop)로 이용될 수 있다. 에칭 정지 반응의 깊이는 pH를 조절함으로써 통제될 수 있다.
도 10은 초기에 100 ㎚ 두께의 반도체층을 가지는 SOI 웨이퍼가 제어되는 방식으로 얇아질 수 있는 방식을 도시한다. 5% 강도 HF 수용액과 5% 강도 NH4F 수용액을 적절한 비율로 혼합하여 조절된 pH 4의 에칭 수용액은 10 ℃의 온도에서 최대 약 25 ㎚를 에칭하고[연장된 에칭 시간(t)에 대한 에칭 깊이(d)가 약 25 ㎚], 즉, 반도체층의 두께는 제어되는 방식으로 75 ㎚로 감소될 수 있다. 이 두께는 pH를 변화시켜 제어될 수 있다. 예컨대, pH 5에서, 반도체층은 약 50 ㎚의 최종 두께로 감소한다.
도 1은 플루오르화 수소산(수용액 상태의 플루오르화 수소, HF)과 접촉하는 p-도핑된 실리콘에서의 밴드 굽힘을 도시한다.
도 2는 플루오르화 수소산(수용액 상태의 플루오르화 수소, HF)과 접촉하는 n-도핑된 실리콘에서의 밴드 굽힘을 도시한다.
도 3은 벌크 실리콘 재료에서의 공간 전하 구역의 프로파일을 도시한다.
도 4는 SOI 웨이퍼의 실리콘으로 구성된 기능층에서의 공간 전하 구역의 프로파일을 도시한다.
도 5는 HF 수용액과 접촉하는 실리콘 웨이퍼 내측의 밴드 굽힘의 간략 프로파일을 도시한다.
도 6은 플루오르화 암모늄(NH4F) 수용액과 접촉하는 실리콘 웨이퍼 내측의 밴드 굽힘의 간략 프로파일을 도시한다.
도 7은 5분의 에칭 시간이 경과한 후에 25 ℃의 온도에서 이용된 5 % 강도(strength) HF 및 5 % 강도 NH4F의 혼합물을 포함하는 에칭 수용액의 pH에 대한 SOI 웨이퍼의 100 ㎚ 두께 실리콘층의 에칭 깊이(d; ㎚ 단위)의 의존성을 도시한다. 곡선은 의존성의 지수함수적 맞춤(exponential fit)을 나타낸다.
도 8은 10 % 강도의 HF 및 10% 강도의 NH4F 용액의 혼합물을 포함하는 수용액에 대한 SOI 웨이퍼의 100 ㎚ 두께의 실리콘층의 반응 시간(t; 분 단위)에 따른 에칭 깊이(d; ㎚ 단위)의 프로파일을 도시한다. 온도는 25 ℃로 유지된다. 직선 은 t = 60분까지 측정치의 선형 외삽을 나타낸다.
도 9는 10 ℃ 온도에서 상이한 pH를 가지는 5 % 강도의 HF 및 5 % 강도의 NH4F 용액의 혼합물을 포함하는 에칭 수용액에 대한 SOI 웨이퍼의 2200 ㎚ 두께의 실리콘층의 반응 시간(t; 분 단위)에 따른 에칭 깊이(d; ㎚ 단위)의 프로파일을 도시한다.
도 10은 pH 4 및 10 ℃ 온도를 가지는 5 % 강도의 HF 및 5 % 강도의 NH4F 용액의 혼합물을 포함하는 에칭 수용액에 대한 SOI 웨이퍼의 100 ㎚ 두께의 실리콘층의 반응 시간(t; 분 단위)에 따른 에칭 깊이(d; ㎚ 단위)의 프로파일을 도시한다.

Claims (13)

  1. 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께 감소 및 균일화 방법으로서,
    상기 반도체층의 표면은 산화 환원 전위가 상기 반도체층의 요구되는 최종 두께 및 재료의 함수로 조절되는 에천트(etchant)의 작용에 노출되어, 상기 에천트로 인한 상기 반도체층의 표면 상에서의 단위 시간당 재료의 부식은 상기 반도체층의 두께가 감소함에 따라 적어지고, 상기 요구되는 두께에 도달할 때 상기 단위 시간당 재료의 부식은 초당 두께의 0 내지 10 %이며, 상기 방법은 광의 작용 또는 외부 전기 전압의 적용이 없이 수행되는 것인 반도체층의 두께 감소 및 균일화 방법.
  2. 청구항 1에 있어서, 상기 반도체층은 실리콘, 게르마늄, 탄화실리콘, Ⅲ/Ⅴ 화합물 반도체 및 Ⅱ/Ⅵ 화합물 반도체로 구성된 그룹으로부터 선택된 하나 이상의 물질을 포함하는 것인 반도체층의 두께 감소 및 균일화 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 에천트의 산화 환원 전위는 상기 에천트의 조성에 의해 조절되는 것인 반도체층의 두께 감소 및 균일화 방법.
  4. 청구항 3에 있어서, 상기 에천트의 산화 환원 전위는 상기 에천트의 성분의 선택에 의해 조절되는 것인 반도체층의 두께 감소 및 균일화 방법.
  5. 청구항 3에 있어서, 상기 에천트의 산화 환원 전위는 상기 에천트의 성분의 농도에 의해 조절되는 것인 반도체층의 두께 감소 및 균일화 방법.
  6. 청구항 5에 있어서, 상기 에천트의 산화 환원 전위는 본질적으로 상기 에천트의 pH에 의해 결정되고, 상기 에천트의 성분의 농도는 적절한 pH가 맞추어지도록 선택되는 것인 반도체층의 두께 감소 및 균일화 방법.
  7. 청구항 3에 있어서, 상기 산화 환원 전위는 온도의 선택에 의해 추가적으로 조절되는 것인 반도체층의 두께 감소 및 균일화 방법.
  8. 청구항 3에 있어서, 상기 반도체층은 실리콘을 포함하고, 상기 에천트는 하나 이상의 플루오르화 화합물을 포함하는 것인 반도체층의 두께 감소 및 균일화 방법.
  9. 청구항 8에 있어서, 상기 에천트는 플루오르화 수소 및 플루오르화물 염을 포함하는 것인 반도체층의 두께 감소 및 균일화 방법.
  10. 청구항 9에 있어서, 상기 플루오르화물 염은 플루오르화 암모늄인 것인 반도체층의 두께 감소 및 균일화 방법.
  11. 청구항 1 또는 청구항 2에 있어서, 상기 반도체층은 p-도핑된 실리콘을 포함하는 것인 반도체층의 두께 감소 및 균일화 방법.
  12. 청구항 1 또는 청구항 2에 있어서, 상기 반도체층은 SOI 웨이퍼의 기능층인 것인 반도체층의 두께 감소 및 균일화 방법.
  13. 청구항 1 또는 청구항 2에 있어서, 상기 에천트로 인한 상기 반도체층의 표면 상의 단위 시간당 재료의 부식은 상기 요구되는 최종 두께에 도달할 때 0 내지 1 ㎚인 것인 반도체층의 두께 감소 및 균일화 방법.
KR1020080001673A 2007-02-07 2008-01-07 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법 KR100922834B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007006151A DE102007006151B4 (de) 2007-02-07 2007-02-07 Verfahren zur Verringerung und Homogenisierung der Dicke einer Halbleiterschicht, die sich auf der Oberfläche eines elektrisch isolierenden Materials befindet
DE102007006151.1 2007-02-07

Publications (2)

Publication Number Publication Date
KR20080074023A true KR20080074023A (ko) 2008-08-12
KR100922834B1 KR100922834B1 (ko) 2009-10-20

Family

ID=39156375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080001673A KR100922834B1 (ko) 2007-02-07 2008-01-07 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법

Country Status (8)

Country Link
US (1) US7988876B2 (ko)
EP (1) EP1956643B1 (ko)
JP (1) JP5072633B2 (ko)
KR (1) KR100922834B1 (ko)
CN (1) CN101241856B (ko)
DE (1) DE102007006151B4 (ko)
SG (1) SG144858A1 (ko)
TW (1) TWI415184B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021499A (ko) * 2012-05-25 2015-03-02 소이텍 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7039706B2 (ja) * 2018-07-20 2022-03-22 富士フイルム株式会社 処理液および処理方法
US11869774B2 (en) * 2020-09-25 2024-01-09 Changxin Memory Technologies, Inc. Method for improving etching rate of wet etching

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5277835A (en) * 1989-06-26 1994-01-11 Hashimoto Chemical Industries Co., Ltd. Surface treatment agent for fine surface treatment
EP0405886B1 (en) * 1989-06-26 1996-11-27 Hashimoto Chemical Industries Co., Ltd. Surface treatment agent for fine surface treatment
JPH0834198B2 (ja) 1990-11-28 1996-03-29 信越半導体株式会社 Ｓｏｉ基板における単結晶薄膜層の膜厚制御方法
JPH0817166B2 (ja) 1991-04-27 1996-02-21 信越半導体株式会社 超薄膜ｓｏｉ基板の製造方法及び製造装置
JP3119384B2 (ja) 1992-01-31 2000-12-18 キヤノン株式会社 半導体基板及びその作製方法
EP1251556B1 (en) * 1992-01-30 2010-03-24 Canon Kabushiki Kaisha Process for producing semiconductor substrate
JP3250673B2 (ja) 1992-01-31 2002-01-28 キヤノン株式会社 半導体素子基体とその作製方法
JP2663923B2 (ja) 1995-06-15 1997-10-15 日本電気株式会社 Ｓｏｉ基板の製造方法
US5756403A (en) * 1995-12-29 1998-05-26 Philips Electronics North America Method of preferentially etching a semiconductor substrate with respect to epitaxial layers
US6391793B2 (en) * 1999-08-30 2002-05-21 Micron Technology, Inc. Compositions for etching silicon with high selectivity to oxides and methods of using same
JP2004128079A (ja) 2002-09-30 2004-04-22 Speedfam Co Ltd Ｓｏｉウェハーのための多段局所ドライエッチング方法
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7256104B2 (en) * 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
US7115207B2 (en) * 2003-07-01 2006-10-03 International Businss Machines Corporation Moly mask construction and process
DE10344351A1 (de) * 2003-09-24 2005-05-19 Infineon Technologies Ag Verfahren zum anisotropen Ätzen von Silizium
JP2005228965A (ja) 2004-02-13 2005-08-25 Elpida Memory Inc 半導体装置の製造方法およびその製造装置
JP2005347587A (ja) * 2004-06-04 2005-12-15 Sony Corp ドライエッチング後の洗浄液組成物および半導体装置の製造方法
DE102004054566B4 (de) 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
JP4693642B2 (ja) * 2006-01-30 2011-06-01 株式会社東芝 半導体装置の製造方法および洗浄装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021499A (ko) * 2012-05-25 2015-03-02 소이텍 반도체층의 두께 균일성을 개선하기 위한 절연체 상 반도체의 처리 방법

Also Published As

Publication number Publication date
JP2008193100A (ja) 2008-08-21
TWI415184B (zh) 2013-11-11
TW200834709A (en) 2008-08-16
US20080188084A1 (en) 2008-08-07
EP1956643B1 (de) 2014-04-09
DE102007006151A1 (de) 2008-08-14
CN101241856B (zh) 2011-08-31
CN101241856A (zh) 2008-08-13
JP5072633B2 (ja) 2012-11-14
KR100922834B1 (ko) 2009-10-20
DE102007006151B4 (de) 2008-11-06
SG144858A1 (en) 2008-08-28
EP1956643A1 (de) 2008-08-13
US7988876B2 (en) 2011-08-02

Similar Documents

Publication Publication Date Title
JP5072025B2 (ja) 半導体装置の製造方法
JP5221928B2 (ja) Ｙｂがドープされたポリシリコンゲートのドライエッチング方法
JPH0794725A (ja) 半導体装置のゲート酸化膜形成法
JPH0352224B2 (ko)
KR100922834B1 (ko) 전기 절연 재료의 표면 상에 안착하는 반도체층의 두께감소 및 균일화 방법
KR100455594B1 (ko) 반도체 장치 제조 방법
JPH07310191A (ja) エッチング材料およびエッチング方法
CN115662893A (zh) 一种半导体器件的形成方法
US9831095B2 (en) Method for performing selective etching of a semiconductor material in solution
JP4101130B2 (ja) 半導体装置の製造方法
WO2024004872A1 (ja) 炭化珪素単結晶基板の処理方法、炭化珪素単結晶基板処理システム、及び補充液
JPH0139647B2 (ko)
JP2005294341A (ja) 半導体装置の製造方法
WO2024004864A1 (ja) 炭化珪素単結晶基板の処理方法、及び炭化珪素単結晶基板処理システム
JP2940653B2 (ja) 半導体装置およびその作製方法
US4454004A (en) Utilizing controlled illumination for creating or removing a conductive layer from a SiO2 insulator over a PN junction bearing semiconductor
US4664746A (en) Creating or removing a conductive layer on an insulator over a semiconductor
JPH0582502A (ja) 絶縁膜のエツチング方法
JPH08330198A (ja) 半導体装置の製造方法
JPS5961138A (ja) 半導体装置の製造方法
WO2011114890A1 (ja) 半導体装置およびその製造方法
TW465019B (en) Device isolation process for gallium arsenide integrated circuit
JPH06252388A (ja) 半導体装置の製造方法
JPH06302829A (ja) 半導体装置の製造方法及び半導体装置
JP2005012113A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121008

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131004

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141002

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161007

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171005

Year of fee payment: 9