JP5221928B2 - Ｙｂがドープされたポリシリコンゲートのドライエッチング方法 - Google Patents

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Description

好ましい形態に係る方法は、半導体プロセスの分野に関し、より詳細には、従来の反応性イオンエッチングの間に揮発性の化合物を生成しないような元素がドープされたポリシリコン（ポリＳｉ）のパターニングに関する。
好ましい形態に係る方法では、さらに、イットリビウム（Ｙｂ）がドープされたポリシリコン（ゲート）をパターニングする方法、すなわちドライエッチング及びウェットエッチングを組み合わせたものを使用してＹｂドープポリシリコンゲートをエッチングすることを可能とする方法に関する。
トランジスタの仕事関数は、完全シリサイド化ゲートと併用してドーパントを使用することにより調整することができる。これらのドーパントの活性アニール工程を用いることにより、実現された仕事関数に対して強く影響を及ぼしうることが示された。アルミニウム（Ａｌ）は、ｐ−ＭＯＳトランジスタ用のポリシリコンゲートを製造するためのドーパントとして使用され、一方イットリビウム（Ｙｂ）ドープポリシリコンゲートは、ｎ−ＭＯＳについて使用される。相補型ＭＯＳ（ＣＭＯＳ）トランジスタのフローでは、ゲートのパターニングの前若しくはシリサイド化の直前に、ゲートに注入物（Ｙｂ及びＡｌ）を注入してもよい。前者の場合、ゲートは、ジャンクションアニールによりアニールされる一方、後者の場合、ＮｉＳｉソースドレイン領域の整合性が保たれないので、ゲートは活性アニールされない。
Ｙｂはドライエッチングの間、揮発性の化合物を生成しないので、望ましくないマイクロマスキングへと導く残留部を残すことなく、Ｙｂドープゲートを選択的にエッチングすることは困難である。
本発明は、従来の反応性イオンエッチングの間、揮発性の化合物を生成しない元素、例えばイットリビウム（Ｙｂ）が埋め込まれたポリシリコンゲートをエッチングすることを目的とする。
さらに、ドライエッチングプラズマとウェット除去工程とを組み合わせたものを使用して、ランタニド元素（例えばイットリビウム）を含有するゲート構造をパターニングすることを目的とする。
好ましい形態では、層の少なくとも一部を取り除き残留物が存在することを防止することができる方法であって、上記層が、従来の反応性イオンエッチングの間揮発性化合物を生成しない元素が組み込まれたマトリクス（メインの組成）を有することを特徴とする方法を開示している。より詳細には、当該元素は、１％未満の濃度で上記マトリクス内に存在し、当該元素は、従来の反応性イオンエッチングの間除去されず、そのため後で残留物として残る。好ましい形態に係る方法を実行するためには、当該元素は水溶性の塩化物及び／又は臭化物を形成可能でなければならない。このような元素の具体例としては、イットリビウム（Ｙｂ）等のランタニド化合物である。エッチングされる当該層の主な組成は、如何なるものであってもよい。
好ましい形態では、例えばある層においてある構造物がエッチング形成されることが必要である場合等、当該ある層を部分的に取り除くために当該方法を使用してもよい。この場合、当該層若しくはマトリクスの主な組成は、水に対して耐性を有するべきであり、言い換えれば、水及び／又はウォータベースの溶液に溶解すべきではない。
好ましい形態に係る方法は、ある層にある構造物をパターニングすることと、次工程においてウォータリンスにより取り除かれる水溶性化合物が形成されるように、当該層に少量の濃度で存在する（エッチングされない）元素を塩素化（臭素化）することとを非自明的に組み合わせたことにある。当該少量の元素は、Ｙｂ等のドーパントであり、これは、半導体デバイスにおいて、ゲートへ添加する場合、ポリシリコンマトリクスに４１５原子／ｃｍ２〜８１５原子／ｃｍ２の濃度で存在させる。
好ましい形態では、ある層を完全に取り除き、残留物が残るのを防止し当該層の除去後滑らかな表面とするために当該方法を使用してもよい。この場合、当該層の下の基板は、水に対して耐性を有すべきであり、言い換えれば、水及び／又はウォータベースの溶液に溶解すべきではない。
好ましい形態では、複数の層のスタックをパターニングする方法であって、当該スタックの複数の層の少なくとも一層が、従来の反応性イオンエッチングの間揮発性の化合物を形成しない元素を含有することを特徴とする方法を提供する。より詳細には、当該元素は、イットリビウム（Ｙｂ）等のランタニド元素であり、当該パターニングは、好ましくはシリコン及び／又はゲルマニウム含有の構造物（例えばゲート）、例えばイットリビウム等のランタニドがドープされた構造物（Ｙｂドープゲート）に関連する。当該シリコン及び／又はゲルマニウム含有構造物がゲート電極である場合、ゲート電極の仕事関数を調整するため、当該シリコン及び／又はゲルマニウムに、ランタニド元素（例えばＹｂ）をドープする。
好ましい形態では、半導体装置において１以上のランタニドドーパントをさらに含む、Ｓｉ、Ｇｅ、若しくはＳｉＧｅ含有のゲート電極をパターニングする方法を開示する。当該方法は、少なくとも、まず最初にゲート誘電体層を含む基板を準備する工程と、上記ゲート誘電体層上にゲート電極層を形成する工程とを備える。次の工程において、当該ゲート電極層は、適切なドーピング元素（ドーパント）によりドープされる。当該ドーパントは、従来の反応性イオンエッチングの間揮発性の化合物を生成しないランタニド元素、例えばイットリビウム（Ｙｂ）である。ゲート構造を形成し、当該ゲート電極層の一部を露呈するため、次の工程において、上記ゲート電極層上にマスク構造を形成する。その後、上記ゲート電極層の露呈部分は、ドーパントが塩化物化及び／又は臭化物化されるように、Ｃｌ及び／又はＢｒ含有プラズマを使用して塩化物化及び／又は臭化物化させる。当該Ｃｌ及び／又はＢｒ含有プラズマは、Ｆを含んでいない方がよい。次の工程では、当該塩化物（臭化物）化されたドーピング元素（ドーパント）は、ウェットエッチング工程を用いて取り除かれる。ランタニドの塩化物及びランタニドの臭化物は、水溶性であるため、当該ウェットエッチング工程は、ウォータリンス若しくは別の形態では酸性化ウォータベースの溶液を使用したリンスにより行う。酸性化溶液の具体例は、ＨＣｌ水溶液であり、当該ＨＣｌの濃度は、１−２％から１０−２０％まで変動してもよい。その後、ゲートパターニングを完全なものとするため、当該基板はドライエッチングチャンバーに搬送され、ドライエッチング工程が実行されて、上記ゲート電極層の残留部及び任意ではあるがゲート誘電体層がエッチングされる。
ドーパントを分散させるため、アニール工程を実行するが、当該アニール工程は、熱アニールであることが好ましい。当該アニール工程は、塩化物化（臭化物化）されたドーパントを選択的に取り除く工程の後、及び上記完全なゲート電極をパターニングする工程の後に実行する。
上記ゲート電極層の露呈部分にＣｌ及び／又はＢｒ含有プラズマをさらす工程は、異方性ドライエッチングプラズマを使用してドライエッチングチャンバー内で実行することが好ましい。当該ドライエッチングチャンバーは、上記ゲート構造のパターニングを完成させたエッチングチャンバーと同じものであってもよい。
上記ゲート電極層の露呈部分にさらす工程は、Ｃｌ（Ｂｒ）含有プラズマを使用してゲート電極層をパターニングする工程の間に異方性ドライエッチングプラズマにより実行し、これによりエッチングの間、上記ゲート誘電体層の露呈部分を塩化物化若しくは臭化物化することが好ましい。
Ｃｌ（Ｂｒ）含有プラズマは、Ｃｌ２、ＨＢｒ及び／又はＢＣｌ３を含むプラズマであることが好ましい。プラズマ（自然放熱（ambient）しない）は、Ｃｌ及び／又はＢｒの活性種を発生させる必要があり、これにより化学結合を切断したり新たに結合したりする。アルゴン（Ａｒ）等の不活性化合物を添加して、例えば当該プラズマを希釈してもよい。
上記基板は、好ましくはシリコンウェハである。
別の好ましい形態では、上記ゲート誘電体層を積層させる前に上記基板上に中間層を形成することが好ましい。
上記ゲート電極層の露呈部分にＣｌ若しくはＢｒ含有プラズマをさらす間の基板バイアスは、７５Ｗ〜３００Ｗであることが好ましい。
上記ゲート電極層の露呈部分にＣｌ若しくはＢｒ含有プラズマをさらす間のプラズマのパワーは、１００Ｗ〜１２００Ｗの範囲にあることが好ましい。
上記ゲート電極層の露呈部分にＣｌ若しくはＢｒ含有プラズマをさらす間のプラズマのパワーは、およそ２５０Ｗであることがより好ましい。
上記ゲート電極層の露呈部分にＣｌ（Ｂｒ）含有プラズマをさらす間のプラズマの圧力は最小で５ｍＴ（０．６６６Ｐａ）であり、最大で８０ｍＴ（１０．６６５Ｐａ）であることが好ましい。
上記ゲート電極層の露呈部分にＣｌ（Ｂｒ）含有プラズマをさらす間のプラズマの圧力は、６ｍＴ（０．７９９Ｐａ）であることがより好ましい。
ゲート電極をパターニングする好ましい形態に係る方法を例示するが、これは、可溶性の塩化物及び／又は臭化物を形成可能である限り、ドーピング元素、すなわちマトリクスの中に少量の濃度で存在する元素を含む、シリコン及び／又はゲルマニウム含有層をパターニングすることに応用可能である。
好ましい形態に係る、ウェットエッチング及びドライエッチング技術のコンビネーションを使用して層のスタックをパターニングする方法は、“ドライ−ウェット−ドライ”エッチング方法と称されている。
全ての図面は、ある側面及び好ましい実施の形態を例示することを意図している。変形例若しくはオプションが全て示されているわけではないので、本発明は、特定の図面の内容に限定されるわけではない。
図面に関連して、本発明は、非常に短くそして一般的に記載している。しかしながら、当業者であれば詳細なエッチングプロセスを実行する方法及びエッチング方法を構成する方法を知っていることは明らかである。
好ましい実施の形態では、基板バイアスという用語は、反応性イオンエッチング（ＲＩＥ）チャンバー内において基板に印加された電圧を意味する。この値はワットで表現される。基板バイアスが無いこと（バイアス＝０）は、実質的にイオン照射がなされないことに相当する。これはエッチング反応がほとんど無いことを意味する。プラズマによる基板の垂直処理（若しくは垂直照射）を実現するため、基板バイアスは、構造物の横方向エッチングが防止されるようにプラズマ成分を照射することが好ましい。
好ましい実施の形態では、”異方性エッチング”という用語は、表面（若しくは基板）に垂直な方向へのエッチング速度が、表面（若しくは基板）に対して平行な方向への速度よりかなり大きい場合のエッチングプロセスを意味する。これは、エッチングがあらゆる方向に同様に起こる若しくは非指向的に起こる”等方性エッチング”と対照的である。
好ましい実施の形態では、”マイクロマスキング”という用語は、複数の残留物が、エッチング耐性材料、すなわち下層がエッチングされることを防止しさらにマスクとして作用する材料からなる微小なアイランドのように振る舞う場合をいい、そのような場合にマイクロマスキングが観察される。このようなマイクロマスキング凸部の連続物が現れる場合、好ましくない電気的短絡が発生する可能性があり、例え完全な短絡回路が形成されないにしても、例えば電流リーク等の重要な電気的特性が、マイクロマスキングにより悪影響を受ける可能性がある。
好ましい実施の形態では、ランタニド元素とは、ランタニウムからルテチウムまでの原子番号５７〜７１の１５個の元素を意味する。本願では、より詳細に、そして具体例としては、例えばポリシリコンのｎ型（ｐ型）ドーピングを実現するため使用されるランタニド元素を意味する。
好ましい実施の形態では、”集積回路”とは、シリコン若しくはゲルマニウムのようなＩＶ族のマテリアル、ガリウム砒素のようなＩＩＩ−Ｖ族化合物、シリコン−オン−インシュレータ等の構造基板、若しくはこれらのマテリアルを混合したもの等の半導体基板上に形成されたデバイスが含まれる。当該用語は、メモリー及びロジック等の、形成された全てのタイプのデバイス、ＭＯＳ及びバイポーラ等のデバイスの全ての構造が含まれる。当該用語はまたフラットパネルディスプレイ、太陽電池、及び電荷結合素子等の応用物も含まれる。
好ましい実施の形態では、反応性イオンドライエッチング技術を使用してイットリビウム（Ｙｂ）等のランタニド元素がドープされたポリシリコンゲートをパターニングする際発生するマイクロマスキングの難題を解決することができる。より詳細には、この難題とは、パターニングの間にドーパント残留物を除去しそれによりマイクロマスキングを防止することである。ランタニド元素のドライエッチングは、ランタニド元素では揮発性が非常に低いため、室温付近の温度ではほとんどされない。例えば、Ｙｂの融点は約８２４℃であり、これは反応性イオンエッチングを実行するにはあまりにも高すぎる。
それゆえ、ドライエッチングによりほとんど除去することができなかった元素（例えばドーパント）を含む、複数の層のスタック（例えばゲートスタック層）をパターニングするための方法を提供することを目的とする。より詳細には、半導体の相性のよいプロセス技術ステップを用いてランタニド元素ドーパントを選択的に除去することが可能な方法を開示する。
好ましい実施の形態では、下の基板の上で蒸着層の少なくとも一部を選択的に取り除くための方法を提供する。蒸着層は、従来のウェットエッチング及びドライエッチング技術を用いてエッチングされない元素を含んでいる。当該方法は、少なくとも、まず最初基板を準備する工程と、当該基板上に、水溶性の塩化物及び／又は臭化物を形成可能な元素を含む、蒸着層を積層させる工程と、を備える。次の工程では、当該元素は、少なくとも上記蒸着層にＣｌ及び／又はＢｒ含有ドライエッチングプラズマをさらすことにより塩化物化及び／又は臭化物化される。次の工程では、ウォータベースウェットエッチングステップを用いて、当該塩化物化された及び／又は臭化物化された元素を取り除いてもよい。上記蒸着層の残りの部分は、その後、従来技術のドライエッチングステップを実行することにより所望の速度でさらにエッチングしてもよい。
好ましい実施の形態では、半導体基板上に少なくとも一層の構造物（若しくは複数層のスタック）を形成（パターニング）するための方法が提供される。より詳細には、当該構造物はゲート構造であってもよい。最初、その層は、基板上に積層され、適切なドーパントでドープされる。当該ドーパントは、Ｙｂ等のランタニド元素であることが好ましい。その後、蒸着層に構造物を形成するため、そして上記蒸着層の一部を露呈するため、蒸着層を適切なマスクでパターニングする。その後、当該蒸着層の露呈部分にＣｌ若しくはＢｒ含有プラズマをさらす。これらにより、蒸着層の露呈部分においてドーパントの塩化物化（若しくは臭化物化）がもたらされる。Ｃｌ若しくはＢｒ含有プラズマは、Ｃｌ及び／又はＢｒ元素を含むインシチュプラズマであることが好ましく、そしてＦ元素を含まないことが好ましい。ドーパントの塩化物化（臭化物化）された部分は、選択的にウェットエッチングすることができる。当該ウェットエッチングは、ウォータベースのリンスによることが好ましい（選択的に酸性化水を使用してもよい）。塩化物化（臭化物化）されたドーパントを取り除いた後、ドライエッチング技術を用いて構造物のパターニングを完了させる。最後に、パターニングされた構造物におけるドーパントは、アニール工程を用いて分散させることが必要である。最も好ましくは、アニール工程は、熱アニールである。
好ましい実施の形態では、複数の層のスタックをパターニングする方法が開示されており、ここでは複数の層の少なくとも一つの層がランタニド元素を含有し、好ましくは複数の層のスタックがゲートスタック層であることを特徴とする。当該複数層のスタックは、基板上に配置若しくは形成され、最も好ましくは、基板は、半導体基板、例えばシリコンウェハである。パターニングの目的は、ゲートスタック層にゲート構造をパターニングすること若しくはゲート構造を形成することである。ゲート構造は、少なくとも一つのゲート電極（層）と、上記ゲート電極層の下に配置された少なくとも一つのゲート酸化物（層）とを備える。
任意ではあるが、ゲートスタック層を形成する前に、基板上に中間層を形成しても良く、当該中間層は、熱的に成長させたＳｉＯ２層であってもよい。熱的成長ＳｉＯ２は、上記（シリコン）基板をＨＦに浸漬させることにより（２％のＨＦで数分間）、形成することができる。
最も好ましくは、ゲート電極を形成するために使用されるゲートスタック層は、シリコン及び／又はゲルマニウム含有層、例えば多結晶シリコン（ポリシリコン）層である。
最も好ましくは、ゲート酸化物（ゲート絶縁層若しくはゲート誘電体層とも称される）を形成するために使用されるゲートスタック層は、高ｋ材料層であるが、しかしながら、他の適当なゲート酸化物層でも可能である（例えばＳｉＯ２、ＳｉＯＮ）。
好ましい実施の形態では、一種以上のランタニド元素がドープされたゲート電極層をパターニングしゲート電極の仕事関数を調整する際の問題が解決される。より詳細には、ゲート構造のパターニングの間、ゲート電極層において、ランタニド元素が選択的に取り除かれる。ランタニド元素は、反応性イオンエッチング（プラズマエッチング）の間に適用される温度範囲では揮発性の化合物を生成しないため、ドライにより除去されない。
好ましい実施の形態では、パターニングの間、ランタニド元素の残留物に由来するマイクロマスキングの問題は、ドライエッチングプラズマを使用して先に塩化物化（臭化物化）工程を実行し、水溶性のランタニド塩化物及び／又はランタニド臭化物（例えばＹｂＣｌ３）を形成することにより、解決される。露呈される領域だけが塩化物化（臭化物化）されるようにマスク構造が作製された後、塩化物化（臭化物化）工程が実行される。第二工程では、上記ランタニドハロゲン化物は、ウェット除去工程を用いて基板から選択的に取り除かれる。当該ウェット除去工程は、脱イオンウォータリンス若しくは別の形態では酸性化水を含むリンスを使用して実行することが好ましい。
好ましい実施の形態では、上記問題は、Ｃｌ及び／又はＢｒ含有プラズマ（例えばＣｌ２、ＨＢｒ、Ｂｒ２及び／又はＢＣｌ３）で塩化物化（臭化物化）することにより解消される。
好ましい実施の形態では、ゲート構造をパターニングするために使用される硬いマスクにより保護された領域の下ではなく、露呈領域においてだけ、ランタニドハロゲン化物が選択的に除去されるという利点が開示されている。さらに、好ましい方法は、塩化物化（臭化物化）されていないランタニド元素を取り除くことが防止若しくは排除されるという利点をさらに得ることができる。これは、これらが水溶性ではなく、さらに塩化物化（臭化物化）されたランタニド元素が、ウェットリンス（水）により取り除かれるからである。プラズマ塩化物化（臭化物化）は異方性であるため、マスク構造の下に配置されたゲート電極層の領域は露呈されず、そのため塩化物化（臭化物化）されず、それにより水により取り除かれない。
好ましい実施の形態では、塩化物化若しくは別の態様では臭化物化ステップを、ゲート電極層がドープされる工程の後、そしてゲート電極層をアニールする工程の前に実行し、ドーパント元素をゲート電極層の上部（若しくは最上）領域に配置する。
塩化物化（臭化物化）されたドーパント元素は、ウェット除去工程を実行することにより取り除いてもよい。ドーパント元素が、Ｙｂ等のランタニド元素である場合、Ｙｂ塩化物（若しくはＹｂ臭化物）のウェット除去は、ウォータベースの除去であることが好ましく、当該除去はウォータリンスによることが最も好ましい。
実験を介して、ウェット残留物除去工程により、露呈されたマイクロマスキング凸部の実質的に全部が取り除かれることが分かった。結果として、マイクロマスキングにより形成された凸部が防止される。
図２は、好ましい実施の形態に係るプロセスフローを例示するフローチャートを示しており、当該プロセスフローではゲート電極のパターニングの間ドーパント材料が塩化物化（臭化物化）される。以下の記載は、ゲート電極構造をパターニングすることについて例示している。しかし、好ましい実施の形態に係る当該方法は、ランタニド元素が水溶性のハロゲン化物を生成するならば、少量の濃度（例えば＜１％）の１以上のランタニド元素を含む、シリコン及び／又はゲルマニウム含有層をパターニングすることに適用することができることは明らかである。ゲート誘電体層とドープされたゲート電極層とを備える基板を準備する工程、及び、ゲート電極層の上面にマスクを設けゲート構造を（好ましい実施の形態に係るドライ／ウェット／ドライ方法により）パターニングする工程の後のそれぞれのステップを図３に概略的に示している。
当該方法は、基板１を準備する工程から始まる。当該基板１は、活性領域（例えばソースやドレイン）を含むＳｉウェハ等の半導体基板であることが最も好ましい。上記基板１上には、ゲート誘電体層２、例えば二酸化シリコン層、及び／又は酸窒化ケイ素（例えば２ｎｍの膜厚を有する）及び／又は高ｋ材料層を形成する。任意ではあるが、ゲート誘電体層２の形成前に、上記基板上に中間層を形成してもよい。当該中間層は、例えば、熱アニール若しくはＨＦ浸漬の後に得られる熱成長ＳｉＯ２層であってもよい。上記ゲート誘電体層２上にゲート電極層３を形成する。当該ゲート電極層３は、約１００ｎｍの膜厚（５０ｎｍから最大２００ｎｍまで変動しうる）を有するように形成することが好ましい。そして、これは、ポリシリコンから構成されることが好ましい。
次の工程では、ゲート電極層３に適切なドーパント元素をドープする。上記ドーパント元素は、ランタニド元素であることが好ましく、より好ましくは当該ドーパント元素は、イットリビウム（Ｙｂ）である。例えば、ポリシリコンゲート層には、４Ｅ１５ｃｍ−２若しくは８Ｅ１５ｃｍ−２において４０ｋｅＶを使用してＹｂがドープされる。ゲート電極層６をドープした後、上記ドーパント元素は、ゲート電極層の上部（言い換えれば最上面近く）にある。
次の工程では、上記ゲート電極層５上にマスク層を形成する。当該マスク層は、感光性イメージング層５であることが最も好ましく、任意ではあるが上記感光性イメージング層５の形成前に、窒化シリコン等のハードマスク層４を形成してもよい。その後、フォトリソグラフパターニングによりゲートパターンを上記感光性イメージング層５及びハードマスク層４に転写する。
次の工程において、ドープされたゲート電極層６にＣｌ若しくはＢｒ含有プラズマ２１をさらす。ドーパント元素が塩化物化及び／又は臭化物化されるようにＣｌ若しくはＢｒ含有プラズマであることが好ましい。しかしながら、被覆しているマスク構造により、その領域においてインシチュプラズマでドーパントが塩化物化（臭化物化）されることを防止する。塩化物化及び／又は臭化物化された、水溶性のドーパントをゲート電極層６に形成することが最も好ましい。図３に例示するように、ドープされたゲート電極層６の露呈部分にＣｌ及び／又はＢｒ元素含有プラズマをさらし、ゲート電極層においてドーパント元素を塩化物化／臭化物化させる。塩化物化／臭化物化工程の時間及び照射は、ゲート電極層の露呈部分のドーパントが完全に塩化物化／臭化物化されるように設定する。ゲート電極層の露呈領域への照射は、反応性イオンエッチングチャンバ、例えばラムリサーチの２３００ヴェルシスエッチングチャンバにおいて実行することが最も好ましい。これにより、照射工程の間の基板バイアスは零ではなく、横方向照射が防止される。適切な基板バイアスは９０Ｗである。照射時間は少なくとも１０秒である。
次の工程において、塩化物化及び／又は臭化物化されたドーパントは、ウェット除去工程によりゲート電極層６の露呈領域から取り除かれる。上記ウェット除去工程は、ウォータリンスによることが最も好ましい。別の形態では、上記ウェット除去工程において、酸性化された水溶液が使用される。ウェット除去工程の間、（マスク層４、５の下に配置された）ゲート電極３の露呈されなかった部分は、エッチングされない。これは、塩化物化されなかったドーパントが水溶性ではないからである。
その後、異方性ドライエッチングプロセス２３が用いられ、ゲート電極層３及びゲート誘電体層２においてゲート構造９をエッチング形成する（完成させる）。ゲート電極層３をパターニングするため、言い換えればメインエッチングステップ２５を実行するために使用されるプラズマは、例えばポリシリコンをパターニングするために使用される従来のプラズマである。アンドープポリシリコンのエッチングのためのメインエッチングプラズマ（ゲート電極プロファイルの８０％を形成する。）は、エッチングガスとしてＨＢｒ、Ｃｌ２、ＣＦ４及び／又はＯ２を含有することが好ましい。メインゲートエッチングステップの後、ソフトランディング（ＳＬ）ステップ２６を実行し、エッチングプラズマを、下層の誘電体層に対して選択的となるように調整する。このＳＬは、ゲートのボトムプロファイルを決定するための重要な役割を果たす。下層のゲート誘電体層がＳｉＯＮである場合、ＳＬエッチングプラズマは、ＨＢｒ及びＯ２を含んでいることが好ましい。加えて、（Ｓｉ）エッチング残留物を除去するため、過剰なオーバーエッチング（ＯＥ）ステップ２７をＳＬステップの後適用してもよい。異方性ドライエッチングプロセスは、さらに、上述のマスク（ゲートパターン）を使用してゲート誘電体層２をエッチングし完全なゲート構造９を形成する工程２８を備える。上記の全てのプラズマ組成物において、当該プラズマはさらに不活性化合物を含んでいてもよい。最終的にレジスト除去、若しくはマスク構造４、５の除去が適用される。
ゲートプロファイルに影響を与えないように、アニールを、ゲート電極層をパターニングする工程の前には用いず、ゲート電極をパターニングする工程の後に用いることが必要である。アニールは、ポリシリコン層上にドーパントを拡散させるために使用される。熱アニール工程２９は、露呈領域において塩化物化（臭化物化）されたドーパントを取り除く工程の後に実行しなければならない。当該アニールは、生成されたＮ２雰囲気下３０秒間９５０℃で実行してもよい。
Ｙｂ等のドーパント元素の塩化物化を実行するために使用されるＣｌ（Ｂｒ）含有プラズマは、１００Ｗ〜１２００Ｗの範囲のプラズマパワーを有する。プラズマパワーは約２５０Ｗであることがより好ましい。
ゲート電極のパターニングの最中若しくは後に、ドーパント元素の塩化物化を実行するために使用されるプラズマチャンバ内の圧力は、最小で０．６６６Ｐａ（５ｍＴ）〜最大１０．６６５Ｐａ（８０ｍＴ）の範囲にあることが好ましい。当該圧力は、０．７９９Ｐａ（６ｍＴ）であることがより好ましい。
ゲート電極のパターニングの最中若しくは後に、ドーパント元素の塩化物化を実行するために使用される塩素含有プラズマは、１００℃以下のプラズマ温度を有することが好ましく、ドライエッチングパターニングの最中のプラズマ温度は約６０℃であることが最も好ましい。
ゲート電極層にＣｌ（Ｂｒ）含有プラズマを照射する好ましい時間は、ドーパントの濃度及び基板バイアス等のプラズマ設定に依存する。より高い基板バイアスでは、イオン照射がより大きくなるであろうし、そのためＣｌ（Ｂｒ）プラズマの照射の間、ゲート電極層の膜厚を減少させることができる。
もし必要であれば、Ｃｌ及び／又はＢｒ含有プラズマでの塩化物化（臭化物化）工程と、ゲート電極層の露呈領域において塩化物化（臭化物化）されたドーパントを取り除く工程との一連の工程を、ゲート電極層の露呈領域においてドーパントが完全に選択的に除去されるまで繰り返してもよい。
本発明のさらに別の目的は、例えばゲート電極層の露呈領域においてドーパントを塩化物化（臭化物化）させるためにＣｌ若しくはＢｒ含有プラズマを使用することを開示することにある。これにより、シリコンベースマテリアル（例えばポリシリコン）に対するゲート電極層の露呈領域におけるドーパントの選択的除去が可能となる。ウェット除去工程を使用して除去を行っても良く、最も好ましくは当該ウェット除去工程はウォータリンスにより行う。
実施例１：イットリビウムがドープされたポリシリコンゲートをパターニングするための従来のパターニングスキーム（先行技術）
ポリシリコンゲートは膜厚１００ｎｍを有し、８０ｎｍＰＥＣＶＤ酸化ハードマスクを使用してパターニングする。遠紫外線レジスト（１９３ｎｍの波長）を、それぞれ２３０ｎｍ及び７７ｎｍの膜厚を有する、有機ボトム型反射防止コーティングと組み合わせて使用する。ゲート誘電体として２ｎｍのＳｉＯＮを使用する。ポリシリコンにＡｌ（４Ｅ１５ｃｍ−２において８ｋｅＶ若しくは１０ｋｅＶ）若しくはＹｂ（４Ｅ１５ｃｍ−２若しくは８Ｅ１５ｃｍ−２において４０ｋｅＶ）を注入した。ドライエッチング実験は、ラムリサーチの２３００ヴェルシスエッチングチャンバにおいて、２００ｍｍウェハに対して実行した。
ポリシリコンゲートエッチング方法には、３つの基本的なステップが含まれる。すなわち、メインエッチング（ＭＥ）、ソフトランディング（ＳＬ）及びオーバーエッチング（ＯＥ）工程である。ＭＥはゲートの８０％を形成する。アンドープのポリシリコンのエッチングのため、それは、エッチングガスとしてＨＢｒ、Ｃｌ２、ＣＦ４及びＯ２を含む。ゲートエッチングは、ＨＢｒ及びＯ２を含むＳＬ工程により終わる。ＳＬ工程は、下層の誘電体層に対して選択的となるように調整する。このＳＬは、ゲートのボトムプロファイルを決定するための重要な役割を果たす。ＯＥは、Ｓｉ残留物を除去し、２つの前工程の間形成されたポリシリコンゲートプロファイルに影響を与えないように用いられる。
Ａｌでドープされたポリシリコンゲートを、アンドープポリシリコンゲートを成長させるための従来の方法を使用してエッチング形成してもよく、直線的なプロファイルのゲートが得られる。得られるゲートプロファイルに影響を与えないように、ゲートエッチングする工程の前に、Ｎ２雰囲気下３０秒間９５０℃でアニールすることを適用してもよい。
従来のポリシリコンゲートエッチング方法を使用してＹｂドープポリシリコンゲートをエッチング形成するとき、図１Ａに示すような、Ｓｉ残留物、ゲート誘電体を貫通するピッチングが観察される。これらのＳｉ残留物は、酸化物ハードマスクの下の浅い部分に配置されたＹｂ元素により引き起こされるマイクロマスキングによる。９５０℃で３０秒間アニールを適用し、完全なポリシリコン層においてＹｂ元素を拡散させると、マイクロマスキングはさらに悪くなる（図１Ｂ）。ゲートの高さと同じほどのＳｉピラーがゲートエッチング後見られる。
実施例２：イットリビウムでドープされたポリシリコンをパターニングするためのパターニングスキームにおけるウェットエッチング工程の役割
Ｙｂドープされたポリシリコンのパターニングにおけるウェットエッチングの役割を証明するため、同じ照射エネルギー４ｋｅＶを有する、倍加線量のＹｂ（８Ｅ１５ｃｍ−２）で２つのウェハをエッチングした。第１のウェハは、ＨＢｒ及びＣｌ２のみを含むメインエッチングを用いて完全ドライ方法を使用してエッチングした。第２のウェハは、ドライ−ウェット−ドライエッチング法を使用してエッチングした。ドライエッチング時間は両ウェハについて同じだけ維持した。特に、全ＭＥ時間（ウェットエッチング前の時間プラスウェットエッチング後の時間）は、ドライのみの方法に対して適用されたＭＥ時間と同様に保った。ドライのみの方法を使用した場合、強固なマイクロマスキングが残っており、一方中間型のウェットエッチングを適用した場合、残留物が限定されているのが観測された（図３）。これにより、酸性化水溶液が、ＭＥ工程の間に形成されたＹｂ臭化物及び／又はＹｂ塩化物の除去において重大な役割を果たすことが確かめられた。
図１Ａは、従来のポリシリコンゲートエッチング方法を使用してエッチングした後のＹｂドープポリシリコンの傾斜ＳＥＭ図を示している。図１Ｂは、従来のポリシリコンゲートエッチング方法を使用してエッチングし、Ｎ２雰囲気下９００℃でアニールしてポリシリコン層にＹｂを分散させた後のＹｂドープポリシリコンゲートの傾斜ＳＥＭ図を示している。 図２は、好ましい実施の形態に係るフローチャートを例示しており、ほとんど不揮発性の元素（例えばＹｂ）をドープしたポリシリコンをパターニングするためのドライ／ウェット／ドライエッチング方法を実行した。 図３Ａから図３Ｉは、好ましい実施の形態に係る異なるプロセス工程を例示しており、ほとんど不揮発性の元素（例えばＹｂ）をドープしたポリシリコンをパターニングするためのドライ／ウェット／ドライエッチング方法を実行した。 図４は、好ましい実施の形態に係る完全ドライ−ウェット−ドライエッチングプロセス後のリング発振器であって、ｎ−ＭＯＳではポリシリコンがＹｂドープされ、ｐ−ＭＯＳではＡｌドープされたリング発振器の傾斜ＳＥＭ図を示している。

Claims (12)

  1. ランタニド元素を含む蒸着層の少なくとも一部を下の基板上にて選択的に除去する方法であって、
    基板を準備する工程と、
    上記基板上に、水溶性のランタニド塩化物及び／又はランタニド臭化物を生成可能な上記ランタニド元素を含む蒸着層を形成する工程と、
    上記蒸着層の少なくとも一部に、Ｃｌ及び／又はＢｒ含有ドライエッチングプラズマをさらすことにより、上記水溶性のランタニド塩化物及び／又はランタニド臭化物を生成可能なランタニド元素を塩化物化及び／又は臭化物化させ、上記蒸着層にドープ部分を形成する工程と、
    上記塩化物化及び／又は臭化物化された上記ランタニド元素を、ウォータベースのウェットエッチングステップを用いて、除去する工程と、
    上記蒸着層のうちのアンドープ部分をエッチングするためドライエッチングステップを実行する工程と、を備え、
    上記蒸着層のドープ部分を除去することが、構造物のパターニングに関連し、
    当該方法が、上記ランタニド元素を含有する上記蒸着層を形成する工程の後に、さらに、
    上記構造物を形成するため、及び上記蒸着層の一部だけを露呈させるため、感光性イメージング層を形成し、上記感光性イメージング層に上記フォトリソグラフパターンを転写する工程を備え、
    さらに、上記ウェットエッチング工程の後に、
    最終構造物を形成するため、ドライエッチングを実行して上記蒸着層のアンドープ部分をエッチングする工程と、
    上記最終構造物に上記ランタニド元素が均一に分散されるように上記最終構造物をアニールする工程と、を備えることを特徴とする方法。
  2. さらに、上記蒸着層を形成する工程の後、上記蒸着層をドープして、上記蒸着層に１種以上のランタニド元素を注入する工程を備えることを特徴とする請求項１記載の方法。
  3. 上記ランタニド元素を、上記蒸着層の全組成において１％以下の濃度で、上記蒸着層に存在させることを特徴とする請求項１記載の方法。
  4. 上記の蒸着層のドープ部分を除去することがゲート構造のパターニングに関連し、上記蒸着層がゲート電極層であり、
    当該方法が、上記ゲート電極層を形成する工程の前に、さらにゲート誘電体層を形成する工程を備えることを特徴とする請求項１記載の方法。
  5. 上記蒸着層が、ゲート電極層として使用される多結晶シリコン層であり、
    上記ゲート誘電体層が、高ｋ材料層、ＳｉＯ２層若しくはＳｉＯＮ層であることを特徴とする請求項１記載の方法。
  6. 上記アニールの工程が、９５０℃での熱アニールを用いて実行されることを特徴とする請求項１記載の方法。
  7. Ｃｌ含有プラズマが、Ｃｌ２及び／又はＢＣｌ３含有プラズマであり、Ｂｒ含有プラズマが、ＨＢｒ及び／又はＢｒ２含有プラズマであることを特徴とする請求項１記載の方法。
  8. 上記のゲート電極層のアンドープ部分をエッチングするためドライエッチングステップを実行しゲート電極を形成する工程の後に、さらに、ゲート構造を完成させるために、ドライエッチングを実行してゲート誘電体層をエッチングする工程を備えることを特徴とする請求項１記載の方法。
  9. 上記ランタニド元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕの少なくとも１種であることを特徴とする請求項１記載の方法。
  10. 上記ランタニド元素がＹｂであることを特徴とする請求項１記載の方法。
  11. 上記基板がシリコンウェハであることを特徴とする請求項１記載の方法。
  12. ゲート構造を含む半導体装置を製造するために使用される請求項１記載の方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7073158B2 (en) * 2002-05-17 2006-07-04 Pixel Velocity, Inc. Automated system for designing and developing field programmable gate arrays
US20080036864A1 (en) * 2006-08-09 2008-02-14 Mccubbrey David System and method for capturing and transmitting image data streams
US20080151049A1 (en) * 2006-12-14 2008-06-26 Mccubbrey David L Gaming surveillance system and method of extracting metadata from multiple synchronized cameras
WO2008103850A2 (en) * 2007-02-21 2008-08-28 Pixel Velocity, Inc. Scalable system for wide area surveillance
US20090086023A1 (en) * 2007-07-18 2009-04-02 Mccubbrey David L Sensor system including a configuration of the sensor as a virtual sensor device
JP2009152439A (ja) * 2007-12-21 2009-07-09 Elpida Memory Inc 半導体装置の製造方法
US8507337B2 (en) * 2008-07-06 2013-08-13 Imec Method for doping semiconductor structures and the semiconductor device thereof
KR20100081764A (ko) * 2009-01-07 2010-07-15 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
US8101525B2 (en) * 2009-02-13 2012-01-24 Applied Materials, Inc. Method for fabricating a semiconductor device having a lanthanum-family-based oxide layer
JP5592083B2 (ja) 2009-06-12 2014-09-17 アイメック 基板処理方法およびそれを用いた半導体装置の製造方法
EP2499827A4 (en) * 2009-11-13 2018-01-03 Pixel Velocity, Inc. Method for tracking an object through an environment across multiple cameras
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
RU2450385C1 (ru) * 2010-10-13 2012-05-10 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Состав газовой смеси для формирования нитрид танталового металлического затвора методом плазмохимического травления
US9589827B2 (en) * 2014-06-16 2017-03-07 International Business Machines Corporation Shallow trench isolation regions made from crystalline oxides
US9455317B1 (en) 2015-06-24 2016-09-27 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region
CN106865488B (zh) * 2017-02-08 2018-08-21 上海华虹宏力半导体制造有限公司 锗层图形化方法及硅基mems运动传感器的制造方法
US10720516B2 (en) * 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack structure and method for forming the same
KR102655135B1 (ko) * 2017-08-11 2024-04-04 도쿄엘렉트론가부시키가이샤 할로겐 불활성화를 사용하는 선택적 막 증착
WO2019244174A2 (en) * 2018-06-22 2019-12-26 Indian Institute Of Technology Bombay Method for fabricating germanium/silicon on insulator in radio frequency sputter system
JP7199174B2 (ja) * 2018-07-26 2023-01-05 東京エレクトロン株式会社 エッチング方法
KR102623838B1 (ko) 2018-08-20 2024-01-11 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN111653477A (zh) * 2020-05-09 2020-09-11 中国科学院微电子研究所 氧化钇薄膜的形成方法及系统
CN111710603A (zh) * 2020-06-24 2020-09-25 中国科学院微电子研究所 一种刻蚀方法及系统

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270427A (ja) * 1997-03-27 1998-10-09 Toshiba Corp アルミニウム合金のパターニング方法およびパターニング装置
US6682999B1 (en) * 1999-10-22 2004-01-27 Agere Systems Inc. Semiconductor device having multilevel interconnections and method of manufacture thereof
JP3490669B2 (ja) * 2000-07-18 2004-01-26 株式会社日立製作所 不揮発性材料のエッチング方法および装置
US6764898B1 (en) * 2002-05-16 2004-07-20 Advanced Micro Devices, Inc. Implantation into high-K dielectric material after gate etch to facilitate removal
JP2004165555A (ja) * 2002-11-15 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4358556B2 (ja) * 2003-05-30 2009-11-04 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7220635B2 (en) * 2003-12-19 2007-05-22 Intel Corporation Method for making a semiconductor device with a metal gate electrode that is formed on an annealed high-k gate dielectric layer
JP2006054354A (ja) * 2004-08-13 2006-02-23 Nippon Telegr & Teleph Corp <Ntt> 酸化物基板の表面処理方法
US20060068603A1 (en) * 2004-09-30 2006-03-30 Tokyo Electron Limited A method for forming a thin complete high-permittivity dielectric layer
US7701034B2 (en) * 2005-01-21 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in integrated circuit fabrication
US7504329B2 (en) * 2005-05-11 2009-03-17 Interuniversitair Microelektronica Centrum (Imec) Method of forming a Yb-doped Ni full silicidation low work function gate electrode for n-MOSFET
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes
US7166485B1 (en) * 2005-07-05 2007-01-23 Sharp Laboratories Of America, Inc. Superlattice nanocrystal Si-SiO2 electroluminescence device
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
JP2007123527A (ja) * 2005-10-27 2007-05-17 Toshiba Corp 半導体装置の製造方法
EP1780779A3 (en) * 2005-10-28 2008-06-11 Interuniversitair Microelektronica Centrum ( Imec) A plasma for patterning advanced gate stacks
JP2007161952A (ja) * 2005-12-16 2007-06-28 Konica Minolta Medical & Graphic Inc 放射線画像変換パネルとその製造方法
US20080014689A1 (en) * 2006-07-07 2008-01-17 Texas Instruments Incorporated Method for making planar nanowire surround gate mosfet
US7745309B2 (en) * 2006-08-09 2010-06-29 Applied Materials, Inc. Methods for surface activation by plasma immersion ion implantation process utilized in silicon-on-insulator structure
US7820552B2 (en) * 2007-03-13 2010-10-26 International Business Machines Corporation Advanced high-k gate stack patterning and structure containing a patterned high-k gate stack
JP2008135765A (ja) * 2007-12-21 2008-06-12 Seiko Epson Corp 半導体装置

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