JP2005044888A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、ゲート絶縁膜の形成は、シリコン基板101の上にSiO2膜104を形成する工程と、SiO2膜104の上にHfO2膜105を形成する工程と、ゲート電極下を残してHfO2膜105をウェットエッチングする工程とを有する。ウェットエッチングは、シリコンを含むpH4以下のHF水溶液を用いて行う。シリコン基板101の上にHfO2膜105を直接形成してもよい。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、高誘電率の絶縁膜を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路装置における高集積化が大きく進展しており、MOS(Metal Oxide Semiconductor)型半導体装置では高集積化に対応するためのトランジスタ等の素子の微細化、高性能化が図られている。特に、MOS構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【0003】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜(SiO2膜)が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア(電子および正孔)がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、130nmノードのデバイスで要求されるゲート絶縁膜の膜厚はSiO2膜で2nm程度であるが、この領域はトンネル電流が流れ始める領域である。したがって、ゲート絶縁膜としてSiO2膜を用いた場合には、ゲートリーク電流を抑制することができずに消費電力の増大を招くことになる。
【0004】
そこで、SiO2膜に代えて、より誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜(以下、High−k膜という。)は、電気的には薄いが、物理的には厚くてリーク電流の少ない膜である。こうしたHigh−k膜の実用化に際しては、良好な特性とともに良好な特性を実現できる加工技術が重要となる。
【0005】
【発明が解決しようとする課題】
HfO2膜は、現在有望と考えられているHigh−k膜の1つである。従来、High−k膜のエッチングにはフッ酸(HF)系の薬液が使用されてきた。一部のHigh−k膜ではフッ酸以外の他の薬液も見出されつつあるが、HfO2膜ではこれまでのところフッ酸を主成分とした薬液しか用いられていない。
【0006】
フッ酸を主成分とする薬液を用いた場合に問題となるのは、High−k膜とともにSiO2膜もエッチングされる点である。例えば、High−k膜の下地には、シリコン基板上に形成された素子分離領域が存在する。この素子分離領域はSiO2からなるので、High−k膜をエッチングする際に下地の素子分離領域もエッチングされてしまうという問題があった。また、High−k膜とシリコン基板との間にSiO2膜を形成する場合にも、このSiO2膜がエッチングされてしまうという問題があった。
【0007】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、SiO2膜のエッチングを抑制してHfO2膜を選択的にエッチングすることのできる半導体装置の製造方法を提供することにある。
【0008】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【0009】
【課題を解決するための手段】
本発明は、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、ゲート絶縁膜の形成は、シリコン基板上にHfO2膜を形成する工程と、ゲート電極下を残してHfO2膜をウェットエッチングする工程とを有し、ウェットエッチングは、シリコンを含むpH4以下のHF水溶液を用いて行うことを特徴とするものである。
【0010】
また、本発明は、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、ゲート絶縁膜の形成は、シリコン基板上にSiO2膜を形成する工程と、SiO2膜の上にHfO2膜を形成する工程と、ゲート電極下を残してHfO2膜をウェットエッチングする工程とを有し、ウェットエッチングは、シリコンを含むpH4以下のHF水溶液を用いて行うことを特徴とするものである。
【0011】
本発明の半導体装置の製造方法において、HF水溶液のpHは2以上4以下であることが好ましい。
【0012】
また、本発明の半導体装置の製造方法において、HF水溶液はH2SiF6を含むものとすることができる。ここで、H2SiF6の濃度は、0.001mol/l〜0.1mol/lの範囲内にあることが好ましい。
【0013】
【発明の実施の形態】
フッ酸によってSiO2膜をエッチングする場合の反応式は、式(1)によって表わされる。
【0014】
【化1】
【0015】
一方、フッ酸によってHfO2膜をエッチングする場合の反応式は、必ずしも明らかにされているわけではない。しかしながら、反応生成物の解析結果から、SiO2膜の場合と同様の反応によってエッチングが進行すると考えられる(式(2))。
【0016】
【化2】
【0017】
ゲート絶縁膜として用いられる場合のHfO2膜の膜厚は、通常3〜5nm以下の薄膜である。したがって、式(1)の反応速度が式(2)の反応速度と同じであるか、または式(2)の反応速度よりも小さい場合には、HfO2膜のエッチングと同時にSiO2膜のエッチングが起きても実用上問題となることはない。しかしながら、実際には、式(1)の反応速度は、式(2)の反応速度の3〜5倍以上であることが実験によって確認されている。
【0018】
例えば、SiO2膜上に形成されたHfO2膜をHF水溶液を用いてウェットエッチングする場合において、HfO2膜のエッチング速度が1nm/分であるのに対し、SiO2膜のエッチング速度は3nm/分〜4nm/分と大きな値を示す。ここで、SiO2膜のエッチング速度は、加熱処理の条件や形成方法に起因する膜質の違いなどによっても変化し、場合によっては10nm/分程度の値を有することもある。
【0019】
本発明者は鋭意研究した結果、式(2)の反応に対して式(1)の反応を抑制することによって、SiO2膜に対してHfO2膜を選択的にエッチングできることを見出した。具体的には、式(1)の反応が可逆反応であることに着目し、生成物であるH2SiF6(フッ化ケイ素酸)を薬液中に予め加えておくことにより、式(1)の平衡をずらしてSiO2とHFとが反応するのを抑制することができる。この場合、H2SiF6の添加は式(2)の反応に殆ど影響を及ぼさないので、相対的に式(2)の反応速度を大きくしてHfO2膜を選択的にエッチングすることが可能となる。
【0020】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。図2および図3は、本実施の形態による半導体装置の製造工程を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【0021】
まず、シリコン基板101上に公知の方法を用いて素子分離領域102,103を形成する。
【0022】
次に、ゲート絶縁膜となるSiO2膜およびHfO2膜をこの順に形成する。尚、本実施の形態においては、ゲート絶縁膜はHfO2膜のみからなっていてもよいし、HfO2膜の上に他のHigh−k膜が形成された積層膜からなっていてもよい。
【0023】
まず、素子分離領域102と素子分離領域103によって挟まれた領域に熱酸化法によってSiO2膜104を形成する。SiO2膜104の膜厚は、例えば1nm程度とすることができる。ここで、SiO2膜104は、熱酸化法に限らず他の方法によって形成されてもよい。
【0024】
次に、素子分離領域102,103およびSiO2膜104の上にHfO2膜105を形成する。ここで、HfO2膜とは化学的な特性がHfO2によって決定される膜であればよく、例えばパーセント(%)オーダーの濃度で他の物質が含まれていてもよい。
【0025】
HfO2膜105の膜厚は、例えば3nm〜7nm程度とすることができる。尚、HfO2膜105を成膜した後は、膜の緻密化および不純物濃度低減のために熱処理を加えることが好ましい。熱処理の条件は、例えば700℃で30秒間程度とすることができる。
【0026】
次に、図2(a)に示すように、HfO2膜105の上に、ゲート電極となる多結晶シリコン膜106を形成する。尚、多結晶シリコン膜の代わりにアモルファスシリコン膜または多結晶シリコンゲルマニウム膜などを用いてもよい。
【0027】
多結晶シリコン膜106を形成した後は、これをパターニングしてゲート電極を形成する。
【0028】
ゲート電極の形成方法は、例えば、多結晶シリコン膜上にレジスト膜を形成し、これを露光・現像することにより形成したレジストパターンをマスクとして多結晶シリコン膜をエッチングすることによって形成することができる。また、多結晶シリコン膜上にシリコン酸化膜、レジスト膜を順に形成した後、シリコン酸化膜にレジストパターンを転写してハードマスクを形成し、このハードマスクを用いて多結晶シリコン膜をエッチングすることによっても形成することができる。
【0029】
図2は、ハードマスクを用いて多結晶シリコン膜をエッチングする例である。
【0030】
図1(a)に示すように、多結晶シリコン膜106上にハードマスクとなるSiO2膜107、反射防止膜108およびレジスト膜109をこの順に形成する。反射防止膜108は、レジスト膜109をパターニングする際に、レジスト膜109を透過した露光光を吸収することによって、レジスト膜109と反射防止膜108との界面における露光光の反射をなくす役割を果たす。反射防止膜108としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本実施の形態においては、反射防止膜108はなくてもよい。
【0031】
次に、フォトリソグラフィ法によって所望の線幅を有するレジストパターン110を形成し、図1(b)の構造とする。
【0032】
次に、レジストパターン110をマスクとして反射防止膜108およびSiO2膜107を順にエッチングする。その後、不要となったレジストパターン110を除去する。尚、反射防止膜108のエッチングが進行してSiO2膜107が露出すると略同時に、レジストパターン110がエッチングによって消失するようにエッチング条件を設定してもよい。この場合、SiO2膜107のエッチングは、反射防止膜パターン(図示せず)をマスクとして行う。ハードマスクとしてのSiO2膜パターン110が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。図1(c)は、SiO2膜パターン111形成後の様子を示す断面図である。
【0033】
次に、SiO2膜パターン111をマスクとして、多結晶シリコン膜106のエッチングを行い、図2(a)に示す構造とする。図において、多結晶シリコン膜パターン112はゲート電極である。
【0034】
一方、レジストパターンをマスクとしてゲート電極を形成する場合には、図1(a)において、多結晶シリコン膜106の上にレジスト膜のみを形成する。次に、レジスト膜を露光・現像することによってレジストパターンを形成し、このレジストパターンをマスクとした多結晶シリコン膜106のエッチングによってゲート電極を形成することができる。
【0035】
レジストパターンをマスクとして多結晶シリコン膜をエッチングする方が、工程数が少なくなり簡便である。これに対して、ハードマスクを用いる方法は、微細な電極パターンを形成するのに適している。
【0036】
次に、ゲート電極下を残してHfO2膜をウェットエッチングする。すなわち、図2(a)において、SiO2膜パターン111をマスクとしてHfO2膜105のエッチングを行う。本実施の形態においては、H2SiF6を添加したHF水溶液を薬液として用い、HfO2膜105のウェットエッチングを行う。薬液は4以下のpHを有することが好ましく、2以上4以下のpHを有することがより好ましい。薬液の温度を室温(25℃程度)とした場合には、H2SiF6の添加量は0.001mol/l〜0.1mol/lの範囲内(すなわち、0.001mol/l以上0.1mol/l以下。以下、同様。)にあることが好ましい。
【0037】
1つの例として、HF水溶液にH2SiF6を0.01mol/lの濃度で添加したpH3の薬液を用い、液温を25℃としてHfO2膜105のエッチングを行った。この場合、HfO2膜105のエッチング速度は1nm/分程度であったのに対し、SiO2膜104のエッチング速度は0.3nm/分〜0.4nm/分程度であり、HfO2膜105を選択的にエッチングすることができた。
【0038】
比較のために、H2SiF6を添加しないpH3のHF水溶液を用い、液温を25℃としてHfO2膜105のエッチングを行った。この場合、HfO2膜105のエッチング速度は1nm/分程度と変化しなかったのに対し、SiO2膜104のエッチング速度は3nm/分〜4nm/分程度と大きく増加した。
【0039】
本実施の形態において、H2SiF6の添加量はHF濃度および液温などによって適宜調整することが好ましい。ここで、H2SiF6の添加量が多くなるとSiO2膜のエッチング速度は低下する一方、H2SiF6の添加量が少なくなるとSiO2膜のエッチング速度は上昇する。具体的には、液温が25℃でpH3のHF水溶液では、H2SiF6の添加量は0.001mol/l〜0.1mol/lの範囲内にあることが好ましい。
【0040】
また、エッチング速度はHF水溶液のpHによっても変化する。具体的には、HF水溶液のpHが大きくなるとエッチング速度はHfO2膜、SiO2膜ともに小さくなる。一方、HF水溶液のpHが小さくなるとこれらの膜のエッチング速度は大きくなる。エッチング速度の低下はスループットの低下に繋がり、エッチング速度の上昇は制御性の低下に繋がる。したがって、スループットおよび制御性を比較考量してpHを決定することが好ましい。
【0041】
例えば、pH4のHF水溶液ではpH3の場合に比較してエッチング速度は低下する。この場合、問題となるのはHfO2膜のエッチング速度の低下である。しかし、HfO2膜のエッチング速度は加熱処理の条件によっても変動する。具体的には、高温の熱処理を加えればエッチング速度は遅くなる一方、低温の熱処理であればエッチング速度は速くなる。したがって、HfO2膜の熱処理条件を適宜設定することによって、pH4のHF水溶液でも十分使用可能なものとすることができる。
【0042】
例えば、700℃程度の熱処理を加えたHfO2膜にpH4のHF水溶液を用いた場合、エッチング速度が小さくなることによってスループットは低下する。一方、500℃〜600℃程度の熱処理を加えたHfO2膜ではエッチング速度が速くなるので、pH4であっても実用上問題のないスループットとすることができる。この場合、添加するH2SiF6の量は0.001mol/l〜0.01mol/lとすることが好ましい。
【0043】
また、pH2のHF水溶液ではpH3の場合に比較してエッチング速度は上昇する。したがって、エッチングの制御性、特にSiO2膜のエッチングの制御性が問題となる。しかし、下地のSiO2膜が露出しない程度のエッチング、すなわち、HfO2膜のエッチングの初期段階に限定するのであればpH2であっても十分に使用可能であり、かえってスループットの点から有利なものとなる。この場合、添加するH2SiF6の量は0.01mol/l〜0.1mol/lとすることが好ましい。
【0044】
尚、本実施の形態において、HF水溶液に添加する物質はH2SiF6に限定されるものではない。すなわち、Si(シリコン)を含む物質であればH2SiF6以外のものであってもよい。Siを含む化合物をHF水溶液に添加した場合、SiとHFとが反応することによって水溶液中にはH2SiF6が生成する。したがって、H2SiF6を直接加えた場合と同様の効果を得ることができる。
【0045】
また、本実施の形態によれば、SiO2膜のみならずSiのエッチングも抑制することができる。したがって、図1および図2の構成において、SiO2膜104を設けずにシリコン基板101の上にHfO2膜105を直接形成してもよい。この場合、シリコン基板101のエッチングを抑制して選択的にHfO2膜105をエッチングすることが可能である。
【0046】
以上の工程によって、図2(b)に示す構造を得ることができる。尚、図2(b)において、ゲート電極上にはSiO2膜パターン111が形成されているが、レジストパターンをマスクとして多結晶シリコン膜106をエッチングする場合にはSiO2膜パターン111が形成されないことはいうまでもない。この場合、HfO2膜105のエッチングは、多結晶シリコン膜パターン112をマスクとして行う。
【0047】
HfO2膜105のエッチング終了後は、HF水溶液を用いたウェットエッチング法によってSiO2膜104を除去し、図2(c)に示す構造とする。この場合のHF水溶液には、H2SiF6などのシリコンを含む化合物が添加されている必要はない。また、SiO2膜104はHfO2膜105よりも薄い上に、HF水溶液中でのエッチング速度がHfO2膜に比較してSiO2膜の方が数倍速いことは上述の通りであるので、SiO2膜104の除去の際にHfO2膜105がエッチングされることは考慮しなくてよい。
【0048】
SiO2膜104を除去した後は、層間絶縁膜、コンタクトおよび配線層の形成などの他、半導体装置の製造に必要な公知の工程を経ることによって本発明による半導体装置を製造することができる。
【0049】
本実施の形態においてはHigh−k膜としてHfO2膜を用いたが、本発明はこれに限られるものではない。HfO2膜以外の他のHigh−k膜、例えばZrO2膜、La2O3膜、Y2O3膜およびAl2O3膜などにも本発明を適用することができる。
【0050】
【発明の効果】
本発明によれば、シリコンを含むpH4以下のHF水溶液を用いることにより、SiO2膜およびシリコン基板のエッチングを抑制して選択的にHfO2膜をエッチングすることができる。
【図面の簡単な説明】
【図1】(a)〜(c)は、本実施の形態による半導体装置の製造工程を示す断面図である。
【図2】(a)〜(c)は、本実施の形態による半導体装置の製造工程を示す断面図である。
【符号の説明】
101 シリコン基板、 102,103 素子分離領域、 104 SiO2膜、 105 High−k膜、 106 多結晶シリコン膜、 107 SiO2膜、 108 反射防止膜、 109 レジスト膜、 110 レジストパターン、 111 SiO2膜パターン、 112 多結晶シリコン膜パターン。
Claims (5)
- シリコン基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、
前記ゲート絶縁膜の形成は、前記シリコン基板上にHfO2膜を形成する工程と、
前記ゲート電極下を残して前記HfO2膜をウェットエッチングする工程とを有し、
前記ウェットエッチングは、シリコンを含むpH4以下のHF水溶液を用いて行うことを特徴とする半導体装置の製造方法。 - シリコン基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、
前記ゲート絶縁膜の形成は、前記シリコン基板上にSiO2膜を形成する工程と、
前記SiO2膜の上にHfO2膜を形成する工程と、
前記ゲート電極下を残して前記HfO2膜をウェットエッチングする工程とを有し、
前記ウェットエッチングは、シリコンを含むpH4以下のHF水溶液を用いて行うことを特徴とする半導体装置の製造方法。 - 前記HF水溶液のpHは2以上4以下である請求項1または2に記載の半導体装置の製造方法。
- 前記HF水溶液はH2SiF6を含む請求項1〜3のいずれか1に記載の半導体装置の製造方法。
- 前記H2SiF6の濃度は0.001mol/l〜0.1mol/lの範囲内である請求項4に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2005044888A true JP2005044888A (ja) | 2005-02-17 |
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JP (1) | JP4101130B2 (ja) |
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-
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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RD01 | Notification of change of attorney |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080318 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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