KR102299150B1 - 반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법 - Google Patents

반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은, 반도체 웨이퍼를 세정액에 침지하여 세정하는 반도체 웨이퍼의 세정조로서, 석영으로 이루어지며, 상기 세정액을 저류하고, 복수의 상기 반도체 웨이퍼를 상기 세정액 중에 침지하는 조본체부와, 석영으로 이루어지며, 상기 조본체부의 개구부의 주위에 마련되어, 상기 조본체부의 개구부 상단으로부터 오버플로우한 상기 세정액을 받는 오버플로우받이부와, 상기 조본체부의 주위에 마련되어 있는 단열벽부를 구비하고, 상기 단열벽부는 끊어짐 없이 상기 조본체부를 둘러싸고 있어, 상기 단열벽부와 상기 조본체부의 측벽 사이에 중공층이 형성되어 있는 것을 특징으로 하는 반도체 웨이퍼의 세정조이다. 이에 따라, 막두께 조정을 위한 에칭공정 후에도 막두께균일성이 유지된 접합 웨이퍼를 고수율로 제조할 수 있는 에칭공정에서 이용하는 세정조를 제공한다.

Description

반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법{SEMICONDUCTOR-WAFER CLEANING TANK AND METHOD FOR MANUFACTURING BONDED WAFER}
본 발명은, 반도체 웨이퍼의 세정조, 및 이 세정조를 이용한 이온주입박리법에 의한 접합 웨이퍼의 제조방법에 관한 것으로, 특히, ETSOI(Extremely Thin SOI(Silicon On Insulator), 매우 얇은 SOI)라 불리며, SOI층 막두께가 30nm 이하이고, 웨이퍼 면내에서 ±0.5nm의 막두께균일성이 요구되는 SOI웨이퍼의 제조방법에 관한 것이다.
SOI웨이퍼의 제조방법, 특히 첨단집적회로의 고성능화를 가능하게 하는 박막 SOI웨이퍼의 제조방법으로서, 이온주입한 웨이퍼를 접한 후에 박리하여 SOI웨이퍼를 제조하는 방법(이온주입박리법: 스마트컷법(등록상표)이라고도 불리는 방법)이 주목을 받고 있다.
이 이온주입박리법은, 2매의 실리콘 웨이퍼 중, 적어도 일방에 산화막을 형성함과 함께, 일방의 실리콘 웨이퍼(본드웨이퍼)의 상면으로부터 수소이온 또는 희가스이온 등의 가스이온을 주입하고, 웨이퍼 내부에 이온주입층(미소기포층 또는 봉입층이라고도 부름)을 형성한다. 그 후, 이온을 주입한 쪽 면을, 산화막을 통해 타방의 실리콘 웨이퍼(베이스웨이퍼)와 밀착시키고, 그 후 열처리(박리열처리)를 가해 미소기포층을 벽개면으로 하여 일방의 웨이퍼(본드웨이퍼)를 박막상으로 박리한다. 다시, 열처리(결합열처리)를 가해 강고하게 결합하여 SOI웨이퍼를 제조하는 기술이다(특허문헌 1). 이 단계에서는, 벽개면(박리면)이 SOI층의 표면이 되고 있어, SOI막두께가 얇으면서 균일성도 높은 SOI웨이퍼가 비교적 용이하게 얻어지고 있다.
그러나, 박리 후의 SOI웨이퍼 표면에는 이온주입에 의한 데미지층이 존재하고, 또한, 표면거칠기가 통상의 실리콘 웨이퍼의 경면에 비해 큰 것으로 되어 있다. 따라서, 이온주입박리법에서는, 이러한 데미지층과 표면거칠기를 제거할 필요가 생긴다. 종래, 이 데미지층 등을 제거하기 위하여, 결합열처리 후의 최종공정에 있어서, 터치폴리쉬라 불리는 연마대가 매우 적은 경면연마(취대(절삭량): 100nm 정도)가 행해지고 있었다. 그런데, SOI층에 기계가공적 요소를 포함하는 연마를 해버리면, 연마의 취대가 균일하지 않기 때문에, 수소이온 등의 주입과 박리에 의해 달성된 SOI층의 막두께균일성이 악화된다는 문제가 발생한다.
이러한 문제점을 해결하는 방법으로서, 터치폴리쉬 대신에 고온열처리를 행하여 표면거칠기를 개선하는 평탄화처리가 행해지게 되었다(특허문헌 2, 3, 4). 평탄화처리가 행해지게 됨에 따라, 현재는, 직경 300mm에서 SOI층의 막두께레인지(면내 막두께의 최대값에서 최소값을 뺀 값)가 3nm 이내(즉, 웨이퍼 면내에서 ±1.5nm)인 우수한 막두께균일성을 갖는 SOI웨이퍼가, 이온주입박리법에 의해 양산레벨로 얻어지고 있다.
한편, 이온주입박리법에 있어서, 박리 후의 두께감소처리로서 SOI층을 암모니아수와 과산화수소수의 혼합수용액(SC1)으로 에칭함으로써 면내 균일하게 두께감소하는 방법(특허문헌 5)이나, SC1에 의한 에칭에 의해 SOI층의 막두께 조정을 행하는 방법(특허문헌 6)이 개시되어 있다.
일본특허공개 H5-211128호 공보 일본특허공개 H11-307472호 공보 일본특허공개 2000-124092호 공보 재공표특허 WO2003/009386 일본특허공개 2000-173976호 공보 일본특허공개 2004-311526호 공보
최근 휴대형 단말의 보급에 따라, 반도체 디바이스의 저소비전력화, 미세화, 고기능화가 필요해졌으며, 디자인룰로 22nm세대 이후의 유력한 후보로서, SOI웨이퍼를 이용한 완전공핍형 디바이스 개발이 행해지고 있다. 이 완전공핍형 디바이스에서는, SOI의 막두께가 10nm 정도로 매우 얇아지는 것에 더하여, SOI의 막두께분포가 디바이스의 임계값전압에 영향을 준다는 점에서, SOI의 면내 막두께분포로서 막두께레인지가 1nm 이하(즉, 웨이퍼 면내에서 ±0.5nm)인 막두께균일성이 요구되고 있는데, 양산레벨에서는 이 요구를 만족시키는 것이 매우 곤란했었다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것으로, 막두께 조정을 위한 에칭 후에도 막두께균일성이 유지된 접합 웨이퍼를 고수율로 제조하는 방법, 및, 그 에칭에 이용하는 세정조를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 반도체 웨이퍼를 세정액에 침지하여 세정하는 반도체 웨이퍼의 세정조로서, 석영으로 이루어지며, 상기 세정액을 저류하고, 복수의 상기 반도체 웨이퍼를 상기 세정액 중에 침지하는 조본체부와, 석영으로 이루어지며, 상기 조본체부의 개구부의 주위에 마련되어, 상기 조본체부의 개구부 상단으로부터 오버플로우한 상기 세정액을 받는 오버플로우받이부(受部)와, 상기 조본체부의 주위에 마련되어 있는 단열벽부를 구비하고,
상기 단열벽부는 끊어짐 없이 상기 조본체부를 둘러싸고 있어, 상기 단열벽부와 상기 조본체부의 측벽 사이에 중공층이 형성되어 있는 것을 특징으로 하는 반도체 웨이퍼의 세정조를 제공한다.
이러한 반도체 웨이퍼의 세정조이면, 단열벽부와 조본체부의 측벽 사이에 형성되는 중공층에 의해 조본체부의 벽면으로부터의 방열을 저감시킬 수 있음과 함께, 중공층 내에서 공기의 대류가 일어남으로써 조본체부의 벽면 내의 온도균일성을 향상시킬 수 있다. 이에 따라, 조본체부 내의 세정액의 온도균일성을 향상시킬 수 있고, 막두께 조정을 위한 에칭공정에서 이용하면, 막두께 조정을 위한 에칭 후에도 막두께균일성이 유지된 접합 웨이퍼를 고수율로 제조할 수 있다.
또 이때, 상기 단열벽부는, 상기 오버플로우받이부로부터 하방으로 연재(延在)하는 구성으로 할 수 있다.
오버플로우받이부로부터 하방에서는, 조본체부의 벽면으로부터 방열되기 쉬우므로, 이 개소에 단열벽부를 호적하게 마련할 수 있다.
또 이때, 상기 오버플로우받이부의 저면은, 상기 침지된 반도체 웨이퍼의 상단보다 상방에 위치하고, 상기 단열벽부의 하단은, 상기 침지된 반도체 웨이퍼의 하단보다 하방에 위치하는 것이 바람직하다.
상기 구성에 의해, 침지된 반도체 웨이퍼 전체의 주위의 세정액의 온도균일성을 보다 향상시킬 수 있다.
또 이때, 상기 단열벽부의 하부는 개방되어 있는 구성으로 할 수 있다.
상기 구성에 의해, 단열벽부의 하부에 고인 저온의 공기를 빼낼 수 있다.
또 이때, 상기 단열벽부의 하부는 봉쇄되고, 상기 단열벽부에는 공기배출구멍이 마련되어 있는 구성으로 할 수도 있다.
단열벽부의 하부를 봉쇄함으로써, 단열벽부의 하부로부터의 방열을 억제할 수 있고, 공기배출구멍을 마련함으로써, 공기의 팽창에 따른 단열벽부의 파손을 방지할 수 있다.
또 이때, 상기 단열벽부의 하부에 정류판이 마련되어 있는 구성으로 할 수도 있다.
단열벽부의 하부에 유로를 형성하는 정류판을 마련함으로써, 유로의 표면적을 증가시켜 보온성을 높일 수 있다.
또 이때, 상기 정류판은 상기 침지된 반도체 웨이퍼의 하단보다 하방에 마련되어 있는 것이 바람직하다.
상기 구성에 의해, 침지된 반도체 웨이퍼 전체의 주위의 세정액의 온도균일성을 보다 향상시킬 수 있다.
또한, 본 발명은, 본드웨이퍼의 표면에, 수소이온 및 희가스이온으로부터 선택되는 1종류 이상의 가스이온을 이온주입하여 상기 본드웨이퍼 내부에 이온주입층을 형성하고, 상기 본드웨이퍼의 이온주입한 표면과 베이스웨이퍼의 표면을 직접 또는 절연막을 통해 접합한 후, 상기 이온주입층을 박리면으로 하여 본드웨이퍼를 박리함으로써, 상기 베이스웨이퍼 상에 박막을 갖는 접합 웨이퍼를 제작한 후, 상기 박막의 두께감소가공을 행하는 접합 웨이퍼의 제조방법으로서, 상기 두께감소가공을 행하는 공정은, 온도조절된 에칭액을 채운 약액조에 상기 접합 웨이퍼를 침지하여 상기 박막을 에칭함으로써 상기 박막의 막두께 조정을 행하는 에칭단계를 포함하고, 상기 에칭단계에 있어서, 상기 약액조로서 상기 반도체 웨이퍼의 세정조를 이용하여, 상기 박막을 에칭하는 것을 특징으로 하는 접합 웨이퍼의 제조방법을 제공한다.
박막의 막두께 조정을 행하는 에칭단계에 있어서, 약액조로서 상기 반도체 웨이퍼의 세정조를 이용함으로써, 약액조 내의 약액의 온도균일성을 향상시킬 수 있고, 막두께 조정을 위한 에칭 후에도 막두께균일성이 유지된 접합 웨이퍼를 고수율로 제조할 수 있다.
또 이때, 상기 본드웨이퍼로서 실리콘 웨이퍼를 이용하고, 상기 에칭액으로서 암모니아수와 과산화수소수의 혼합수용액을 이용할 수 있다.
본드웨이퍼로서 실리콘 웨이퍼를 호적하게 이용할 수 있다.
또한, 암모니아수와 과산화수소수의 혼합수용액은, 파티클이나 유기물 오염의 제거능력이 높으므로, 에칭액으로서 호적하게 이용할 수 있다.
또 이때, 상기 온도조절은, 50℃ 이상, 80℃ 이하의 온도로 조절하는 것이 바람직하다.
에칭액의 온도가 50℃ 이상이면, 에칭속도가 적당하고, 막두께 조정에 시간이 너무 많이 걸리지 않는다. 또한, 에칭액의 온도가 80℃ 이하이면, 에칭속도가 너무 크지 않으므로, 막두께 조정을 행하기에 적합하다.
이상과 같이, 본 발명의 세정조를 이용하여 박막(SOI층)의 막두께 조정을 행하면, 막두께 조정을 매우 균일하게 행할 수 있으므로, 웨이퍼 면내에서 ±0.5nm의 박막 막두께균일성이 요구되는 접합 웨이퍼를 고수율로 제조할 수 있다.
도 1은 본 발명의 제1의 실시형태의 반도체 웨이퍼의 세정조의 일 예를 나타내는 개략단면도이다.
도 2는 본 발명의 접합 웨이퍼의 제조방법에 있어서의 에칭공정에 이용되는 세정라인의 일 예를 나타내는 개략도이다.
도 3은 본 발명의 제1의 실시형태의 반도체 웨이퍼의 세정조의 정면도, 측면도, 상면도, 하면도이다.
도 4는 본 발명의 제2의 실시형태의 반도체 웨이퍼의 세정조의 일 예를 나타내는 개략단면도이다.
도 5는 본 발명의 제2의 실시형태의 반도체 웨이퍼의 세정조의 정면도, 측면도, 상면도, 하면도이다.
도 6은 실험예의 1배치의 웨이퍼간의 취대를 비교한 그래프이다.
도 7은 실험예의 웨이퍼 면내의 취대를 비교한 그래프이다.
도 8은 실험예에서 막두께측정을 행한, 웨이퍼 중심선으로부터 좌우에 R/2의 위치를 나타내는 설명도이다.
상기 서술한 바와 같이, SOI의 면내 막두께분포로서 막두께레인지가 1nm 이하(즉, 웨이퍼 면내에서 ±0.5nm)인 막두께균일성이 요구되고 있으며, 이온주입박리법으로 박막(SOI층)을 형성하는 경우, 이온주입깊이의 면내 불균일의 영향에 의해, 박리 직후여도 어느 정도의 막두께레인지(<1nm)를 가지므로, 최종제품으로서 웨이퍼 면내에서 ±0.5nm의 막두께균일성을 갖는 SOI층을 얻기 위해서는, 박리 후의 막두께 조정(희생산화처리, 평탄화열처리, 에칭 등)에 있어서, 그 막두께레인지를 악화시키지 않는(혹은 개선하는) 것이 중요하다. 이에 대해서는, 일본특허공개 2013-125909호 공보에 있어서, 이온주입조건이나 희생산화조건을 궁리함으로써, 최종제품으로서 웨이퍼 면내에서 ±0.5nm의 막두께균일성을 갖는 SOI층을 얻는 제조방법이 개시되어 있다.
이 제조방법이면, 이온주입조건이나 희생산화조건을 궁리함으로써 박리 후의 막두께레인지를 악화시키지 않을 수(혹은 개선할 수) 있는데, 그 한편으로, 희생산화처리나 평탄화열처리 등의 공정을 행할 때에는, 그 전후로, SC1 등의 약액을 이용한 세정공정(에칭공정)이 복수회 행해지므로, 그 세정공정에서의 SOI층의 취대의 면내 균일성이나 웨이퍼간 균일성을 고려할 필요가 있음이 분명해졌다.
본 발명자가 예의 검토한바, SC1 등의 약액은, 일반적으로, 약액조 내에서 ±1℃ 정도의 정밀도로 온도조정되어 있는데, 약액조의 벽면의 주위온도는 약액온도보다 낮으므로, 약액조 벽면은 열교환되고, 약액조의 벽면온도는 각 면마다 각각 열이 빼앗겨, 온도가 저하된다. 그 결과, 약액조 내에 배치된 웨이퍼의 SOI막두께는, 웨이퍼 면내나 슬롯위치에서 취대가 미묘하게 상이해진다. 그 취대의 상이함은 매우 미량이므로, 비교적 후막(예를 들어 100nm 이상)의 SOI층인 경우에는, 세정 후의 막두께균일성에 거의 영향을 미치지 않으나, ET-SOI인 경우에는 무시할 수 없는 상이함이 나타나는 것을 새롭게 발견하여, 본 발명을 완성시켰다.
이하, 본 발명에 대하여 상세하게 설명하나, 본 발명은 이것들로 한정되지 않는다.
한편, 본 명세서에서는 접합 웨이퍼로서, 실리콘 웨이퍼를 이용하여 제작하는 SOI웨이퍼를 예를 들어 설명하나, 본 발명의 「접합 웨이퍼」는 SOI웨이퍼로도, 실리콘 웨이퍼로도 한정되지 않는다.
즉, 이온주입박리법으로 접합 웨이퍼를 제조하는 경우의 에칭에 의한 두께감소가공이면, 어떠한 것에도 적용가능하다.
예를 들어, SiGe웨이퍼나 화합물 반도체, 그 밖의 웨이퍼를, 실리콘, 석영, Al2O3 등과 접합하는 경우를 들 수 있다. 이 경우, 접합하는 본드웨이퍼에는 절연막이 있어도 되고 없어도 된다. 또한, 에칭액은, 형성된 박막을 에칭할 수 있는 것이면 되며, 이용하는 본드웨이퍼에 맞춰 적당히 선택하면 된다.
본 발명의 접합 웨이퍼의 제조방법에서는, 먼저 베이스웨이퍼 상에 박막을 갖는 접합 웨이퍼를 제작한다. 이 접합 웨이퍼의 제작은, 이온주입박리법(스마트컷법(등록상표)이라고도 불림)에 의한 공지의 방법으로 행하면 되고, 즉, 본드웨이퍼의 표면에, 수소이온 및 희가스이온으로부터 선택되는 1종류 이상의 가스이온을 이온주입하여 본드웨이퍼 내부에 이온주입층을 형성하고, 본드웨이퍼의 이온주입한 표면과 베이스웨이퍼의 표면을 직접 또는 절연막을 통해 접합한 후, 이온주입층을 박리면으로 하여 본드웨이퍼를 박리함으로써, 베이스웨이퍼 상에 박막을 갖는 접합 웨이퍼를 제작한다.
이때, 본드웨이퍼로는 특별히 한정되지 않으나, 실리콘 웨이퍼를 이용하는 것이 바람직하다.
두께감소가공(에칭공정)에 이용되는 접합 웨이퍼는, 이온주입박리법으로 제작된 박막(SOI층)의 막두께레인지가 3nm 이내(즉, 웨이퍼 면내에서 ±1.5nm)인 접합 웨이퍼인 것이 바람직하고, 1nm 이내(즉, 웨이퍼 면내에서 ±0.5nm)인 것이 보다 바람직하다.
또한, 박리 후에 희생산화처리나 평탄화열처리를 행할 수도 있다. 이 희생산화처리나 평탄화열처리는 공지의 방법으로 행하면 된다.
접합 웨이퍼를 제작 후, 박막의 두께감소가공을 행한다.
두께감소가공은, 온도조절된 에칭액을 채운 본 발명의 세정조(약액조)에 박리 후의 접합 웨이퍼를 침지하여 박막을 에칭함으로써 행하는데, 본 발명에서는 이때 약액조의 주위를 중공층을 갖는 단열벽부로 둘러싼 상태에서 에칭을 행한다.
이하, 도면을 참조하면서 본 발명의 접합 웨이퍼의 제조방법에 있어서의 에칭공정(세정공정)을 더욱 상세하게 설명한다.
(제1의 실시형태)
에칭공정에 이용되는 제1의 실시형태의 약액조(세정조)(1)의 개략단면도를 도 1에 나타낸다.
약액조(1) 내에는 박리 후의 접합 웨이퍼(3)가 배치되어 있으며, SC1 등의 에칭액(세정액)(16)은 도 1 좌측의 구동에어리어의 펌프(8)의 작용에 의해 도 1 중의 실선화살표 a와 같이 순환되고, 에칭이 행해진다.
에칭액의 온도는, 오버플로우받이부(5)에 배치된 온도계(6)와 히터(7)에 의해 PID(Proportional Integral Differentail) 제어되어, 원하는 온도(예를 들어 70±1℃)로 컨트롤된다. 또한, 오버플로우받이부(5)로부터 펌프(8)에 복귀된 에칭액은, 필터(4)를 통과하여 다시 히터(7)에 의해 원하는 온도로 컨트롤되어 약액조(1) 내에 들어간다.
또한, 약액조(1)의 상부에 설치되어 있는 에어필터(9)를 통해, 백색화살표(b)로 표시되는 바와 같은 클린에어의 다운플로우가 형성되고, 약액조(1)의 주위를 경유하여 측벽측이나 하부의 배기덕트(10)를 통과하여 메인배기에 배출되는 구조로 되어 있다.
종래의 에칭공정에서는, 이 클린에어와 약액조(1)나 린스조 등의 간에 열교환이 행해지므로, 약액조(1)의 주위나 약액 중에 미량의 온도분포가 생겨, 웨이퍼 면내나 웨이퍼간의 취대에 미소한 차이가 발생하였다.
한편, 본 발명에서는 조본체부(15)의 주위에 단열벽부(2)를 마련하고 있으며, 이에 따라, 단열벽부(2)와 조본체부(15)의 측벽 사이에 중공층(13)이 형성된다. 이 중공층(13)에 의해 조본체부(15)의 측벽면으로부터의 방열을 저감시킬 수 있음과 함께, 중공층 내에서 공기의 대류가 일어남으로써 조본체부(15)의 측벽면 내의 온도균일성을 향상시킬 수 있다.
이러한 약액조(1)를 이용하여 에칭을 행함으로써, 약액조(1) 내의 에칭액(16)의 온도의 치우침을 저감하고, 이에 따라 웨이퍼 면내, 웨이퍼간 모두 취대균일성이 매우 높은 에칭(세정)을 행할 수 있다. 즉, 에칭 후에도 막두께균일성을 유지하는 것이 가능해진다.
또한, 단열벽부(2)의 표면을 샌드블러스트면으로 함에 따라서도, 중공층(13)의 보온성을 높일 수 있다.
단열벽부(2)는, 오버플로우받이부(5)로부터 하방으로 연재하는 구성으로 할 수 있다.
오버플로우받이부(5)로부터 하방에서는, 조본체부(15)의 측벽면으로부터 방열되기 쉬우므로, 이 개소에 단열벽부(2)를 호적하게 마련할 수 있다.
오버플로우받이부(5)의 저면은, 침지된 반도체 웨이퍼(3)의 상단보다 상방에 위치하고, 단열벽부(2)의 하단은, 침지된 반도체 웨이퍼(3)의 하단보다 하방에 위치하는 것이 바람직하다.
상기 구성에 의해, 침지된 반도체 웨이퍼(3)의 전체의 주위의 에칭액(세정액)(16)의 온도균일성을 보다 향상시킬 수 있다.
제1의 실시형태에 있어서는, 단열벽부(2)의 하부는 개방되어 있다.
상기 구성에 의해, 단열벽부(2)의 하부에 고인 저온의 공기를 빼낼 수 있다.
단열벽부(2)는, 도 3에 나타내는 바와 같이, 조본체부(15)의 주위에 끊어짐 없이 마련되어 있으며, 이에 따라 조본체부(15)의 주위의 환경에 관계없이, 조본체부(15)의 측벽면의 온도균일성을 양호하게 유지할 수 있는 구성으로 되어 있다.
(제2의 실시형태)
에칭공정에 이용되는 제2의 실시형태의 약액조(세정조)(21)의 개략단면도를 도 4에 나타낸다.
제2의 실시형태의 약액조(세정조)(21)는, 단열벽부(2)의 하부에 공기의 유로를 형성하는 정류판(14)이 마련되어 있는 점에서, 제1의 실시형태의 약액조(세정조)(1)와 상이하다.
단열벽부(2)의 하부에 유로를 형성하는 정류판(14)을 마련함으로써, 단열벽부(2)의 하부에 고인 저온의 공기를 빼낼 수 있음과 함께, 유로의 표면적을 증가시켜 보온성을 높일 수 있다.
정류판(14)은 침지된 반도체 웨이퍼(3)의 하단보다 하방에 마련되어 있는 것이 바람직하다.
상기 구성에 의해, 침지된 반도체 웨이퍼(3)의 전체의 주위의 에칭액(세정액)(16)의 온도균일성을 보다 향상시킬 수 있다.
단열벽부(2) 및 정류판(14)은, 도 5에 나타내는 바와 같이, 조본체부(15)의 주위에 끊어짐 없이 마련되어 있으며, 이에 따라 조본체부(15)의 주위의 환경에 관계없이, 조본체부(15)의 측벽면의 온도균일성을 양호하게 유지할 수 있는 구성으로 되어 있다.
한편, 단열벽부(2)의 하부가 봉쇄되고, 단열벽부(2)에 공기배출구멍이 마련되어 있는 구성으로 할 수도 있다.
단열벽부의 하부를 봉쇄함으로써, 단열벽부의 하부로부터의 방열을 억제할 수 있고, 공기배출구멍을 마련함으로써, 공기의 팽창에 따른 단열벽부의 파손을 방지할 수 있다.
또한 본드웨이퍼로서 실리콘 웨이퍼를 이용한 경우, 에칭액으로는, 암모니아수와 과산화수소수의 혼합수용액이고, 실리콘의 에칭작용이 있는 SC1을 이용하는 것이 바람직하다.
SC1은 파티클이나 유기물 오염을 제거하기 위하여, 이온주입박리법을 이용한 SOI웨이퍼의 제조공정에 있어서 빈번하게 이용되므로 효과가 높다.
또 이때, 온도조절은, 50℃ 이상, 80℃ 이하의 범위 내의 소정의 온도(예를 들어, 70℃)로 조절하는 것이 바람직하다.
에칭액의 온도가 50℃ 이상이면, 에칭속도가 적당하고, 막두께 조정에 시간이 너무 많이 걸리지 않는다. 또한, 에칭액의 온도가 80℃ 이하이면, 에칭속도가 너무 크지 않으므로, 막두께 조정을 행하기에 적합하다.
또한, 본 발명의 접합 웨이퍼의 제조방법에 있어서의 에칭공정(세정공정) 전체는, 예를 들어 도 2와 같은 세정라인에 의해 행해진다.
도 2 중 A는 로드에어리어, B는 제1 세정에어리어(알칼리), C는 제2 세정에어리어(산), D는 건조에어리어, E는 언로드에어리어이다. B의 제1 세정에어리어(알칼리)에서는, 상기 서술한 도 1의 약액조(1)에 SC1 등의 알칼리성의 에칭액을 이용하여 에칭 후, 린스조(11), 린스조(12)에서 린스한다. C의 제2 세정에어리어(산)에서는, 에칭액을 SC2(염산과 과산화수소수의 혼합수용액으로 실리콘의 에칭작용없음) 등의 산성의 에칭액으로 하여 제1 세정에어리어와 마찬가지로 에칭 및 린스를 행한다.
한편, 상기 서술한 도 1은, 도 2 중 화살표방향으로부터 본 약액조(1)의 개략단면도이다.
또한, 물론, 본 발명의 접합 웨이퍼의 제조방법에 있어서의 에칭공정을 일반적인 경면연마웨이퍼(PW웨이퍼)의 에칭공정(세정공정)에 적용하는 것도 가능한데, PW웨이퍼의 두께는 μm의 오더로 관리되어 있으므로, nm 미만의 취대를 엄밀하게 조정하는 것을 목적으로 한 본 발명의 접합 웨이퍼의 제조방법에 있어서의 에칭공정을 적용하여도, 얻어지는 효과는 적다.
이상과 같이, 본 발명의 세정조를 이용하여 박막(SOI층)의 막두께 조정을 행하면, 막두께 조정을 매우 균일하게 행할 수 있으므로, 웨이퍼 면내에서 ±0.5nm의 박막 막두께균일성이 요구되는 접합 웨이퍼를 고수율로 제조할 수 있다.
실시예
이하, 실험예, 실시예, 및 비교예를 이용하여 본 발명을 구체적으로 설명하나, 본 발명은 이것들로 한정되지 않는다.
(실험예)
상기 서술한 바와 같이, 도 1 중의 클린에어와 약액조(1)나 도 2 중의 린스조(11) 등의 간에 열교환이 행해지므로, 약액조의 주위나 약액 중에 미량의 온도분포가 생겨, 웨이퍼 면내나 웨이퍼간의 취대에 미소한 차이가 발생하는 것이라 추정된다.
세정(에칭) 중 약액 중의 미소한 온도차(웨이퍼간, 웨이퍼 면내)의 측정은 곤란하므로, 도 2의 B로 표시되는 제1 세정에어리어에 있어서, 1배치(25매)의 SOI웨이퍼(직경 300mm의 실리콘 단결정 웨이퍼로 이루어진 베이스웨이퍼 상에 SiO2로 이루어진 매립 산화막층과 실리콘 단결정층으로 이루어진 SOI층이 순차 적층된 구조)의 반복세정을 행하여, 웨이퍼간이나 웨이퍼 면내의 취대를 조사하는 실험을 행하였다.
도 6은 1배치의 웨이퍼간의 취대를 비교한 그래프로, SOI웨이퍼 25매를 배치한 웨이퍼 캐리어의 각 슬롯위치에 있어서의 평균취대(세정 전후에 SOI층 막두께를 전면 측정하여 구한 취대의 평균값)를 나타내고 있다.
도 6의 그래프로부터, 웨이퍼 캐리어 내에 있어서, 구동에어리어측(메인배기측)에 배치된 웨이퍼의 취대가 적은 것을 알 수 있다. 즉, 약액조의 구동에어리어측(메인배기측)의 액온이 상대적으로 낮은 것이 추정된다.
다음에, 웨이퍼 면내의 취대를 비교하기 위하여, 노치부가 최상부가 되도록 SOI웨이퍼를 웨이퍼 캐리어 내에 배치하여 반복세정을 행한 웨이퍼의 세정 전후의 막두께를, 웨이퍼 중심선으로부터 좌우에 R/2의 위치(R: 반경)에서의 측정(도 8 참조)을 행하고, 양자의 측정위치에 있어서의 평균취대를 산출하여 플롯한 그래프를 도 7에 나타낸다.
도 7의 그래프로부터, 로드에어리어측의 반면에 비해, 린스조측의 반면의 평균취대가 적은 것을 알 수 있다. 즉, 린스조측의 액온이 상대적으로 낮은 것이 추정된다.
(실시예 및 비교예)
도 2의 세정라인의 제1 세정에어리어(B)(도 1의 세정라인의 세정에어리어)를 이용하고, 단열벽부(2)를 갖는 본 발명의 제1의 실시형태의 세정조(1)를 이용한 경우(실시예)와, 단열벽부가 없는 종래의 세정조를 이용한 경우(비교예)에 1배치(25매)의 SOI웨이퍼를 반복세정(에칭)하여, 취대를 비교하였다.
[세정조건]
(세정플로우)
SC1(75±1℃)→린스(25℃)→린스(25℃)를 6회 반복하였다.
(세정조)
재질: 투명석영, 두께 3mm(조본체부, 오버플로우받이부, 단열벽부 공통)
구조:
(오버플로우받이부)
세정용 웨이퍼의 상단보다 30mm 위의 위치에 저부를 배치하였다.
(단열벽)
세정용 웨이퍼의 하단보다 30mm 아래의 위치까지 마련하였다.
[사용웨이퍼]
이온주입박리법(본드웨이퍼 및 베이스웨이퍼로서 실리콘 단결정 웨이퍼를 사용)에 의해 제작되고, 박리 후에 희생산화처리 및 평탄화열처리를 행하고, SOI층의 평균막두께가 90nm, 막두께레인지(웨이퍼 면내)가 1.0nm(±0.5nm)로 조정된 SOI웨이퍼 25매(직경 300mm, 결정방위<100>)를 사용하였다. 한편, 이 25매의 SOI웨이퍼는, 배치내의 웨이퍼간의 막두께레인지(최대-최소)도 1.0nm로 조정되어 있다.
[SOI막두께측정]
ADE사제 Acumap에 의해 주변 3mm를 제외한 전면(4237점)을 측정하였다.
[표 1]
Figure 112016070723279-pct00001

표 1에 나타나는 바와 같이, 실시예의 25매에 대해서는, SC1로의 세정을 6회 반복한 후의, 배치내 취대공차, 평균취대레인지는 각각 0.06nm, 0.03nm로 작았으며, 웨이퍼간, 웨이퍼 면내 모두 막두께레인지 1.0nm(±0.5nm)의 막두께균일성을 거의 유지하고 있었다. 한편, 비교예의 25매에 대해서는, 배치내 취대공차, 평균취대레인지가 각각 0.39nm, 0.40nm로 컸으며, 웨이퍼간, 웨이퍼 면내 모두 막두께레인지가 약 1.4nm로 악화되었다.
이상과 같이, 본 발명의 세정조를 이용하여 박막(SOI층)의 막두께 조정을 행하면, 막두께 조정을 매우 균일하게 행할 수 있으므로, 막두께 조정을 위한 에칭 후에도 막두께균일성이 유지된 접합 웨이퍼를 고수율로 제조할 수 있음이 분명해졌다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (12)

  1. 반도체 웨이퍼를 세정액에 침지하여 세정하는 반도체 웨이퍼의 세정조로서,
    석영으로 이루어지며, 상기 세정액을 저류하고, 복수의 상기 반도체 웨이퍼를 상기 세정액 중에 침지하는 조본체부와,
    석영으로 이루어지며, 상기 조본체부의 개구부의 주위에 마련되어, 상기 조본체부의 개구부 상단으로부터 오버플로우한 상기 세정액을 받는 오버플로우받이부와,
    상기 조본체부의 주위에 마련되어 있는 단열벽부
    를 구비하고,
    상기 단열벽부는 끊어짐 없이 상기 조본체부를 둘러싸고 있어, 상기 단열벽부와 상기 조본체부의 측벽 사이에 중공층이 형성되어 있는 것이고,
    상기 단열벽부는, 상기 오버플로우받이부로부터 하방으로 연재(延在)해 있는 것이고,
    상기 단열벽부의 하부는 개방되어 있는 것을 특징으로 하는,
    반도체 웨이퍼의 세정조.
  2. 제1항에 있어서,
    상기 오버플로우받이부의 저면은, 상기 침지된 반도체 웨이퍼의 상단보다 상방에 위치하고,
    상기 단열벽부의 하단은, 상기 침지된 반도체 웨이퍼의 하단보다 하방에 위치하는 것을 특징으로 하는,
    반도체 웨이퍼의 세정조.
  3. 제1항에 있어서,
    상기 단열벽부의 하부에, 정류판이 마련되어 있는 것을 특징으로 하는,
    반도체 웨이퍼의 세정조.
  4. 제3항에 있어서,
    상기 정류판은, 상기 침지된 반도체 웨이퍼의 하단보다 하방에 마련되어 있는 것을 특징으로 하는,
    반도체 웨이퍼의 세정조.
  5. 본드웨이퍼의 표면에, 수소이온 및 희가스이온으로부터 선택되는 1종류 이상의 가스이온을 이온주입하여 상기 본드웨이퍼 내부에 이온주입층을 형성하고, 상기 본드웨이퍼의 이온주입한 표면과 베이스웨이퍼의 표면을 직접 또는 절연막을 통해 접합한 후, 상기 이온주입층을 박리면으로 하여 본드웨이퍼를 박리함으로써, 상기 베이스웨이퍼 상에 박막을 갖는 접합 웨이퍼를 제작한 후, 상기 박막의 두께감소가공을 행하는 접합 웨이퍼의 제조방법으로서,
    상기 두께감소가공을 행하는 공정은, 온도조절된 에칭액을 채운 약액조에 상기 접합 웨이퍼를 침지하여 상기 박막을 에칭함으로써 상기 박막의 막두께 조정을 행하는 에칭단계를 포함하고,
    상기 에칭단계에 있어서, 상기 약액조로서 제1항 내지 제4항 중 어느 한 항의 반도체 웨이퍼의 세정조를 이용하여, 상기 박막을 에칭하는 것을 특징으로 하는,
    접합 웨이퍼의 제조방법.
  6. 제5항에 있어서,
    상기 본드웨이퍼로서 실리콘 웨이퍼를 이용하고, 상기 에칭액으로서 암모니아수와 과산화수소수의 혼합수용액을 이용하는 것을 특징으로 하는,
    접합 웨이퍼의 제조방법.
  7. 제5항에 있어서,
    상기 온도조절은, 50℃ 이상, 80℃ 이하의 온도로 조절하는 것을 특징으로 하는,
    접합 웨이퍼의 제조방법.
  8. 제6항에 있어서,
    상기 온도조절은, 50℃ 이상, 80℃ 이하의 온도로 조절하는 것을 특징으로 하는,
    접합 웨이퍼의 제조방법.
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