CN101548369B - 制造绝缘体上半导体结构的方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000012212 insulator Substances 0.000 title description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 135
- 238000000034 method Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 23
- 239000012298 atmosphere Substances 0.000 claims abstract description 19
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000001301 oxygen Substances 0.000 claims abstract description 19
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 19
- 230000008569 process Effects 0.000 claims abstract description 19
- 239000011248 coating agent Substances 0.000 claims description 93
- 238000000576 coating method Methods 0.000 claims description 93
- 230000009467 reduction Effects 0.000 claims description 12
- 229910017083 AlN Inorganic materials 0.000 claims description 10
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 10
- 239000000428 dust Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 229910052594 sapphire Inorganic materials 0.000 claims description 6
- 239000010980 sapphire Substances 0.000 claims description 6
- 230000003313 weakening effect Effects 0.000 claims description 6
- 239000010432 diamond Substances 0.000 claims description 5
- 229910003460 diamond Inorganic materials 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 5
- 230000005284 excitation Effects 0.000 claims description 3
- 230000005693 optoelectronics Effects 0.000 abstract 2
- 230000007423 decrease Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000004220 aggregation Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 239000013590 bulk material Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000002045 lasting effect Effects 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- ORILYTVJVMAKLC-UHFFFAOYSA-N adamantane Chemical compound C1C(C2)CC3CC1CC2C3 ORILYTVJVMAKLC-UHFFFAOYSA-N 0.000 description 1
- 229910001573 adamantine Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000572 ellipsometry Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
本发明涉及对用于电子器件或光电器件的结构进行处理的过程，所述结构顺次包括：衬底、所具有的导热性大致高于由半导体材料的氧化物制成的氧化物层的导热性的介电层、由所述半导体材料的氧化物制成的氧化物层、由所述半导体材料制成的薄半导体层，其特征在于，该过程包括在惰性气氛或还原性气氛中，使用为激励所述氧化物层的大量氧扩散通过所述半导体层从而使所述氧化物层的厚度减小预定值而选择的温度值和持续时间来对所述结构进行热处理的步骤。本发明还涉及包括所述热处理的制造用于电子器件或光电器件的结构的过程。
Description
技术领域
本发明涉及用于电子器件或光电器件的绝缘体上半导体(SeOI)结构的制造，所述绝缘体上半导体结构类似于SOI结构(“绝缘体上硅结构”)且具有高的导热性。
背景技术
SeOI结构包括衬底、介电层以及顶部半导体层，介电层使顶层与衬底电绝缘。
SeOI结构通常通过经由所述介电层的晶片键合技术来制造，所述介电层起到顶层与衬底之间的电绝缘体以及键合层这两者的作用。
作为良热导体的所述SeOI结构尤其应用于发散从要在SeOI的顶层中制造的元件中释放的热量。这对于像高功频元件那样的能够释放大量热量的元件而言尤其有用。
为了这个目的，已知提供了一种具有高导热性的(多种)材料(如单晶SiC或多晶SiC)的衬底。
对于这些种类的结构而言，还应该理解，其具有作为热能的良好导体的介电层。
为了这个目的，已知在衬底与顶层之间设置了一种介电氮化物层(如Si3N4或SixNyOz)。
然而，由于氮化物材料具有糟糕的键合特性这一事实，很难通过晶片键合的方式来制造这些SeOI结构。
SiO2具有更好的键合特性，但其具有低导热性。
因此，存在如下需求，即制造实现了高质量键合且具有高导热性的SeOI结构。
发明内容
为了实现这些目的并克服现有技术中的缺陷，本发明根据其第一方面提出了一种对用于电子器件或光电器件的结构进行处理的过程，该结构顺次包括：
-衬底，
-介电层，该介电层具有的导热性大致高于由半导体材料的氧化物制成的氧化物层的导热性，
-氧化物层，该氧化物层由所述半导体材料的氧化物制成，
-薄半导体层，该薄半导体层由所述半导体材料制成，
其特征在于，该过程包括在惰性气氛或还原性气氛中使用为激励所述氧化物层的大量氧扩散通过所述半导体层，从而使所述氧化物层的厚度减小预定值而选择的温度值和持续时间来对所述结构进行热处理的步骤。
在第二方面中，本发明提出了一种制造用于电子器件或光电器件的结构的过程，其特征在于，该过程包括以下步骤：
(a)提供具有确定厚度的半导体层，所述半导体层由半导体材料制成；
(b)提供受纳晶片(receiving wafer)：该受纳晶片顺次包括衬底和由介电材料制成的顶部介电层，所述介电材料具有的导热性高于由所述半导体材料的氧化物制成的氧化物层的导热性；
(c)将所述薄半导体层键合到所述受纳晶片，使得所述介电层被夹在所述薄半导体层与所述衬底之间，该键合步骤包括在由所述半导体材料的氧化物制成的键合界面形成氧化物层的步骤；因此形成了顺次包括所述衬底、所述介电层、所述氧化物层以及所述薄半导体层的结构；
(d)在惰性气氛或还原性气氛中使用为使所述氧化物层的大量氧扩散通过所述薄半导体层，从而使所述氧化物层的厚度减小预定值而选择的温度值和温度持续时间来对所述结构进行热处理。
由于所述结构的构造，键合功能(由所述氧化物层确保)与电绝缘功能(由所述介电层确保)相分离。
因此，能够制造具有导热性非常好的介电层的SeOI，同时确保高质量的键合(例如类似于经由氧化物层的键合)。实际上，在将氧化物层用于确保所述半导体层与所述衬底之间的高质量键合时，所述氧化物层会在热处理过程中被分解(步骤(d))，而留下所述介电层作为SeOI的唯一介电层。
这种制造结构的过程的一些其它特点包括：
-将步骤(c)的所述氧化物层形成在所述介电层上；
-或者，将步骤(c)的所述氧化物层形成在所述薄半导体层上；
-或者，将步骤(c)的所述氧化物层形成在所述介电层和所述半导体层上；
-步骤(a)包括提供其中具有所述半导体层的供体晶片的步骤，该过程还包括在步骤(c)与步骤(d)之间削减所述供体衬底以只保留键合到所述衬底上的所述半导体层的步骤；
-该过程在步骤(a)之前还包括将原子物质(atom species)注入所述供体晶片以在所述半导体层之下形成弱化区的步骤，而且所述削减所述供体晶片的步骤包括提供能量以使所述半导体层在所述弱化区与所述供体晶片脱离的步骤；
-根据确定的配置首先选择所述温度，之后选择所述确定的厚度以确定所述持续时间，或者选择所述持续时间以确定所述确定的厚度，做出这些选择以将所述氧化物层的厚度减小确定的值；
-所述温度介于1100℃与1250℃之间，例如为大约1200℃；
-选择确定的厚度和温度以使步骤(d)中的所述氧化物层的平均还原速率为至少0.5埃每分钟；
-所述半导体层的厚度介于大约250埃与大约5000埃之间，所述温度大约为1200℃，而所述持续时间介于大约5分钟与5小时之间；
-所述氧化物层具有的厚度介于大约100埃与大约500埃之间；
-进行所述热处理从而基本上去除整个所述氧化物层；
-在所述热处理后留下所述氧化物层的一部分；
-考虑到将在所述半导体层中制造的元件，所述介电层具有足以在步骤(d)后使所述半导体层与所述衬底电绝缘的厚度；
-所述介电层由氮化物材料、金刚石、氧化铝(Al2O3)、氮化铝(AIN)、蓝宝石制成；
-所述介电层含有Si3N4；
-所述介电层的厚度在
到
的范围内；
-所述衬底由如SiC那样的具有高导热性的材料制成。
附图说明
通过阅读下面的说明，以下附图所例示的本发明的其它特点、目的、以及优点将变得更加清楚：
图1示出了根据本发明的结构的示意性剖面图。
图2A至图2E示出了制造所述结构的过程的不同步骤。
图3和图4是例示了扩散现象的所述结构的示意性剖面图。
图5是示出了在根据本发明的热处理后的所述结构内的氧气分布的图。
图6示出了在根据本发明的热处理后以椭圆偏振测量法(ellipsometry)测量的在SOI晶片内经热处理的BOX的BOX厚度与BOX的整个面积的差异。
具体实施方式
参照图1，示出了将对其执行根据本发明的处理的结构60。
结构60包括衬底10、介电层30、氧化物层40以及薄半导体层50。
介电层30由其导热性高于由所述半导体材料的氧化物制成的氧化物层的导热性的材料制成。该介电层30可由氮化物材料制成，或由金刚石、氧化铝(Al2O3)、氮化铝(AIN)、蓝宝石制成。
该结构60会经受热处理以分解氧化物层40并且获得包括衬底10、介电层30以及半导体层50’的SeOI结构。优选的是，半导体层50’包括经脱氧的氧化物层40以及所述薄半导体层50(见图2E)。另选的是，SeOI结构包括衬底10、介电层30以及半导体层50’，该半导体层50’包括由氧化物层40的部分分解而形成的非常薄的氧化物层、以及所述薄半导体层50。
衬底10加固了整个结构60。为了这个目的，衬底10具有足够的厚度，一般而言是数百微米。
衬底10可由例如Si、Ge、SiC、GaN、蓝宝石、玻璃、石英、或其他材料的单个块状材料形成。优选的是，衬底10由具有高导热性的材料如单晶硅SiC或多晶硅SiC制成。
另选的是，衬底10是由至少两种材料相互堆叠而形成的复合结构。
半导体层50由至少一种半导体材料制成。
半导体层50可由Si、SiC、Ge、SiGe、SiGeC、III-V材料、II-VI材料或其它半导体材料制成。半导体层50可另选地是上述这些材料中的至少两种材料的组合或叠加和/或多个子层的叠加。
半导体材料是单晶质、多晶质或非晶质。半导体材料可以是有杂质的或没有杂质的、多孔的或非多孔的。
半导体层50以利于受纳电子元件或光电元件的方式形成。
根据本发明，使半导体层50很薄是有利的。有利的是半导体层的厚度小于大约5000埃，尤其是小于2500埃。例如，半导体层50可具有介于大约250埃与2500埃之间的厚度，或者具有介于大约250埃与1200埃之间的厚度。特别地是，可以在500埃与1000埃之间选择半导体层50的厚度以加速氧扩散。
所述氧化物层40隐埋在结构60中，位于介电层30与半导体层50之间。
氧化物层40由所述半导体材料的氧化物制成。如果半导体层50由多个半导体子层构成，则氧化物层40由相邻的子层的半导体材料的氧化物制成。
例如，如果半导体层50由Si制成，则氧化物层40由SiO2制成。
该氧化物层40被配置为具有粘着特性。应该注意的是，该氧化物层40未被配置为具有使将要形成在半导体层50中的电子元件或光电元件与衬底10电绝缘的电绝缘特性。
氧化物层40可以很薄。
可将氧化物层40的厚度选为小于500埃或比该厚度更小。例如，该厚度可以介于大约100埃与大约500埃之间，或介于大约200埃与大约500埃之间。
如果半导体层50最初根据Smart
(智能剥离)技术通过(经由氧化物层40的)键合转变而来，并且如果还执行了热处理以增加氧化物层40的密度，则可以认为选择350埃与500埃之间的厚度是最优的。实际上，可以这样来选择该厚度，即该厚度既确保了高质量的Smart
技术(例如使得可以在界面处捕获水)，且又可以在相对短的时间内分解氧化物层40。
介电层30隐埋在结构60中，位于衬底100与氧化物层40之间。
介电层30由具有高导热性的介电材料如所述半导体材料的氮化物(如Si3N4、SixOyNz)、金刚石、氧化铝(Al2O3)、氮化铝(AIN)、或蓝宝石制成。
当介电层30的导热性高于氧化物层40的导热性时，或者更具体地说，当介电层30的导热性在室温条件下大于10W·cm-1·K-1时，介电层30被认为具有高导热性。
该介电层30可以很薄。
该介电层30被配置为具有使将要形成在半导体层50中的电子元件或光电元件与衬底10至少部分电绝缘的电绝缘特性。应该注意的是，介电层30未被配置为还具有粘着特性。
此外，介电层30被配置为传导确定量的热量。
如果介电层30由氮化物材料(如Si3N4)、金刚石、氧化铝(Al2O3)、氮化铝(AIN)、蓝宝石制成，则其厚度可以类似于或小于5000埃，如在1000-5000埃的范围内。另外，该厚度可以介于大约100埃与大约1000埃之间或介于大约200埃与大约500埃之间。其厚度还可以是几埃。
而且，优选地将该介电层30形成为具有一致的厚度。所获得的一致度值可以是+/-3％或更小。
如图2A至图2E所示，可以通过在第一晶片70与第二晶片80之间的晶片键合技术进行结构60的制造。
特别的是，参照图2A，可以首先通过向第一晶片70提供所述衬底10和作为顶层的所述介电层30来执行所述制造。
在优选的实施方式中，介电层30形成在衬底10上。
该介电形成的目的是为了提供具有预定厚度的隐埋介电层，以便在键合后形成对热能具有高导热性的SeOI结构的绝缘体部分，该结构的该绝缘体部分是介电层30。
介电层30可以是通过对衬底10的顶部进行氮化所形成的氮化物层。
例如，如果衬底10具有由Si或SiGe制成的表层，则通过氮化可以在该表面上形成Si3N4层20。
另选的是，可以通过淀积(例如，CVD)由介电材料制成的聚集体(aggregate)来形成介电层30。
例如，可以淀积Si3N4或金刚石的聚集体。
控制介电形成的参数(如温度、气流)，使得介电层30成为将在半导体层50中制造的元件与衬底10之间的介电阻挡。具体来说，介电层30的材料、厚度、以及最终的本征结构(intrinsic structure)都是基于此目的而选择的。
应该注意的是，与现有技术相同，介电层30并非旨在成为键合层。因此，在键合界面处不会发现缺陷，且其质量更好。
此外，可以选择介电形成参数以改善与衬底10的界面，减少所述界面处的缺陷，并且获得良好的厚度均匀性。
之后，可以降低介电层30的厚度使其小于键合层的标准厚度。
根据本发明有利的是，介电层30很薄。例如，介电层30在键合后具有介于大约1000埃与5000埃之间的厚度，或者具有介于大约200埃与大约500埃之间的厚度，或者具有介于350埃与500埃之间的厚度。
当然，为了传导确定量的热能，介电层30还必需足够厚。
参照图2B，第二个步骤包括提供其中具有半导体层50的所述第二晶片80的步骤，所述半导体层50位于所述第二晶片80的限定了前表层的的表面处。
第二晶片80可由单个块状材料制成，半导体层50则位于该块状材料内或在该块状材料上生长。
另选的是，第二晶片80可以是包括支撑衬底和多层结构(未示出)的复合晶片。具体来说，第二晶片80可包括在支撑衬底与半导体层50之间的缓冲结构，设置该缓冲结构是为了调整这两个元件之间的晶格参数和/或限制缺陷。例如，第二晶片80包括Si支撑衬底、SiGe缓冲层(其中，从支撑衬底开始Ge浓度持续增加)、以及在SiGe缓冲层上的SiGe或Ge和/或应变Si半导体层50。可以在这些材料中加入一些碳。
有利的是，半导体层50是外延生长的。
使用LPD(或更具体地说是LPCVD)、CVD以及MBE(分别表示液相淀积(Liquid Phase Deposition)、化学气相淀积(Chemical VapourDeposition)、以及分子束外延(Molecular Beam Epitaxy))的已知技术，能够获得外延层的晶体生长。
参照图2C，第三个步骤包括以下步骤：以使得半导体层50朝向介电层30的方式将第一晶片70键合到第二晶片80。
有利的是，首先通过已知键合技术(参见例如“Semiconductor WaferBonding Science and Technology”，Q.-Y.Tong and U.WileyInterscience publication，Johnson Wiley & Sons，Inc，以获得更多细节)来执行键合。因此，例如可以完成亲水表面或经亲水处理的表面的分子键合。
在键合前可以执行已知的清洁步骤。
可选地，在对将要键合的两个表面中的一个和/或另一个进行等离子处理之后，执行常规的退火或RTA(rapid thermal annealing，快速热退火)处理。
参照图2C，在键合前，在半导体层50和/或介电层30上形成所述氧化物层40，以使其在键合后隐埋在键合界面处。
该氧化物层40通过特定方式形成在半导体层50和/或介电层30上。
氧化物层40可以通过对半导体层50的顶部的氧化而形成。
例如，如果半导体层50由Si或SiGe制成，则可以通过氧化在表面上形成SiO2层40。
另选的是，可以通过在半导体层50和/或介电层30上淀积由氧化物材料构成的聚集体而形成氧化物层40。
例如，可以淀积SiO2聚集体。
对形成氧化物的参数进行控制，使得氧化物层40成为厚度足以确保第一晶片70与第二晶片80之间的足够粘着性的键合层。
尤其是，如果计划在第一晶片70中执行Smart
技术，则氧化物层40必需具有足够的厚度以避免与在键合界面捕获的水和颗粒相关的问题，这些问题在后续热处理过程中，将在半导体层50中造成一些界面缺陷和/或气泡。
另一方面，该厚度优选地不要太大，以避免分解热处理持续时间太长。
氧化物层40可具有小于600埃的厚度，或者小于500埃的厚度，或者介于200埃与500埃之间的厚度。如前面已说明的那样，优选的厚度介于350埃与500埃之间。
参照图2C，如前面已说明的那样，第二晶片80与第一晶片70键合在一起，使得氧化物层40位于界面处。
可选的是，额外执行至少一个热处理的步骤以加强界面处的键合。
参照图2D，所述结构60是通过对第二晶片80进行削减以去除后部而获得的。仅保留了半导体层50。
可以单独或组合使用任意的晶片削减技术，诸如化学刻蚀技术、研磨并抛光、技术人员所熟知的Smart
技术(参见例如Jean-PierreColinge的《Kluwer Academic Publishers》中(p.50 et 51)的《Silicon-On-Insulator Technology：Materials to VLSI，2nd Edition》)。
特别是，如果使用Smart
技术，则在键合前以选定的能量和剂量将原子物质(诸如氢、氦或它们的组合、和/或其它原子物质)注入第二晶片80，以在第二晶片80内的接近半导体层50的厚度的深度处产生弱化区。可以在形成氧化物层40之前或之后执行注入。最后，一旦执行了键合，Smart
技术包括供应适当能量(诸如热能和/或机械能)，以在弱化区断开键合，并由此使后部60从半导体层50脱离。
为了获得光滑且均匀的半导体层50，可以在削减步骤之后执行可选的精加工步骤(通过抛光、CMP、清洁、......)。此精加工步骤可在接下来要描述的热处理之前或之后执行。
根据本发明，也能够不受限制地提供其它步骤。
所获得的结构60顺次包括衬底10、介电层30、氧化物层40、以及薄半导体层50。
接下来执行根据本发明的热处理以还原或去除氧化物层40的厚度。
在惰性气氛或还原性气氛例如氩气氛或氢气氛或它们的混合中执行热处理。
参照图2E，执行热处理使得通过经由半导体层50的氧扩散来在厚度上还原氧化物层40或将其完全分解。
最终的结构100是SeOI结构，其具有由介电层30并最终由氧化物层40的很薄的剩余部分形成的绝缘体部分。
SeOI结构100的半导体部分50’是半导体层50和氧化物层40的经脱氧部分。应该注意，在所述热处理过程中，半导体层50的一部分可能因惰性气体处理而已蒸发。
为了例示由氧扩散而引起的对氧化物层40的还原，图3和图4分别示出了结构60的剖面图，其中一个是在扩散过程中，而另一个是在扩散之后。
结构60包括由厚度为dox的氧化物层40隔开的两个扩散域：
-左侧(顶部半导体层50)以及
-右侧(衬底10-介电层30)。
假设氧气的扩散是一维的——扩散公式为：
其中：x轴相对于层平面横向延伸，其原点位于氧化物层40的中央，并且其在半导体层50中指向正值，而在块状衬底10中指向负值。
C(x，t)是在时间t和位置x的氧浓度。
D(T)是在半导体中氧的扩散系数(单位：cm2/s)。
图5示意性地示出了在热处理过程中氧在所述结构中的分布。
如果顶部半导体层50足够薄，则氧化物层40的一些氧可扩散通过该半导体层50并在该半导体层50的表面处蒸发到所述气氛中。
从边界条件可以推导出，扩散因选择惰性气氛作为所述气氛而被加速。
特别是，如果惰性气氛含有氢并且所述半导体层50是硅，则在所述半导体层50的表面发生下列反应：
如果气氛是H2，则SiO2+H2→H2O+SiO↑
如果气氛是Ar，则SiO2+Si→2SiO↑
为了提高扩散的效率，可以对半导体层50的表面进行在先脱氧。
介电层30防止扩散通过衬底10。
接着，在确定的时间之后，如果半导体层50的厚度相对于氧扩散长度(D*t)1/2较小，经过申请人计算，扩散时间是可接受的。
在这种情况下，在大约1200℃，所确定的时间是大约100s。
在这种条件下，稳态流量被定义为：
F＝D(T)*C0(T)/dSe，
其中：dSe是半导体层50的厚度，而C0(T)是在退火温度条件下半导体中的平衡氧溶解度(equilibrium oxygen solubility)。
用于将氧化物层40的厚度dox降低预定值Δdox的氧分解时间是：
其中：N是氧化物中氧原子的浓度。
例如，如果半导体层50由单晶硅Si制成，N＝4.22e22，并且氧化物层40由SiO2制成，且如果dSe＝1000埃且Δdox＝20埃，则：
time＝1.86e-12*exp(4.04eV/kT)
申请人论证了，影响时间的主要参数是退火温度以及顶部半导体层50的厚度。
例如，基于数值模拟，在Ar气氛或H2气氛中，在顶部Si层厚度为1000埃的情况下，分解20埃的界面SiO2的最低退火条件是：
-1100℃，两个小时，或者
-1200℃，10分钟，或者
-1250℃，4分钟。
之后，选择热处理的温度及持续时间以激励氧化物层40的大量氧扩散通过半导体层50。
之后，氧化物层40的厚度减小预定的值。
此外，也可以在形成半导体层50时选择其厚度，以便激励所述扩散。
特别是，半导体层50的厚度和热处理的温度决定了氧化物层40的平均还原速率。厚度越大，则速率越低。温度越高，则速率越高。
例如，可预先确定所述厚度和温度，使得氧化物层40的平均还原速率达到至少大约0.5埃每分钟。为了这个目标，针对大约1200℃的温度，选择(110)Si单晶硅层10的厚度为小于2500埃。
之后仅需要控制热处理的持续时间，以将氧化物层10的厚度准确地减小预定的值。
另选的是，选择半导体层50的厚度，以便通过以预定持续时间和预定温度执行热处理，来将氧化物层40削减预定的值。
可将预定温度选择为大约1000℃-1300℃，且特别地是大约1100℃或1200℃。
半导体层50的厚度可以介于大约250埃与大约1000埃之间，预定温度为大约1200℃，而预定持续时间介于大约5分钟与5小时之间。
执行热处理，以便将氧化物层40削减预定厚度。
通过精确调整热处理的参数，能够精确控制对氧化物层40中的材料的还原，从而最终获得具有期望厚度的氧化物层40。
根据本发明，能够准确地控制SeOI的氧化物层40的厚度。
特别是，能够去除整个氧化物层40。
另选的是，能够保留很薄的氧化物层(大约10埃-100埃)，从而改善界面处的电特性(即降低小孔砂眼)。
此外，能够以其厚度大于极限厚度的氧化物层40来执行半导体层50与衬底10之间的键合，其中超过所述极限厚度就可避免半导体层50的变形和气泡。
另外，随着半导体层50劣化风险的降低，半导体层50的厚度也能够降低，同时仍遵守制造规范。
因此，要在半导体层50中制造的元件能够更小型化并且具有比现有技术更低的功耗。
本发明的主要优点是即使执行了扩散热处理，也仍能够保持介电层30的初始结构。实际上，介电层30不用于键合，因此能够保持其初始介电特性和热特性。
之后在不考虑下次热处理的情况下，能够对介电层30的介电特性进行非常精确地初始校准。
Claims (23)
1.一种对用于电子器件或光电器件的结构进行处理的方法，所述结构顺次包括：
-衬底，
-介电层，该介电层所具有的导热性大致高于由半导体材料的氧化物制成的氧化物层的导热性，
-氧化物层，该氧化物层由所述半导体材料的氧化物制成，
-薄半导体层，该薄半导体层由所述半导体材料制成，
其特征在于，该方法包括在惰性气氛或还原性气氛中，使用为激励所述氧化物层的大量氧扩散通过所述薄半导体层从而使所述氧化物层的厚度减小预定值而选择的温度值和持续时间、来对所述结构进行热处理的步骤；其中
所述氧化物层具有在10nm至50nm之间的厚度；并且
所述薄半导体层具有在250埃至5000埃之间的厚度。
2.一种制造用于电子器件或光电器件的结构的方法，其特征在于，该方法包括以下步骤：
(a)设置具有确定的厚度的薄半导体层，所述薄半导体层由半导体材料制成；
(b)设置受纳晶片，该受纳晶片顺次包括衬底以及由介电材料制成的顶部介电层，所述顶部介电层具有的导热性高于由所述半导体材料的氧化物制成的氧化物层的导热性；
(c)将薄半导体层键合到所述受纳晶片，使得所述介电层被夹在所述薄半导体层与所述衬底之间，该键合步骤包括在键合界面处形成由所述半导体材料的氧化物制成的氧化物层的步骤；因此所形成的结构顺次包括所述衬底、所述介电层、所述氧化物层以及所述薄半导体层；
(d)在惰性气氛或还原性气氛中，使用为使所述氧化物层的大量氧扩散通过所述薄半导体层从而使所述氧化物层的厚度减小预定值而选择的温度值和温度持续时间、来对所述结构进行热处理；其中
所述氧化物层具有在10nm至50nm之间的厚度；并且
所述薄半导体层具有在250埃至5000埃之间的厚度。
3.根据权利要求2所述的制造结构的方法，其中，步骤(c)的所述氧化物层形成在所述介电层上。
4.根据权利要求2所述的制造结构的方法，其中，步骤(c)的所述氧化物层形成在所述薄半导体层上。
5.根据权利要求2所述的制造结构的方法，其中，步骤(c)的所述氧化物层制成在所述介电层和所述薄半导体层上。
6.根据权利要求2所述的制造结构的方法，其中，步骤(a)包括提供内部具有所述薄半导体层的供体晶片的步骤，其中，所述方法在步骤(c)与步骤(d)之间还包括削减所述供体晶片，以只保留键合到所述受纳晶片上的所述薄半导体层的步骤。
7.根据权利要求6所述的制造结构的方法，其中，该方法在步骤(a)之前还包括将原子物质注入所述供体晶片以在所述薄半导体层之下形成弱化区的步骤，并且其中所述削减所述供体晶片的步骤包括提供能量以使所述薄半导体层在所述弱化区处与所述供体晶片相脱离的步骤。
8.根据权利要求2至7中任一项所述的制造结构的方法，其中，首先选择所述温度，之后选择所述确定的厚度以确定所述持续时间，或者选择所述持续时间以确定所述确定的厚度，做出这些选择以将所述氧化物层的厚度减小确定的值。
9.根据权利要求1所述的制造结构的方法，其中，所述温度介于1100℃与1250℃之间。
10.根据权利要求9所述的制造结构的方法，其中，所述温度为1200℃。
11.根据权利要求2至7中任一项所述的制造结构的方法，其中，选择确定的厚度和温度以使步骤(d)中的所述氧化物层的平均还原速率为至少0.5埃每分钟。
12.根据权利要求1至7中任一项所述的方法，其中，所述薄半导体层的所述厚度介于250埃与5000埃之间，所述温度为1200℃，而所述持续时间介于5分钟与5小时之间。
13.根据权利要求1至7中任一项所述的方法，其中，所述氧化物层具有介于100埃与500埃之间的厚度。
14.根据权利要求1至7中任一项所述的方法，其中，进行所述热处理从而基本上去除整个所述氧化物层。
15.根据权利要求1至7中任一项所述的方法，其中，在所述热处理后留下了所述氧化物层的一部分。
16.根据权利要求2至7中任一项所述的方法，其中，考虑到将在所述薄半导体层中制造的元件，所述介电层具有足以在步骤(d)之后将所述薄半导体层与所述衬底电绝缘的厚度。
17.根据权利要求1至7中任一项所述的方法，其中，所述介电层具有高于10W·cm-1·K-1的导热性。
18.根据权利要求1至7中任一项所述的方法，其中，所述介电层由氮化物、金刚石或蓝宝石制成。
19.根据权利要求1至7中任一项所述的方法，其中，所述介电层由氧化铝(Al2O3)或氮化铝(AIN)制成。
20.根据权利要求18所述的方法，其中，所述介电层包括Si3N4。
21.根据权利要求1至7中任一项所述的方法，其中，所述介电层具有1000埃到5000埃范围内的厚度。
22.根据权利要求1至7中任一项所述的方法，其中，所述衬底由具有高导热性的材料制成。
23.根据权利要求22所述的方法，其中，所述衬底由SiC制成。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/IB2006/003957 WO2008078132A1 (en) | 2006-12-26 | 2006-12-26 | Method for producing a semiconductor-on-insulator structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101548369A CN101548369A (zh) | 2009-09-30 |
| CN101548369B true CN101548369B (zh) | 2012-07-18 |
Family
ID=38120318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800565250A Active CN101548369B (zh) | 2006-12-26 | 2006-12-26 | 制造绝缘体上半导体结构的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7615466B2 (zh) |
| EP (1) | EP2095406A1 (zh) |
| JP (1) | JP5368996B2 (zh) |
| KR (1) | KR101358361B1 (zh) |
| CN (1) | CN101548369B (zh) |
| WO (1) | WO2008078132A1 (zh) |
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-
2006
- 2006-12-26 CN CN2006800565250A patent/CN101548369B/zh active Active
- 2006-12-26 EP EP06842378A patent/EP2095406A1/en not_active Withdrawn
- 2006-12-26 JP JP2009543522A patent/JP5368996B2/ja active Active
- 2006-12-26 KR KR1020097009429A patent/KR101358361B1/ko active IP Right Grant
- 2006-12-26 WO PCT/IB2006/003957 patent/WO2008078132A1/en active Application Filing
-
2007
- 2007-03-08 US US11/683,731 patent/US7615466B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| EP2095406A1 (en) | 2009-09-02 |
| JP2010515253A (ja) | 2010-05-06 |
| CN101548369A (zh) | 2009-09-30 |
| JP5368996B2 (ja) | 2013-12-18 |
| WO2008078132A1 (en) | 2008-07-03 |
| KR20100014240A (ko) | 2010-02-10 |
| US7615466B2 (en) | 2009-11-10 |
| KR101358361B1 (ko) | 2014-02-06 |
| US20080153257A1 (en) | 2008-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
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