DE19907621B4 - Ätzmaskierung - Google Patents
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Abstract
Ätzmaskierung,
insbesondere zur Strukturierung von Polymeren oder nichtleitenden
Materialien in Plasmaätzprozessen,
mit mindestens einer Maskierschicht (10) auf mindestens einer Strukturierungsschicht (12)
auf einem elektrisch zumindest weitgehend isolierenden Substrat
(13), wobei zwischen der Maskierschicht (10) und der Strukturierungsschicht
(12) zumindest eine erste elektrisch leitende Leitschicht (11) vorgesehen
ist, dadurch gekennzeichnet, dass zwischen der Strukturierungsschicht (12)
und dem Substrat (13) eine zweite elektrisch leitende Leitschicht
vorgesehen ist.
Description
- Die Erfindung betrifft eine Ätzmaskierung, insbesondere zur Strukturierung elektrisch nichtleitender Materialien mit Plasmaätzprozessen, nach der Gattung des Hauptanspruches.
- Die Verwendung von Lack-, Oxid- oder Metallschichten als Ätzmaskierungen bei Trockenätzprozessen bzw. Plasmaätzprozessen, insbesondere zur Strukturierung von Polymeren wie beispielsweise Photolacken, ist in der Mikromechanik und der Mikroelektronik vielfach bekannt. Dazu sei auf das Buch „Ätzverfahren für die Mikrotechnik" von Michael Köhler, Verlag Wiley-VCH, verwiesen.
- Im einzelnen wird mit bekannten Ätzmasken und Strukturierungsverfahren auf einem Substrat zunächst eine Schicht aus einem im weiteren zu strukturierenden Material wie beispielsweise einem Photolack, einem Polymer oder einem Siliziumoxid abgeschieden. Auf dieser Schicht wird dann üblicherweise eine Maskierschicht aus einem Polymer, wie beispielsweise einem Photolack, oder einem oxidischen Material aufgebracht. Danach wird zunächst die Maskierschicht in an sich bekannter Weise photolithographisch strukturiert, um anschließend, beispielsweise über einen Plasmaätzprozeß, mit der so erzeugten Ätzmaskierung die darunter befindliche Schicht auf dem Substrat zu strukturieren. Abschließend wird die Ätzmaskierung auf der fertig strukturierten Schicht wieder entfernt.
- Bei einem derartigen Strukturieren von beispielsweise organischen Schichten oder Siliziumoxidschichten auf einem isolierenden Substrat unter Verwendung einer Photolackmaske oder einer oxidischen Ätzmaskierung, sind jedoch vielfach lateral über das Substrat unterschiedliche Ätzraten zu beobachten. Dies gilt besonders für Plasmaätzprozesse mit einer zusätzlich anliegenden Substratelektrodenspannung. Infolge der daraus resultierenden unterschiedlichen Ätzzeiten muß das gesamte Substrat mit den aufgebrachten Schichten daher solange geätzt werden, bis auch an den Stellen mit geringer Ätzrate alle gewünschten Strukturen freigeätzt sind. Da überdies die erzielten Ätzprofile von der Ätzzeit abhängig sind, treten neben einer verlängerten Gesamtätzzeit auch lateral unterschiedliche und unerwünschte Ätzprofile über dem Substrat auf. Ein weiteres Problem bei der Bearbeitung von isolierenden Substraten oder zu strukturierenden Schichten in Plasmaätzprozessen ist außerdem eine gegenüber entsprechenden leitenden Schichten insgesamt deutlich verminderte Ätzrate.
- Bei bekannten Plasmaätzanlagen auf Basis eines RIE- oder ECR-Plasmatrockenätzprozesses liegt das zu ätzende Substrat auf einer Elektrode auf, in die eine hochfrequente Wechselspannung bzw. Biasspannung (beispielsweise 13,56 MHz) eingekoppelt wird. Bei elektrisch isolierenden Substraten wird dabei das auftretende elektrische Feld stark geschwächt, da Freiräume zwischen der Elektrode und dem Substrat, Durchbiegungen des Substrates, insbesondere infolge eines Helium-Polsters zwischen dem Substrat und der Substratelektrode zur besseren Wärmeanbindung, Substratunebenheiten, das Substrat selbst und die darauf aufgebrachten Schichten als Dielektrikum wirken.
- Aufgrund der im Plasma vorhandenen Elektronen lädt sich die Substratoberfläche bzw. Schichtoberfläche bei elektrisch isolierenden Materialien zudem negativ gegenüber der Plasmakammer auf. Die so erzeugten Ladungen sind dabei nicht frei beweglich, so daß lokal unterschiedliche Potentiale auf der Substratoberfläche lokal unterschiedliche Biasspannungen bewirken, was letztlich Ursache für die erläuterten Inhomogenitäten ist.
- Es ist bekannt, eine leitfähige Schicht zum Ausgleich von Potentialunterschieden auf Bauelementen vorzusehen. So wird gemäß der Lehre von beispielsweise
DE 42 01 661 A1 u. a. vorgeschlagen, auf einem Siliziumsubstrat zunächst einen Siliziumdioxidfilm zu erzeugen, und danach auf diesen Siliziumdioxidfilm einen elektrisch leitfähigen AlSiCu-Dünnfilm aufzubringen. Dieser Dünnfilm stellt die eigentliche Strukturierungsschicht dar. Auf diesem AlSiCu-Dünnfilm wird weiter ein Kohlenstofffilm gebildet, worauf schließlich eine Photolackmaske aufgetragen und photolithographisch strukturiert wird. Durch Ätzverfahren wird die Struktur der Photolackschicht letztlich in den Dünnfilm übertragen. Dabei dient der Kohlenstofffilm der Verbesserung des Selektionsverhältnisses von Ätzmaske zu dem zu ätzenden Material beim Trockenätzen. Insbesondere wird durch den als Maske eingesetzten Kohlenstofffilm erreicht, dass dieser beim Trockenätzen nicht aufgeladen wird, so dass ein niedriges Geometrieverhältnis erzielbar ist und ein unerwünschter Mikroladeeffekt verringert wird. - Weiter ist aus
US 5,441,849 bekannt, auf einem Halbleitersubstrat zunächst eine dünne Aluminiumschicht und darauf eine Lacksschicht aufzubringen, die eine strahlungsinduzierte elektrische Leitfähigkeit aufweist. Auf dieser Leitschicht wird weiter eine elektrisch isolierende Glasschicht aus einem Silikatglas aufgebracht. Schließlich befindet sich auf der Silikatglasschicht eine Lackschicht aus einem für die Elektronenstrahl-Lithographie geeigneten Lack. - Schließlich ist aus der
US 4,323,638 ein Elektronenstrahl-Lithographie-System bekannt, bei dem auf einem Siliziumwafer eine Strukturierungsschicht abgeschieden wird. Diese Strukturierungsschicht ist beispielsweise eine Lackschicht. Auf die Lackschicht kann eine weitere Schicht aus einem intrinsischen Halbleitermaterial abgeschieden werden, der bei relativ hohen elektrischen Feldstärken, wie sie bei der Elektronenstrahl-Lithographie typischerweise auftreten, elektrisch leitfähig wird. Somit dient sie dem Abfluss elektrischer Ladungen, die sich ansonsten bei der Elektronenstrahl-Lithographie auf der Oberfläche ansammelten. Es ist weiter vorgesehen, dass sich auf der Oberfläche der Halbleiterschicht eine weitere Lackschicht befindet. Gemäß dieser Lehre kann sich die bei Ladungseinfall elektrisch leitfähig werdende intrinsische Halbleiterschicht bereichsweise auch unterhalb des als Substrat dienenden Siliziumwafers befinden. - Es ist jedoch aus dem Stand der Technik nicht bekannt, auf einem elektrisch zumindest weitgehend isolierenden Substrat eine Schichtenfolge aus einer Strukturierungsschicht und einer Maskierschicht aufeinander anzuordnen, wobei zwischen den Schichten eine erste bzw. eine zweite elektrisch leitende Leitschicht vorgesehen ist.
- Vorteile der Erfindung
- Die erfindungsgemäße Ätzmaskierung hat gegenüber dem Stand der Technik den Vorteil, daß beim Ätzen der Strukturierungsschicht nicht nur ein Ausgleich von Potentialunterschieden in der Maskierungsschicht stattfindet, sondern auch gleichzeitig insbesondere in der Strukturschicht auftretende, unerwünschte Feldinhomogenitäten vermieden werden, die durch das elektrisch zumindest weitgehend isolierende Substrat verursacht werden. Das Ätzergebnis wird dadurch optimiert.
- Die erfindungsgemäße Ätzmaskierung eignet sich dabei besonders für elektrisch nichtleitende oder schwachleitende Materialien, d.h. Substrate und/oder Maskierschichten und/oder Strukturierungsschichten, die elektrisch weitgehend isolierend sind. Auch kann sie insbesondere zur Strukturierung von Polymeren in Trockenätzprozessen und in der additiven Integrationstechnik zur Erzeugung optischer Strukturen eingesetzt werden.
- Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den Unteransprüchen genannten Maßnahmen.
- So besteht die erste Leitschicht (
11 ) und/oder die zweite Leitschicht vorteilhaft aus einem Metall oder einer Metallegierung, wie insbesondere Kupfer, Chrom, Aluminium, Silber oder Gold. - Die erste Leitschicht (
11 ) und/oder die zweite Leitschicht kann überdies sehr vorteilhaft in an sich bekannter Weise mit einer Substratelektrode elektrisch verbunden sein. - Zeichnungen
- Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und in der nachfolgenden Beschreibung näher erläutert. Es zeigen die
1 bis3 die Strukturierung einer Strukturierungsschicht auf einem Substrat mittels einer Ätzmaskierung in verschiedenen Verfahrensabschnitten. - Ausführungsbeispiele
- Die
1 zeigt ein Substrat13 , das beispielsweise aus Silizium oder Siliziumdioxid besteht, auf dem eine zu strukturierende Strukturierungsschicht12 aus einem Polymer, wie beispielsweise einem an sich bekannten Photolack, abgeschieden ist. Alternativ besteht die Strukturierungsschicht12 beispielsweise aus einem Siliziumoxid wie SiO2. Die Strukturierungsschicht12 hat eine typische Dicke von 1 bis 25 μm. Der sie in diesem Beispiel bildende Photolack wurde bei einer Temperatur von ca. 200°C ausgeheizt oder auf eine andere, an sich bekannte Weise ausgehärtet. Auf der Strukturierungsschicht12 befindet sich weiter eine elektrisch leitende Leitschicht11 aus Kupfer mit einer Dicke von 5 nm bis 2 μm, insbesondere von 500 nm. Auf der Leitschicht11 ist schließlich eine Maskierschicht10 vorgesehen, die aus einem an sich bekannten Photolack mit einer typischen Dicke von ca. 1,5 μm besteht. Weiter ist zwischen der Strukturierungsschicht12 und dem Substrat13 eine in den Figuren nicht dargestellte zweite elektrisch leitende Leitschicht vorgesehen, die vorzugsweise ebenfalls eine Metallschicht ist. Die erste Leitschicht und/oder die zweite Leitschicht können überdies sehr vorteilhaft in an sich bekannter Weise mit einer Substratelektrode elektrisch leitend verbunden sein, über die beispielsweise eine hochfrequente Wechselspannung eingekoppelt wird, so daß die Leitschicht und die Substratelektrode auf gleichem Potential liegen. - Die
2 zeigt, wie im ersten Verfahrensschritt die Maskierschicht10 zunächst über ein an sich bekanntes photolithographisches Strukturierungsverfahren strukturiert wird, so daß sie im weiteren als Ätzmaske für die Strukturierung der Leitschicht11 und der Strukturierungsschicht12 dient. Anschließend erfolgt dann eine naßchemische Ätzung der Leitschicht11 über einen an sich bekannten Ätzprozeß. Alternativ kann die Ätzung der Leitschicht aber auch in bekannter Weise über einen Plasmaätzprozeß ausgeführt werden. - Nachfolgend wird gemäß
3 über einen an sich bekannten ECR- („electron cyclotron resonance") oder RIE-Plasmatrockenätzprozeß („reactive ion etching"), beispielsweise in einem Sauerstoffplasma, eine Strukturierung der Strukturierungsschicht12 vorgenommen, wobei die Struktur der Maskierschicht10 in die Strukturierungsschicht12 übertragen wird. - Nach Abschluß der Strukturierung der Strukturierungsschicht
12 werden schließlich die Maskierschicht10 und die erste Leitschicht11 wieder entfernt. Dieses Entfernen erfolgt beispielsweise naßchemisch unter Verwendung einer wäßrigen HNO3-Lösung.
Claims (5)
- Ätzmaskierung, insbesondere zur Strukturierung von Polymeren oder nichtleitenden Materialien in Plasmaätzprozessen, mit mindestens einer Maskierschicht (
10 ) auf mindestens einer Strukturierungsschicht (12 ) auf einem elektrisch zumindest weitgehend isolierenden Substrat (13 ), wobei zwischen der Maskierschicht (10 ) und der Strukturierungsschicht (12 ) zumindest eine erste elektrisch leitende Leitschicht (11 ) vorgesehen ist, dadurch gekennzeichnet, dass zwischen der Strukturierungsschicht (12 ) und dem Substrat (13 ) eine zweite elektrisch leitende Leitschicht vorgesehen ist. - Ätzmaskierung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Leitschicht (
11 ) und/oder die zweite Leitschicht aus einem Metall oder einer Metallegierung, insbesondere aus Kupfer, Chrom, Aluminium, Silber oder Gold, besteht. - Ätzmaskierung nach Anspruch 1, dadurch gekennzeichnet, dass die Strukturierungsschicht (
12 ) und die Maskierschicht (10 ) aus einem zumindest weitgehend elektrisch nichtleitenden Material, insbesondere einem Photolack, einem organischen Polymer, einem Siliziumoxid oder einem Metalloxid bestehen. - Ätzmaskierung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Leitschicht (
11 ) eine Dicke von 5 nm bis 2 μm, insbesondere von 100 nm bis 1 μm hat. - Ätzmaskierung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Leitschicht (
11 ) und/oder die zweite Leitschicht mit einer Substratelektrode elektrisch leitend verbunden ist und auf dem gleichen Potential wie die Substratelektrode liegt.
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4323638A (en) * | 1980-08-18 | 1982-04-06 | Bell Telephone Laboratories, Incorporated | Reducing charging effects in charged-particle-beam lithography |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4323638A (en) * | 1980-08-18 | 1982-04-06 | Bell Telephone Laboratories, Incorporated | Reducing charging effects in charged-particle-beam lithography |
US5441849A (en) * | 1988-07-11 | 1995-08-15 | Hitachi, Ltd. | Method of forming pattern and making semiconductor device using radiation-induced conductive resin bottom resist layer |
DE4201661A1 (de) * | 1991-01-22 | 1992-07-30 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer halbleiteranordnung |
Non-Patent Citations (2)
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JP 61172332 A. In: Patent Abstracts of Japan * |
JP 61-172332 A. In: Patent Abstracts of Japan |
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