DE2734982A1 - Verfahren zum herstellen von silicium enthaltenden leiterzuegen - Google Patents

Verfahren zum herstellen von silicium enthaltenden leiterzuegen

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DE2734982A1 DE19772734982 DE2734982A DE2734982A1 DE 2734982 A1 DE2734982 A1 DE 2734982A1 DE 19772734982 DE19772734982 DE 19772734982 DE 2734982 A DE2734982 A DE 2734982A DE 2734982 A1 DE2734982 A1 DE 2734982A1
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Description

International Business Machines Corporation, Armonk, N.Y. 10504 oe/bm
Verfahren zum Herstellen von Silicium enthaltenden Leiter zügen
Die Erfindung betrifft ein Verfahren zum Herstellen von Silicium enthaltenden Leiterzügen aus Aluminium oder einer Aluminiumlegierung auf einem Halbleitersubstrat.
Bei der Herstellung von Halbleiterbauteilen wird im allgemeinen Aluminium dazu benutzt, die ohmschen Kontakte zu dem Bauteil herzustellen. Wenn das Bauteil bei hohen Strömen und hohen Temperaturen betrieben wird, wird das Aluminium durch den hindurchfließenden Strom wegtransportiert, was in manchen Gebieten eine Anreicherung und in anderen Bereichen die Bildung von Lunkern verursacht. Diese Lunker können groß genug werden, um den elektrischen Widerstand so stark zu erhöhen, daß in den Bereichen, wo sich die Lunker befinden, die Widerstandsheizung das Aluminium zum Schmelzen bringt, wodurch ein frühzeitiger Ausfall des Bauteils eintritt.
Hall u. a. haben im US-Patent 3 743 894 beschrieben, daß das Elektromigrationsproblem vermieden werden kann, wenn als Leiterzugmaterial nicht reines Aluminium aufgebracht wird, sondern ein Aluminium, welchem Kupfer in der Größenordnung zwischen etwa 1 und 10 Gewichtsprozent beigemischt ist. Es bildet sich dabei eine feine Struktur von CuAl2-Körnern, welche einen Durchmesser von weniger als 1000 R haben und welche zwischen Aluminiumkörnern an deren Korngrenzen und deren Tripelpunkten (triple points) eingebaut (interspersed) sind.
Bei der Herstellung von Siliciumbauteilen, bei welchen Aluminium bzw. Aluminium-Kupfer als Leiterzugmaterial verwendet worden ist, ist es bei einigen Oberflächenpassivierungen, d. h.
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beim Aufbringen von Glasschichten, erforderlich, daß das Bauteil Temperaturen ausgesetzt wird, welche gerade unterhalb der Silicium-Aluminium-Eutektikumstemperatur (silicon-aluminum eutectic temperature) liegen. Unter bestimmten Bedingungen wird dabei Silicium aus dem Plättchen in dem Aluminium bzw. dem Aluminium-Kupfer gelöst. Diese Lösung findet bei Temperaturen statt, welche bis zu 15 Grad unterhalb der eutektischen Temperatur liegen. Die Folge dieser Siliciumauflösung sind höhere elektrische Widerstände und unzuverlässige Bauteile.
Eine Hypothese, welche zur Erklärung dieses Effekts herangezogen wird, glaubt, daß ein Spannungsmechanisrous zwischen SiO2 und Silicium dabei eine Rolle spielt. Die Temperatur, bei der Aluminium und Silicium, welche sich in einem innigen Kontakt befinden, ein Eutektikum, d. h. eine flüssige Legierung bilden, liegt bei etwa 577 0C. Aber auch dann, wenn das Aufbringen der Passivierung bei Temperaturen unterhalb 577 0C, beispielsweise bei 570 0C durchgeführt wird, treten Probleme auf, und zwar insbesondere dort, wo der Aluminiumleiterzug vom Niveau der oberen Oberfläche einer isolierenden Oxidschicht zum Niveau des Halbleitersubstrats hinab verläuft. Die Probleme sind Einschnürungen ("necking down") oder Brechen der Leiterzüge und tiefe vertikale und laterale Durchdringungen des Siliciums durch das Aluminium (penetrations of the silicon by the aluminum). Die elektrischen Effekte sind Punkte hoher Widerstände, welche bei elektrischer Belastung dazu neigen auszubrennen, oder eine KurzSchlußbildung (short circuiting) : am übergang zwischen dem Aluminium und dem Silicium. Aus dem US-Patent 3 382 568 ist ein Verfahren bekannt, das der Lösung dieses Problems dient. Dabei wird eine kleine Siliciummenge mit dem Aluminium aufgedampft. Die kleinen Siliciummengen, < welche so mit dem Aluminium bzw. dem Aluminium-Kupfer vermischt werden, verhindern eine nachfolgende Diffusion von j Silicium in das Aluminiumleiterzugmaterial hinein.
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Bei dem existierenden Verfahren zum Ätzen von Aluminium-Kupfer-Silicium-Leiterzugstrukturen wird eine Photolackmaske, welche entsprechend dem gewünschten Leiterzugmuster ausgebildet ist, auf der Oberfläche der Aluminium-Kupfer-Siliciumstruktur erzeugt. Dann wird eine Phosphorsäure, Salpetersäure und Flußsäure enthaltende Lösung bei Raumtemperatur dazu benutzt, die Siliciumschicht, dort wo sie nicht von der Photolackmaske bedeckt ist, wegzuätzen. Bei diesem Verfahrensschritt bleibt oft ein Siliciumrückstand auf der Aluminium-Kupfer-Schicht zurück, und zwar deshalb, weil die Siliciumschicht in ihrer Dicke nicht einheitlich ist und weil das Ätzmittel zum Ätzen von Silicium nicht besonders geeignet ist. Wird das Silicium zu lange geätzt, führt dies zu einer Unterätzung des unter der Photolackmaske befindlichen Siliciums. Bei den bekannten Verfahren wird dann in einem zweiten Schritt die Struktur mit einer üblichen Ätzlösung aus Phosphor- und Salpetersäure zum Ätzen von Aluminium-Kupfer behandelt. Wenn die Siliciumschicht im vorangegangenen Verfahrensschritt nicht einheitlich von der Oberfläche der Aluminium-Kupfer-Schicht entfernt worden ist, muß das Aluminium-Kupfer unter dem ungeätzten Silicium herausgeätzt werden, wobei Siliciumüberhänge und -Inseln Übrig bleiben und außerdem, da das Ätzen des Aluminium-Kupfers unter dem stehengebliebenen Silicium längere Zeit in Anspruch nimmt, wird das Aluminium-Kupfer unter der Photolack- und Silicium-Maske unterätzt, was zu unerwünschten vorspringenden Kanten führt. Dieses Unterätzen findet sogar auch statt, wenn die Siliciumschicht im ersten Ätzschritt einheitlich entfernt worden ist. Die erwähnten Unterätzungen können kurzgeschlossene Leiterzüge (shorted conductors) in dem resultierenden Produkt verursachen. Bei dem bekannten Verfahren sind oft vor dem Legieren des Siliciums mit dem Aluminium-Kupfer durch Sintern mehrere Reinigungsschritte unter Ultraschalleinwirkung und unter Anwendung eines geeigneten Lösungsmittels
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notwendig, um die von der Siliciumschicht stammenden Rückstände und vorspringenden Kanten zu entfernen. Aber diese Reinigungsoperation ergibt unzuverlässige Ergebnisse und verursacht in der Tat oft durch mechanische Spannungen hervorgerufene Sprünge in der Bauteilstruktur.
Es ist die Aufgabe der Erfindung, ein Verfahren zum Herstellen einer Silicium enthaltenden Leiterstruktur auf einem Halbleitersubstrat anzugeben, bei welchem die durch unvollständige Ätzung des Siliciums verursachte Brückenbildungen und vorspringenden Kanten und ein Unterätzen der Leiterzüge vermieden wird, ohne daß dabei die Struktur mechanisch stark beanspruchenden Reinigungsverfahren, beispielsweise unter Einwirkung von Ultraschall, ausgesetzt werden muß, und welches sich ohne großen Aufwand in einem fabrikmäßigen Rahmen durchführen läßt.
Diese Aufgabe wird mit einem Verfahren der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 gelöst.
Bei den erfindungsgemäßen Verfahren müssen nicht mehr Verfahrensschritte angewandt werden, als bei den bekannten Verfahren, denn auch bei den bekannten Verfahren ist je ein Ätzschritt zum Ätzen des Siliciums und des Aluminiums erforderlich. Dadurch aber, daß - anders als bei den bekannten Verfahren die Leiterzugstruktur in dem Aluminium vor dem Aufbringen des Siliciums erzeugt wird, bedeckt das Silicium auch die Seitenkanten der LeiterzUge, so daß eine intensive Ätzung zur Entfernung des auf dem Substrat befindlichen Siliciums möglich : ist, bevor das Leiterzugsmaterial dem Ätzmittel ausgesetzt ist, so daß die Gefahr, daß zuviel Leiterzugsmaterial weggeätzt wird, sehr gering ist. j
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Es ist vorteilhaft, wenn zum Wegätzen des nicht einlegierten Siliciums ein trockenes Ionenätzverfahren angewandt wird. Solche Verfahren haben den Vorteil, daß sich mit ihnen Silicium sehr gut ätzen läßt und daß bei ihrer Anwendung ein Unterätzen praktisch ausgeschlossen ist, wodurch das Wegätzen des nicht einlegierten Siliciums zu einem noch unkritischeren Verfahrensschritt wird, was die Anwendung des erfindungsgemäßen Verfahren in einer fabrikmäßigen Fertigung noch attraktiver macht.
Weitere Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den übrigen Unteransprüchen.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben. Es zeigen:
Fig. 1 ein Flußdiagramm des erfindungsgemäßen Ver
fahrens und
Fign 2a bis 2f zur Erläuterung der Bildung eines Aluminium-
Kupfer-Siliciumleiters gemäß dem in der Fig. 1 angegebenen Verfahren Querschnitte durch die entstehende Struktur in verschiedenen Stadien der Herstellung.
Das erfindungsgemäße Verfahren zur Herstellung einer Aluminium·* Kupfer-Silicium-Leiterstruktur ohne vorspringende Ränder (ledgefree) beinhaltet die in dem in der Fig. 1 gezeigten Flußdiagramm aufgeführten Prozeßschritte. Der Schritt 1 beinhaltet die Bildung der Isolatorschicht 6 auf dem Slliciumsubstrat 1. Die Isolatorschicht 6 kann aus Siliciumdioxid bestehen, welches mittels thermischer Aufwachstechniken, mittels Kathodenzerstäubung oder anderer konventioneller Verfahren gebildet werden kann. Die Isolatorschicht 6 kann auch aus Silicium-
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nitrid oder anderen geeigneten Isolatormaterialien bestehen, welche in der Halbleitertechnik benutzt werden. Die Dicke der Schicht 6 liegt im Bereich zwischen 100 und 10 0OO 8.
Die Fig. 2b zeigt die aufgebrachte Aluminium-Kupfer-Legierungsschicht auf der Oberfläche der Isolatorschicht 6. Die Aluminium-Kupfer-Legierung kann zwischen 1 und 7 % Kupfer enthalten. Die Dicke der Aluminium-Kupfer-Schicht kann typischerweise zwischen 20OO und 20 000 A* liegen. Die Aluminium-Kupfer-Metallurgie ist im Stand der Technik benutzt worden, um das Elektromigrationsproblem (electromigration problem) zu vermeiden.
Die Fig. 2c illustriert den Schritt 3 des in der Fig. 1 gezeigten Prozesses. Bei diesem Schritt wird die Aluminium-Kupfer-Schicht 2 so geätzt, daß die Formen 2a und 2b, bei denen es sich beispielsweise um Leiter handelt, welche beispielsweise in hochintegrierten Schaltkreisen benutzt werden sollen, ausgebildet (delineated) werden. Dieser Schritt wird durchgeführt, indem auf die Oberfläche der ungeätzten in der Fig. 2b gezeigten Aluminium-Kupfer-Schicht 2 eine Schicht aus Photolack aufgebracht wird, welche anschließend entsprechend dem gewünschten Leiterzugmuster selektiv belichtet und anschließend entwickelt wird und indem schließlich die Aluminium-Kupfer-Schicht, dort wo sie freiliegt, mit einer Standard-Ätzlösung aus Phosphor- und Salpetersäure geätzt wird.
Die Fig. 2d illustriert den Schritt 4 des in der Fig. 1 aufgeführten Prozesses. In diesem Schritt wird eine Siliciumschicht 3 nach der Entfernung der im letzten Schritt benutzten Photolackschicht ganzflächig auf die Struktur niedergeschlagen. Das Niederschlagen der Siliciumschicht 3 kann mittels einer Elektronenstrahltechnik, mittels Kathodenzerstäubung oder mittels Widerstandsbeheizung erfolgen. Die Dicke der Siliciumschicht 3 liegt typischerweise im Bereich zwischen 100 und 1000 8.
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Die Fig. 2e illustriert den Schritt 5 des in der Fig. 1 aufgeführten Prozesses. In diesem Schritt wird die in der Fig. 2d gezeigte Struktur zum Sintern erhitzt, wobei ein Teil des Siliciums aus der Schicht 3 in den Oberflächenbereichen 4a und 4b der Leiterzüge 2a bzw. 2b sich mit dem Aluminium-Kupfer legiert. Die beim Schritt 5 angewandte Sintertemperatur liegt im Bereich zwischen 300 und 500 C. Insbesondere ist es günstig 65 Minuten lang auf 400 °C oder 20 Minuten lang auf 425 C zu erhitzen.
Es sei angemerkt, daß die beim Stand der Technik auftretenden Probleme mit der Brückenbildung des Siliciums zwischen benachbarten LeiterzUgen aus Aluminium-Kupfer-Silicium wegen der nicht einheitlichen Entfernung des Bereichs 31 der in der Fig. 2e gezeigten Siliciumschicht 3 aufgetreten sind. Es ist ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens, daß es sehr sauber die brückenbildenden Bereiche 3' des Siliciums zwischen benachbarten, so hergestellten Leiterzügen entfernt.
Die Fig. 2f illustriert den Schritt 6 des in der Fig. 1 aufgeführten Verfahrens. In diesem Schritt wird ein reaktives Plasmaätzen durchgeführt, um die restlichen Teile der Siliciumschicht 3 von der Oberfläche der Leiterzüge 2a und 2b und von der Ober4 fläche der Isolatorschicht 6 zu entfernen. Der reaktive Plasma+
ätzschritt kann durchgeführt werden, indem eine gasförmige Mischung aus Kohlenstofftetrafluorid und etwa 8 % Sauerstoff , über die Oberfläche der Siliciumschicht 3 geleitet wird und i gleichzeitig die gasförmige Mischung einer Hochfrequenzanre- ; gung (radio frequency excitation) in einer Plasmaätzkammer ausgesetzt wird. Die Mischung kann mit einer Strömungsgeschwindigkeit von etwa 50 cm pro Minute fließen. Die Hoch- : frequenz kann mit einer Leistung von etwa 300 Watt angelegt werden. Der reaktive Plasmaätzschritt kann gestoppt werden,
nachdem die Siliciumschicht 3 etwa 15 Sekunden lang der Ätzung ausgesetzt worden war. Das Ergebnis ist die in der
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Fig. 2f gezeigte Leiterstruktur 2a und 2b ohne vorspringende Ränder, welche frei ist von Siliciuinbrilcken, welche bei den gemäß dem Stand der Technik hergestellten Aluminium-Kupfer-Silicium-Leitern elektrische Kurzschlüsse hervorgerufen haben.
Das Verfahren ist eine radikale Abkehr von der üblichen Behandlung von Aluminium-Kupfer-Siliciumstrukturen, bietet aber einige einzigartige Vorteile. Zum ersten wird mit Plättchen mit einer Aluminium-Kupfer-Metallurgie begonnen. Standardmethoden werden dazu benutzt, um das Aluminium-Kupfer vor dem Niederschlagen der Siliciumschicht zu ätzen. In diesem Stadium kann das Leiterzugmuster noch leicht geändert (reworded) werden, ein Vorteil, welcher nach dem Aufbringen der Siliciumschicht nicht mehr vorhanden ist. Dann, nach dem Entfernen des Photolacks, wird Silicium ganzflächig auf die Plättchen aufgedampft. Als nächstes werden die Plättchen gesintert, um die notwendige Siliciummenge in das Aluminium-Kupfer hineinzutreiben (gemäß der maximalen Temperatur in nachfolgenden Wärmebehandlungsprozessen ist etwa 0,5 % Silicium erforderlich, um eine Durchdringung am Übergang zwischen Aluminium-Kupfer und Silicium (junction penelration) zu verhindern) . Silicium auf anderen Teilen des Plättchens bleibt auf dem Oxid. (Silicium diffundiert wesentlich leichter in Aluminium als SiO2)· Der reaktive Plasmaätzschritt am Schluß ist erforderlich, um das Silicium von der Oberfläche des Oxids zu entfernen. Die vorspringenden Ränder aus Silicium, welche bei dem Verfahren gemäß dem Stand der Technik gebildet worden sind, werden bei dem erfindungsgemäßen Verfahren niemals gebildet, weil bei ihm kein nasser Ätzschritt nach dem Aufbringen des Siliciums erfolgt, bei dem eine Unterätzung der Siliciumschicht eintreten würde. Dieses Plasmaätzen wird durch ein etwa 15 Sekunden lang dauerndes Ätzen in einem reaktiven j Plasmaätzer vorgenommen. Dieser Ätzzyklus entfernt leicht das :
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Silicium und läßt das Oxid relativ unberührt. Es wird angenommen, daß weniger als 30 Ä des Oxids während des Plasmaätzzyklusses (cycle) entfernt werden.
Das offenbarte Verfahren stellt eine Verbesserung beim Ätzen von Aluminium-Kupfer-Silicium-Leiterzugschichten ohne vorspringende Ränder dar, welche die Bildung von restlichen brückenbildenden Siliciuminseln verhindert, welche später in dem hergestellten Halbleiterbauteil Ausfälle durch Kurzschlüsse! verursachen können.
Alternativ können trockene Ionenätztechniken, wie z. B. Kathodenverstäubungsätzen oder reaktives Ionenätzen mit im wesentlichen ähnlichen Ergebnissen wie bei dem bevorzugten reaktiven Plasmaätzen angewandt werden.
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Claims (14)

PATENTANSPRÜCHE
1. Verfahren zum Herstellen von Silicium enthaltenden
Leiterztigen aus Aluminium oder einer Aluminiumlegierung auf einem Halbleitersubstrat, dadurch gekennzeichnet, daß eine mindestens Aluminium enthaltende Schicht (2) auf dem Halbleitersubstrat (1) niedergeschlagen wird, daß die aufgebrachte Schicht (2) entsprechend dem gewünschten Leiterzugmuster (2a bzw. 2b) ausgebildet
wird, daß ganzflächig auf der Oberfläche der Struktur eine Siliciumschicht (3) aufgebracht wird, daß die
Struktur zur Bildung einer mindestens Aluminium und
Silicium enthaltenden Legierung (4a bzw. 4b) an der
Oberfläche der Leiterzüge gesintert wird und daß
schließlich das nicht einlegierte Silicium weggeätzt
wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß gleichzeitig mit dem Aluminium eine festgelegte Menge Kupfer aufgebracht wird, so daß die aufgebrachte Schicht (2) zwischen etwa 1 und etwa 10 Gewichtsprozent Kupfer enthält.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vor dem Aufbringen der Aluminium- bzw. Aluminium-Kupferschicht (2) eine Oxidschicht (6) auf dem Halbleitersubstrat (1) aufgebracht wird.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine zwischen etwa
2000 und etwa 20 0OO 8 dicke Aluminium-Kupfer-Schicht (2) aufgebracht wird.
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5. Verfahren nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zur Ausbildung des gewünschten Leiterzugmusters (2a bzw. 2b) ein lithographisches Maskierungs- und Ätzverfahren angewandt wird.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine zwischen etwa 1OO und etwa 10OO 8 dicke Siliciumschicht (3) aufgebracht wird.
7. Verfahren nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei Temperaturen zwischen etwa 300 und etwa 500 0C gesintert wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß bei 400 0C 65 Minute:
lang gesintert wird.
bei 400 0C 65 Minuten lang oder bei 425 0C 20 Minuten
9. Verfahren nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zum Wegätzen des nicht einlegierten Siliciums ein trockenes Ionenätzverfahren angewandt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß beim trockenen Ionenätzen ein Kathodenzerstäubungsätzen angewandt wird.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß beim trockenen Ionenätzen ein reaktives Ionenätzen angewandt wird.
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12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß beim trockenen Ionenätzen ein reaktives Plasmaätzen angewandt wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß
ein Strom eines CF. und O0 enthaltenden Gemisches über
4 i
die Struktur geleitet wird, wobei das Gemisch einer Hochfrequenzanregung ausgesetzt wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß
bei einer Fließgeschwindigkeit des Gasgemisches von 50 cm pro Minute und unter Anwendung einer Hochfrec leistung von 300 Watt 15 Sekunden lang geätzt wird.
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MA 976 002
DE19772734982 1976-08-23 1977-08-03 Verfahren zum herstellen von silicium enthaltenden leiterzuegen Withdrawn DE2734982A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3034900A1 (de) * 1979-09-17 1981-04-09 Mitsubishi Denki K.K., Tokyo Verfahren zur herstellung einer halbleitervorrichtung

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090915A (en) * 1977-08-12 1978-05-23 Rca Corporation Forming patterned polycrystalline silicon
JPS5568653A (en) * 1978-11-20 1980-05-23 Fujitsu Ltd Manufacturing method of semiconductor device
JPS561533A (en) * 1979-06-18 1981-01-09 Hitachi Ltd Method of photoetching
JPS57500669A (de) * 1979-11-30 1982-04-15
DE3021175A1 (de) * 1980-06-04 1981-12-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum passivieren von siliciumbauelementen
US4341594A (en) * 1981-02-27 1982-07-27 General Electric Company Method of restoring semiconductor device performance
JPS584975A (ja) * 1981-06-30 1983-01-12 Fujitsu Ltd 半導体装置の製造方法
GB2107744B (en) * 1981-10-06 1985-07-24 Itt Ind Ltd Making al/si films by ion implantation; integrated circuits
US4393096A (en) * 1981-11-16 1983-07-12 International Business Machines Corporation Aluminum-copper alloy evaporated films with low via resistance
FR2535525A1 (fr) * 1982-10-29 1984-05-04 Western Electric Co Procede de fabrication de circuits integres comportant des couches isolantes minces
FR2542920B1 (fr) * 1983-03-18 1986-06-06 Commissariat Energie Atomique Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4489482A (en) * 1983-06-06 1984-12-25 Fairchild Camera & Instrument Corp. Impregnation of aluminum interconnects with copper
US4566177A (en) * 1984-05-11 1986-01-28 Signetics Corporation Formation of electromigration resistant aluminum alloy conductors
US4915779A (en) * 1988-08-23 1990-04-10 Motorola Inc. Residue-free plasma etch of high temperature AlCu
US5681779A (en) * 1994-02-04 1997-10-28 Lsi Logic Corporation Method of doping metal layers for electromigration resistance
KR0161116B1 (ko) * 1995-01-06 1999-02-01 문정환 반도체 장치의 금속층 형성방법
US6048445A (en) * 1998-03-24 2000-04-11 Intel Corporation Method of forming a metal line utilizing electroplating
KR100620377B1 (ko) * 2004-11-12 2006-09-07 삼성전자주식회사 동시토출이 가능한 잉크젯 프린트헤드
US7576003B2 (en) * 2006-11-29 2009-08-18 International Business Machines Corporation Dual liner capping layer interconnect structure and method
US20140338799A1 (en) * 2013-10-17 2014-11-20 Solar-Tectic, Llc Eutectic fuel cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3795557A (en) * 1972-05-12 1974-03-05 Lfe Corp Process and material for manufacturing semiconductor devices
US3777364A (en) * 1972-07-31 1973-12-11 Fairchild Camera Instr Co Methods for forming metal/metal silicide semiconductor device interconnect system
US3881971A (en) * 1972-11-29 1975-05-06 Ibm Method for fabricating aluminum interconnection metallurgy system for silicon devices
US3871067A (en) * 1973-06-29 1975-03-18 Ibm Method of manufacturing a semiconductor device
US3971684A (en) * 1973-12-03 1976-07-27 Hewlett-Packard Company Etching thin film circuits and semiconductor chips
US3942243A (en) * 1974-01-25 1976-03-09 Litronix, Inc. Ohmic contact for semiconductor devices
US3918149A (en) * 1974-06-28 1975-11-11 Intel Corp Al/Si metallization process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3034900A1 (de) * 1979-09-17 1981-04-09 Mitsubishi Denki K.K., Tokyo Verfahren zur herstellung einer halbleitervorrichtung

Also Published As

Publication number Publication date
FR2363191B1 (de) 1980-07-11
FR2363191A1 (fr) 1978-03-24
US4062720A (en) 1977-12-13
JPS5326692A (en) 1978-03-11
GB1526717A (en) 1978-09-27

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