DE19929239B4 - Verfahren zur Herstellung von MOS-FET-Halbleiterelementen - Google Patents

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Abstract

Verfahren zur Herstellung eines MOS-FET-Halbleiterelementes mit folgenden Schritten:
– Bereitstellen eines Halbleiter-Körpers mit Source- und Drain-Bereichen und einer Gateelektrode an einem Teil einer Oberfläche des Körpers zwischen den Source- und Drain-Bereichen;
– Erzeugen einer dielektrischen Schicht auf der Oberfläche des Halbleiter-Körpers über den Source- und Drain-Bereichen;
– Erzeugen eines dielektrischen Materials mit einer Dicke größer als die Dicke der Gateelektrode über der dielektrischen Schicht und über der Gateelektrode;
– Rückpolieren des dielektrischen Materials bis zur Höhe der dielektrischen Schicht an der Gate-elektrode mittels CMP;
– Erzeugen einer anorganischen dielektrischen Schicht über dem dielektrischen Material;
– Erzeugen einer Antireflex-Beschichtung über der anorganischen dielektrischen Schicht;
– Erzeugen einer gemusterten Photoresist-Schicht über der Antireflex-Beschichtung, die Öffnungen aufweist, um Teile der Antireflex-Beschichtung freizulegen, die über Teilen der Source- und Drain-Bereiche liegen;
– Erzeugen einer Maske mit folgenden Schritten:
– Einwirken lassen eines Ätzmittels auf den...

Description

  • Hintergrund der Erfindung
  • Die Erfindung betrifft Verfahren zur Herstellung von MOS-FET-Halbleiterelementen.
  • Wie im Stand der Technik allgemein bekannt ist, haben Halbleiterelemente zahlreiche Anwendungen gefunden. Ein solches Element ist ein Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET). Dieser weist eine Gateelektrode zum Steuern des Substratstroms zwischen Source- und Drain-Bereichen auf, die in einem Halbleiter, der im allgemeinen aus Silizium ist, ausgebildet sind. Die Gateelektrode ist im allgemeinen auf einer dünnen, thermisch aufgewachsenen Siliziumdioxid-Schicht über einem Gate-Bereich des Halbleitersubstrates ausgeformt, der zwischen den Source- und den Drain-Bereichen liegt.
  • Auf dem Gateoxid wird eine Schicht aus dotiertem polykristallinem Silizium ausgebildet. Auf dem dotierten polykristallinen Silizium ist eine Schicht aus Metall, wie zum Beispiel Wolframsilicid aufgebracht, um mit dem dotierten polykristallinen Silizium eine Gateelektrode für den MOSFET zu bilden. Nachdem diese Gateelektrode erzeugt worden ist, wird ein Dotierungsmittel in den Siliziumträger implantiert, um die Source- und Drain-Bereiche zu erzeugen. Diese Gateelektrode wird mit einem Isolator oder einem Dielektrikum aus Siliziumnitrid bedeckt. Im einzelnen wird nach der Erzeugung der Source- und Drain-Bereiche eine Reihe von Verfahrensschritten ausgeführt, die zu dem Ergebnis führen, daß eine Schicht aus Siliziumnitrid auf der Oberseite des Wolframsilicids gebildet wird (das heißt eine Siliziumnitrid-Abdeckung für die Gateelektrode), daß weiterhin Siliziumnitrid-Zwischenlagen an den Seiten der Gateelektroden entstehen und eine Schicht aus Siliziumoxynitrid auf dem Siliziumträger über den dotierten Source- und Drain-Bereichen sowie über den Seitenwand-Zwischenlagen des Siliziumnitrids und der Abdeckung gebildet wird.
  • Die sich ergebende Struktur ist in 1 gezeigt. Im einzelnen weist das Siliziumsubstrat 10 eine thermisch aufgewachsene Siliziumdioxidschicht 12 auf. Die Gateelektrode 13 weist eine dotierte polykristalline Siliziumschicht 14 auf der Schicht 12 und eine Wolframsilicidschicht 16 auf der dotierten polykristallinen Siliziumschicht 14 auf, so daß eine Gateelektrode 13 gebildet wird. Der Gatebereich 18 unter der Gateelektrode 13 liegt somit zwischen den Source- und Drain-Bereichen S, D. Ferner liegen eine Siliziumnitrid-Abdeckung 20a und Seitenwand-Zwischenlagen 20b auf der Gateelektrode 13, wobei eine Siliziumoxynitrid-Schicht 20c über den Source- und Drain-Bereichen S, D und über der Siliziumnitrid-Abdeckung 20a und den Seitenwand-Zwischenlagen 20b gemäß der Darstellung vorhanden ist.
  • Als nächstes wird, wie in 1 darstellt ist, eine dielektrische Schicht 22 aus zum Beispiel mit Phosphor dotiertem Silikat-Glas (BSPG) auf der Struktur abgelagert und chemisch-mechanisch zuviel auf die Oberseite der dielektrischen Schicht 20 auf der Gateelektrode 13 poliert. Auf dieser Struktur wird eine Oxidschicht 24, in diesem Fall TEOS, abgelagert. Als nächstes wird auf der TEOS-Schicht 24 eine Antireflex-Beschichtung (ARC) 26 abgelagert. Die ARC 26 ist ein organisches Material wie zum Beispiel ein Polymer, das zur Absorption von ultraviolettem Licht dient. Auf die ARC 26 wird dann eine Photoresist-Schicht 28 aufgebracht. Auf die Photoresist-Schicht 28 wird nun eine Maske (nicht dargestellt) gelegt und mit ultraviolettem Licht belichtet. Die Photoresist-Schicht 28 wird entwickelt, so daß die in 1 gezeigte Maske entsteht. Als nächstes wird die Struktur geätzt, um die freiliegenden Bereiche der ARC 26 zu öffnen, wobei das Ätzen hier durch eine reaktive Ionenätzung (RIE) unter Verwendung einer N2- und O2-Chemie erfolgt. Als nächstes werden die freiliegenden Bereiche der TEOS-Schicht 24 mit C4F8 und CO und Argon und Sauerstoff-Chemie RIE-geätzt. Anschließend werden die freiliegenden Bereiche der dielektrischen BSPG-Schicht 22 unter Anwendung einer RIE-Ätzung mit C4F8 und CO und Argon-Chemie geätzt. Diese RIE-Ätzung endet bei Erreichen der Siliziumoxynitrid-Schicht 20c. Als nächstes werden die freiliegenden Bereiche der Siliziumoxynitrid-Schicht 20c mit einer CF4 und CHF3-Chemie RIE-geätzt, um die Teile der Source- und Drain-Bereiche freizulegen und eine elektrische Source- und Drain-Kontaktierung durchzuführen (nicht gezeigt).
  • Wie allgemein bekannt ist, ist eine häufig angewendete Ätzung eine reaktive Ionen-Ätzung (RIE) auf Fluorid-Basis (zum Beispiel C4F8). Eine solche Ätzchemie ist jedoch sehr stark von dem für die Photoresist-Schicht verwendeten Material abhängig und wird dadurch beeinflußt.
  • Weiterhin ist ein Verfahren vorgeschlagen worden, bei dem vor der Ablagerung der ARC-Schicht eine Schicht aus polykristallinem Silizium auf der TEOS-Schicht verwendet wird. Da jedoch das polykristalline Silizium leitend ist, muß es wieder entfernt werden.
  • Aus der US 5,518,962 ist ein Verfahren zur Herstellung eines Halbleiterbauelements beschrieben, bei dem ein Halbleiterkörper mit Source- und Drainbereichen und einer Gate-Elektrode an einem Teil einer Oberfläche des Halbleiterkörpers zwischen den Source- und den Drainbereichen mit einer dielektrischen Schicht bereitgestellt wird und danach auf dem dielektrischen Material eine anorganische (TEOS-) Schicht erzeugt wird. Des Weiteren ist das Erzeugen von Öffnungen an bestimmten Stellen beschrieben, um die Source- und die Drainregionen, sowohl die Gate-Elektroden zur Realisierung eines elektrisch leitfähigen Kontaktes zu erreichen.
    •
  • Zusammenfassung der Erfindung
  • Mit der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterelementes geschaffen. Das Verfahren umfaßt das Bereitstellen eines Halbleiter-Körpers mit Source- und Drain-Bereichen und einer Gateelektrode an einem Bereich einer Oberfläche des Körpers zwischen den Source- und den Drain-Bereichen. Auf die Oberfläche des Halbleiter-Körpers wird über den Source- und Drain-Bereichen eine dielektrische Schicht aufgebracht. Über der dielektrischen Schicht und über der Gateelektrode wird ein dielektrisches Material gebildet. Über dem dielektrischen Material des Halbleiter-Körpers wird eine anorganische dielektrische Schicht gebildet. Aus der anorganischen dielektrischen Schicht wird eine Maske gebildet, so daß ausgewählte Teile des dielektrischen Materials freiliegen, wobei sich diese Bereiche über den Source- und Drainbereichen befinden. Anschließend wird ein Ätzmittel mit der Maske in Berührung gebracht, das die darunterliegenden freien Teile des dielektrischen Materials und die darunterliegenden freien Teile der dielektrischen Schicht entfernt, so daß die Teile der Source- und Drain-Bereiche freigelegt werden.
  • Mit einem solchen Verfahren wird durch die Anwendung einer anorganischen dielektrischen Maske zum Ätzen des dielektrischen Materials die Verwendung einer großen Vielzahl von Photoresist-Materialen ermöglicht. Da die Maske dielektrisch ist, ist es ferner nicht erforderlich, diese nach der Erzeugung der elektrischen Source- und Drainkontakte zu entfernen.
  • Unter einem anderen Gesichtspunkt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterelementes geschaffen. Das Verfahren umfaßt das Bereitstellen eines Halbleiter-Körpers mit Source- und Drain-Bereichen sowie einer Gateelektrode an einem Teil einer Oberfläche des Körpers zwischen den Source- und Drain-Bereichen. Auf der Oberfläche des Halbleiter-Körpers wird über den Source- und Drain-Bereichen eine dielektrische Schicht erzeugt. Über der dielektrischen Schicht und über der Gateelektrode wird ein dielektrisches Material ausgebildet. Eine anorganische dielektrische Schicht wird über dem dielektrischen Material erzeugt. Weiterhin wird eine Antireflex-Beschichtung auf der anorganischen dielektrischen Schicht erzeugt. Über der Antireflex-Beschichtung wird eine gemusterte Photoresist-Schicht gebildet. Die gemusterte Photoresist-Schicht weist Öffnungen auf, um Teile der Antireflex-Beschichtung, die über Teilen der Source- und Drain-Bereiche abgelagert ist, freizulegen. Durch Einwirken eines Ätzmittels auf den freiliegenden Teil der Antireflex-Beschichtung zum Entfernen dieser freiliegenden Teile und zum Entfernen von Teilen der anorganischen dielektrischen Schicht, die durch die entfernten Teile der Antireflex-Beschichtung freigelegt sind, wird eine Maske gebildet, wobei diese Maske die darunterliegenden Teile des dielektrischen Materials freilegt. Die Photoresist-Schicht wird entfernt. Mit der Maske wird ein Ätzmittel in Berührung gebracht, wobei mit dieser Ätzung die darunter freiliegenden Teile des dielektrischen Materials und die darunter freiliegenden Teile der dielektrischen Schicht entfernt werden, so daß die Teile der Source- und Drain- Bereiche freigelegt werden. Elektrische Source- und Drain-Kontakte werden mit den freiliegenden Teilen der Source- und Drain-Bereiche gebildet.
    •
  • Kurze Beschreibung der Zeichnungen
  • Weiterer Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung von bevorzugten Ausführungsformen anhand der Zeichnung. Es zeigt:
  • 1 eine schematische Darstellung eines Halbleiter während seiner Herstellung gemäß dem Stand der Technik; und
  • 2A–2D schematische Darstellungen eines Halbleiterelementes während verschiedener Herstellungsschritte gemäß der Erfindung.
  • Beschreibung der bevorzugten Ausführungsformen
  • 2A zeigt einen Halbleiter, in diesem Fall einen Siliziumträger oder ein Substrat 100 mit einem Source-Bereich S und einem Drain-Bereich D, die darin ausgebildet sind. An einem Teil einer Oberfläche eines solchen Substrates ist zwischen dem Source- und dem Drain-Bereich S, D eine Gateelektrode 113 ausgebildet. Im einzelnen weist das Siliziumsubstrat 100 eine thermisch aufgewachsene Siliziumdioxid-Schicht 112 auf, die in diesem Fall eine Dicke von etwa 8 Nanometer (nm) hat. Die Gateelektrode 113 umfaßt auf der Siliziumdioxid-Schicht 112 eine dotierte polykristalline Siliziumschicht 114, die hier eine Dicke von etwa 100 nm aufweist, sowie auf der dotierten polykristallinen Siliziumschicht 114 eine Wolframsilicid-Schicht 116, die hier eine Dicke von etwa 55 nm hat, um die Gateelektrode 113 zu bilden. Somit liegt der Gatebereich 118 unter der Gateelektrode 113 zwischen dem Source- und dem Drain-Bereich S, D. Es sei darauf hingewiesen, daß sich über der Gateelektrode 113 eine Siliziumnitrid-Abdeckung 120a und Seitenwand-Zwischenlagen 120b befinden und daß über dem Source- und Drain-Bereich S, D sowie über der Siliziumnitrid-Abdeckung 120a und den Seitenwand-Zwischenlagen 120b eine Siliziumoxynitrid-Schicht 120c vorhanden ist. Weiterhin sei darauf hingewiesen, daß der Teil der Siliziumoxynitrid-Schicht 120c auf dem Source- und Drain-Bereich S, D hier eine Dicke von etwa 23 nm aufweist. Ferner beträgt in diesem Fall die Dicke der dielektrischen Deckschicht 120a und der Siliziumoxynitrid-Schicht 120c auf der Gateelektrode 113 insgesamt etwa 200 nm.
  • Als nächstes wird eine dielektrisches Schicht 122, die hier zum Beispiel mit Phosphor dotiertes Silikatglas (BSPG) ist, auf der Struktur abgelagert und gemäß der Darstellung chemisch-mechanisch zuviel auf die Oberseite der dielektrischen Schicht 120c an der Gateelektrode 113 poliert. Nach dem Rückätzen ist die Dicke der BSPG-Schicht 122 genau so groß, wie die Höhe der Gateelektrode 113 mit der Abdeckung und den Siliziumoxydnitrid-Teilen 120a, 120c daran. Auf der Struktur wird eine Oxidschicht 124, hier TEOS, bis zu einer Dicke von etwa 450 nm abgelagert.
  • Als nächstes wird auf der dielektrischen TEOS-Schicht 124 eine anorganische dielektrische Schicht 127 gebildet. Die anorganische dielektrische Schicht 127 ist in diesem Fall Siliziumnitrid mit einer minimalen Dicke von 150 nm. Die Siliziumnitrid-Schicht 127 wird mit einer durch Plasma verstärkten chemischen Aufdampf-Ablagerung aufgebracht. Als nächstes wird über der anorganischen dielektrischen Schicht 127 eine anorganische Antireflex-Beschichtung (ARC) 128 erzeugt. Die ARC 128 ist in diesem Fall Siliziumoxynitrid mit einer Dicke von zwischen etwa 30 und 70 nm. Die ARC 128 wird mit einer durch Plasma verstärkten chemischen Aufdampf-Ablagerung aufgebracht und hat eine Dicke, die so gewählt ist, daß mit der Dicke der Siliziumnitrid-Schicht 127 die erforderliche Absorption von ultraviolettem Licht geschaffen wird.
  • Als nächstes wird auf die Antireflex-Beschichtung 128 eine Photoresist-Schicht 140 aufgebracht und mit einer nicht dargestellten Maske gemusterte, anschließend ultraviolettem Licht ausgesetzt und einem Entwicklungsprozeß unterworfen, so daß Öffnungen darin entstehen, die Teile der Antireflex-Beschichtung 128, die über Teilen des Source- und Drain-Bereiches S, D liegen, freilegen.
  • Gemäß 2B wird eine Maske 131 gebildet, indem ein Ätzmittel mit der gemusterten Photoresist-Schicht 140 in Berührung gebracht wird. Das Ätzen erfolgt in diesem Fall durch ein reaktives Ionen-Ätzen mit einer Nitrid-Ätzchemie, hier RIE mit einer CF4 und O2 und Argon-Chemie. Durch diese Ätzung werden die freiliegenden Teile der Antireflex-Beschichtung 128 und Teile der anorganischen dielektrischen Schicht 127, die durch das Entfernen von Teilen der Antireflex-Beschichtung 128 freigelegt wurden, entfernt. Es ist zu beachten, daß die Ätzung zeitlich so eingestellt wird, daß sie innerhalb der TEOS-Schicht 124 endet. Somit legt diese Maske 131, die durch die geätzte ARC-Schicht 128 und die geätzte anorganische dielektrische Schicht 127 gebildet wird, die darunterliegenden Teile der dielektrischen TEOS-Schicht 124 frei.
  • Die Photoresist-Schicht 140 (2A) wird entfernt. Die durch die Maske 131 maskierte Struktur wird dann mit einem Ätzmittel in Berührung gebracht, das hier ein reaktives Ionen-Ätzmittel mit einer C4F8 und Argon und CO-Chemie ist. Es sei darauf hingewiesen, daß diese Chemie in hohem Maße selektiv ist und Siliziumdioxid mit einer wesentlich höheren Rate ätzt, als Siliziumnitrid oder Siliziumoxynitrid. Somit werden mit der Maske 131, die durch die geätzte ARC-Schicht 128 und die geätzte anorganische dielektrische Schicht 127 gebildet wurde, die freiliegenden Teile der dielektrischen TEOS-Schicht 124 entfernt. Durch die Ätzung werden auch die frei darunterliegenden Teile des dielektrischen BSPG-Materials 122 entfernt. Anschließend wird der Ätzvorgang beendet. Als nächstes werden mit einem RIE-Vorgang mit einer CHF3 und Sauerstoff-Chemie, und, sofern erforderlich, CF4, die frei darunterliegenden Teile der Siliziumoxynitrid-Schicht 120c entfernt, so daß die Teile der Source- und Drain-Bereiche S, D freigelegt werden. Es sei darauf hingewiesen, daß die ARC-Schicht 128 während des RIE-Vorgangs mit hoher Selektivität unter Verwendung von C4F8 und Argon und CO-Chemie entfernt wird, wodurch die in 2C gezeigte Struktur erzeugt wird. Es sei darauf hingewiesen, daß während des Ätzvorgangs die Ecken 135 der dielektrischen Schicht 120a entfernt oder gemäß der Darstellung gekerbt werden.
  • Nach dem Freilegen der Source- und Drain-Bereiche wird die Struktur gesäubert, um Polymere zu entfernen, die während der RIE-Verarbeitung entstanden sein könnten.
  • Als nächstes wird auf der in 2C gezeigten Struktur das dotierte polykristalline Silizium 140 abgelagert, das nach einem üblichen Rückätzen die elektrischen Kontakte des Source- und Drainbereiches S, D gemäß 2D für den MOSFET 150 erzeugt.

Claims (1)

  1. Verfahren zur Herstellung eines MOS-FET-Halbleiterelementes mit folgenden Schritten: – Bereitstellen eines Halbleiter-Körpers mit Source- und Drain-Bereichen und einer Gateelektrode an einem Teil einer Oberfläche des Körpers zwischen den Source- und Drain-Bereichen; – Erzeugen einer dielektrischen Schicht auf der Oberfläche des Halbleiter-Körpers über den Source- und Drain-Bereichen; – Erzeugen eines dielektrischen Materials mit einer Dicke größer als die Dicke der Gateelektrode über der dielektrischen Schicht und über der Gateelektrode; – Rückpolieren des dielektrischen Materials bis zur Höhe der dielektrischen Schicht an der Gate-elektrode mittels CMP; – Erzeugen einer anorganischen dielektrischen Schicht über dem dielektrischen Material; – Erzeugen einer Antireflex-Beschichtung über der anorganischen dielektrischen Schicht; – Erzeugen einer gemusterten Photoresist-Schicht über der Antireflex-Beschichtung, die Öffnungen aufweist, um Teile der Antireflex-Beschichtung freizulegen, die über Teilen der Source- und Drain-Bereiche liegen; – Erzeugen einer Maske mit folgenden Schritten: – Einwirken lassen eines Ätzmittels auf den freiliegenden Teil der Antireflex-Beschichtung, um diesen freiliegenden Teil zu entfernen und Teile der anorganischen dielektrischen Schicht zu entfernen, die durch die entfernten Teile der Antireflex-Beschichtung freigelegt werden, wobei diese Maske darunterliegende Teile des dielektrischen Materials freilegt; – Entfernen der Photoresist-Schicht; – Einwirken lassen eines Ätzmittels auf die Maske, wobei dieses Ätzmittel die frei darunterliegenden Teile des dielektrischen Materials und die frei darunterliegenden Teile der dielektrischen Schicht entfernt, um die Teile der Source- und Drain-Bereiche freizulegen; und – Erzeugen von elektrischen Source- und Drain-Kontakten mit den freiliegenden Teilen der Source- und Drain-Bereiche.
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