KR20020030600A - 감광막 콘택 홀 형성방법 - Google Patents

감광막 콘택 홀 형성방법 Download PDF

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KR20020030600A
KR20020030600A KR1020000061594A KR20000061594A KR20020030600A KR 20020030600 A KR20020030600 A KR 20020030600A KR 1020000061594 A KR1020000061594 A KR 1020000061594A KR 20000061594 A KR20000061594 A KR 20000061594A KR 20020030600 A KR20020030600 A KR 20020030600A
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이철승
박성남
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박종섭
주식회사 하이닉스반도체
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Abstract

본 발명은, 반도체 소자의 제조 방법에 관한 것으로, 특히 감광막 콘택 홀 패터닝시 빛이 노광장비 광학계를 투과하여 웨이퍼 상의 감광막을 분해시킬 때 노멀(normal)한 빛 노광으로 라인 및 공간 레티클인 정렬(align)마스크를 이용하여 이중 노출을 실시하고 현상함으로써 고해상력의 콘택 홀 패턴을 형성하는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

감광막 콘택 홀 형성방법{Method for forming the photo resist contact hole}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 감광막콘택 홀 패터닝시 빛이 노광장비 광학계를 투과하여 웨이퍼 상의 감광막을 분해시킬 때 노멀(normal)한 빛 노광으로 라인 및 공간 레티클인 정렬(align)마스크를 이용하여 이중 노출을 실시하고 현상함으로써 고해상력의 콘택 홀 패턴을 형성하는 감광막 콘택 홀 형성방법에 관한 것이다.
일반적으로 감광막 콘택 홀 패터닝시 빛이 노광장비 광학계를 투과하여 과도한 에너지로 웨이퍼상의 감광막을 분해시킬 때 광학 장비 특성에 기인한 광학 근접 결과에 의한 영향과 레지스트 특성에 기인하여 감광막 패턴이 형성된다.
도 1은 종래의 감광막 콘택 홀 형성 시 웨이퍼의 평면도이다.
도 1에 도시된 바와 같이, 감광막 콘택 홀 패터닝 시 과도한 빛 노광을 실시한 후 현상함으로써 감광막 패턴 후 레티클 상의 실제 디자인 모양과 다르게 웨이퍼상에 구현된다.
상기 실제 실리콘 웨이퍼에 회로 패턴을 정착시키기 위한 레티클에 정사각형 모양으로 디자인되어 노광공정을 실시된 것과는 달리 웨이퍼상에는 원형 모양으로 구현된다.
이런 상기한 종래의 감광막 콘택 홀 형성방법은, 실제 콘택 홀 CD (critical dimension) 변화를 유발시켜 웨이퍼 상 CD (critical dimension)의 불균일화를 초래하게 되며, 구현하려는 콘택 홀 크기가 작아지면서 감광막 패터닝시 언더 디파인(under define)현상이 발생하여 후속 공정이 어려워지는 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 감광막 콘택 홀 패터닝시 빛이 노광장비 광학계를 투과하여 웨이퍼 상의 감광막을 분해시킬 때 노멀(normal)한 빛 노광으로 라인 및 공간 레티클인 정렬(align)마스크를 이용하여 이중 노출을 실시하고 현상함으로써 고해상력의 콘택 홀 패턴을 형성하도록 하는 것이 목적이다.
도 1은 종래의 감광막 콘택 홀 형성 시 웨이퍼의 평면도이다.
도 2a 내지 도 2f는 본 발명의 감광막 콘택 홀 형성방법을 순차적으로 나타낸 단면도이다.
도 3은 본 발명의 라인 및 공간 레티클의 평면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
1 : 실리콘 기판 3 : 제 1감광막
5 : 레티클 7 : 제 2감광막
9 : 콘택 홀
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 제 1감광막을 증착하는 단계와, 상기 제 1감광막 상에 라인 및 공간 레티클을 사용하여 1차 노광을 실시하고 현상하여 제 1감광막 패턴을 형성하는 단계와, 상기 제 1감광막 패턴 상에 제 2감광막을 증착하는 단계와, 상기 제 2감광막 상에 라인 및 공간 레티클을 사용하여 2차 노광을 실시하고 현상함으로써 콘택 홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 감광막 콘택 홀 형성방법을 제공한다.
본 발명은 감광막 콘택 홀 패터닝시 노멀(normal)한 빛 노광으로 라인 및 공간 레티클인 정렬(align)마스크를 이용하여 이중 노출을 실시하고 현상함으로써 고해상력의 콘택 홀 패턴을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a에 도시된 바와 같이, 실리콘 기판(1) 상에 제 1감광막(3)을 증착한다. 이때 제 1감광막(3)은 네거티브(Negative) 레지스트로 후속 공정에서 노광되지 않은 부분의 감광막이 제거된다.
그리고, 도 2b에 도시된 바와 같이, 상기 제 1감광막(3) 상에 라인 및 공간 레티클(5)을 사용하여 1차 노광을 실시한다.
상기 레티클(5)이란 실리콘 웨이퍼 상에 회로 패턴을 정착시키기 위해 사용되는 마스크로서 본 발명에서는 라인 및 공간 패턴 레티클(5)사용하여 상기 레티클(5)을 돌려서 사용하여도 노광장비에서 Align 할 수 있도록 정렬(Align) 마스크를 사용한다.
이어서, 도 2c에 도시된 바와 같이, 상기 1차 노광된 웨이퍼를 현상하면 제 1감광막(3)은 노광된 부분에 남고 비노광지역의 제 1감광막(3)은 제거된다.
도 2d에 도시된 바와 같이, 상기 결과물 상에 제 2감광막(7)을 증착한다. 이때 제 2감광막(7)은 포지티브(positive) 레지스트로 후속 공정에서 노광된 부분의 감광막이 제거된다.
그리고, 도 2e에 도시된 바와 같이, 상기 제 2감광막(7) 상에 라인 및 공간 레티클(5)을 사용하여 2차 노광을 실시한다.
이때, 상기 라인 및 공간 레티클(5)의 방향을 제 1감광막(3)을 노광할 때 사용한 레티클(5)의 방향에서 90°돌려서 사용한다.
이어서, 도 2f에 도시된 바와 같이, 상기 2차 노광된 웨이퍼를 현상시키면 포지티브 레지스트가 네거티브 레지스트와 반대로 노광된 부분의 제 2감광막(7)이제거되며 비노광부분의 제 2감광막(7)이 남아서 콘택 홀(9)을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 감광막 콘택 홀 형성방법을 이용하게 되면, 감광막 콘택 홀 패터닝시 빛이 노광장비 광학계를 투과하여 웨이퍼 상의 감광막을 분해시킬 때 노멀(normal)한 빛 노광으로 라인 및 공간 레티클인 정렬(align)마스크를 이용하여 이중 노출을 실시하고 현상함으로써 고해상력의 콘택 홀 패턴을 형성하며, 레티클에 의한 복제성(fidelity)이 우수한 프로파일(profile) 생산이 가능해 짐에 따라 웨이퍼 상 CD의 불균일성을 개선하는 것이 가능하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (4)

  1. 실리콘 기판 상에 제 1감광막을 증착하는 단계와;
    상기 제 1감광막 상에 라인 및 공간 레티클을 사용하여 1차 노광을 실시한 후 현상하는 단계와;
    상기 결과물 상에 제 2감광막을 증착하는 단계와;
    상기 제 2감광막 상에 라인 및 공간 레티클을 90°회전하여 2차 노광을 실시한 후 현상하여 감광막 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 감광막 콘택 홀 형성방법.
  2. 제 1항에 있어서, 상기 라인 및 공간 패턴 레티클을 사용하여 노광 시, 얼라인 마스크를 적용하는 것을 특징으로 하는 감광막 콘택 홀 형성방법.
  3. 제 1항에 있어서, 상기 제 1 감광막은 네거티브 감광막인 것을 특징으로 하는 감광막 콘택 홀 형성방법.
  4. 제 1항에 있어서, 상기 제 2 감광막을 포지티브 감광막인 것을 특징으로 하는 감광막 콘택 홀 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859636B1 (ko) * 2007-09-14 2008-09-23 주식회사 동부하이텍 반도체 장치의 제조 방법
KR100919344B1 (ko) * 2006-12-28 2009-09-25 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR20150117955A (ko) * 2014-04-11 2015-10-21 김춘기 미세전류 침대

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