KR100823847B1 - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 패턴 형성방법은 반도체 기판상에 도전막을 형성하는 단계; 상기 도전막상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계; 상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 도전막을 선택적으로 제거하여 제 1 도전 라인을 형성하는 단계; 상기 제 1 도전 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계; 상기 제 1 도전 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계; 상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 도전 라인을 제거하는 단계; 상기 산화막 및 반도체 기판을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 도전막이 노출되도록 하는 단계; 및 상기 산화막을 마스크로 하여 상기 노출된 도전막을 제거하여 제 2 도전 라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
반도체, 패턴

Description

반도체 소자의 패턴 형성방법{METHOD FOR PATTERNING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 패턴 형성방법을 나타낸 단면도.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정 단면도.
도 3a 내지 도 3h는 본 발명의 제 2 실시예에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정 단면도.
도 4a 내지 도 4i는 본 발명의 제 3 실시예에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 미세패턴을 형성하도록 한 반도체 소자의 패턴 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화와 고속도화에 따른 패턴 롤의 미세화가 요망되고 있는 가운데, 현재 범용 기술로서 사용되고 있는 광 노광에서는 노광의 파장에 유래하는 본질적인 해상도의 한계에 근접하고 있다. g선(436㎚) 또는 i선(365㎚)을 광원으로 하는 광 노광에서는 일반적으로 0.5㎛의 패턴 롤이 한계로 되어 있고, 이것을 사용하여 제작한 반도체 소자의 집적도는 16M 비트 DRAM에 상당한다.
그러나 LSI의 양산은 이미 이 단계까지 와 있어 더 나은 미세화 기술의 개발이 급선무가 되고 있다.
이와 같은 배경에 이해 차세대의 미세 가공 기술로서 원자외선 리소그래피가 유망시되고 있다. 원자외선 리소그래피는 0.2 내지 0.4㎛의 가공도 가능하며, 광흡수가 낮은 레지스터 재료를 사용했을 경우, 기판에 대하여 수직에 가까운 측벽을 갖는 패턴 형성이 가능해진다.
최근 원자외선을 광원으로 하여 고휘도의 KrF 엑시머 레이저를 이용하는 기술이 주목받고 있다.
한편, 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.
일반적으로 집적회로, 트랜지스터, 액정 또는 다이오드 등의 제조 프로세스에서, 미세한 패턴을 형성하기 위한 포토리소그래피 공정 및/또는 이에 접속하는 전극패턴을 형성하기 위한 에칭공정에서 사용되고 있다.
예를 들면, 반도체 기판위에 원하는 패턴의 반도체층을 형성하는 경우, 우선 반도체 기판 위에 절연막, 배선층 등을 형성하고, 세정한 후, 그 패턴에 적합한 포 토레지스트를 도포한다.
여기서 포토레지스트의 도포에는, 스핀 코트, 스프레이 코트, 딥 코트 등의 방법이 있지만, 웨이퍼를 진공에서 척해서 고속 회전시키면서 하는 스핀 코트가 안정성, 균일성의 점에서 가장 일반적이다.
다음에, 원하는 패턴에 대응한 포토 마스크를 포토레지스트상에 배치해서 자외선을 조사해서 노광(露光)한다. 계속해 현상공정을 통해 소망하는 포토레지스트 패턴을 형성한다.
여기서 상기 현상 방법에는 침적에 의한 것과 스프레이에 의한 것이 있다. 전자에서는 온도, 농도, 경시(經時) 변화 등의 관리가 곤란하지만, 후자에서는 관리는 비교적 용이하다. 현재는 스프레이 방식으로 인 라인화한 장치가 널리 사용된다.
그리고 상기 포토레지스트 패턴을 마스크로 이용하여 상기 층을 선택적으로 제거함으로써 원하는 패턴을 형성할 수 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 패턴 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 패턴 형성방법을 나타낸 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(20)상에 절연막 또는 금속막 등의 식각 물질(30)을 형성하고, 상기 식각 물질(30)상에 포토레지스트(40)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(40)를 선택적으로 패터닝하여 패턴 형성 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(40)를 마스크로 이용하여 노출된 상기 식각 물질(30)을 선택적으로 제거하여 물질 패턴(30a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 물질 패턴(30a)을 형성하기 위해 사용된 포토레지스트(40)를 제거하고, 상기 반도체 기판(20)에 세정 공정을 실시하여 식각 공정시 발생된 이물질 등을 제거한다.
종래의 ArF, KrF, F2 등의 광원과 포토레지스트의 패터닝을 통해 이루어지는 포토리소그래피(photolithography) 공정은 게이트(gate)와 같은 미세패턴을 구현하는 데는 여러 가지 한계가 있었다. 광학계의 한계와 포토레지스트 폴리머 자체의 해상력의 한계 등으로 인해 수 ㎚의 단위의 선폭을 구현하기는 매우 힘든 상황이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 수 ㎚ 단위의 선폭을 형성하도록 한 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 패턴 형성방법은 반도체 기판상에 도전막을 형성하는 단계; 상기 도전막상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계; 상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 도전막을 선택적으로 제거하여 제 1 도전 라인을 형성하는 단계; 상기 제 1 도전 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계; 상기 제 1 도전 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계; 상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 도전 라인을 제거하는 단계; 상기 산화막 및 반도체 기판을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 도전막이 노출되도록 하는 단계; 및 상기 산화막을 마스크로 하여 상기 노출된 도전막을 제거하여 제 2 도전 라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성방법은 반도체 기판상에 식각 물질을 형성하는 단계; 상기 식각 물질상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계; 상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 식각 물질을 선택적으로 제거하여 제 1 식각 물질 라인을 형성하는 단계; 상기 제 1 식각 물질 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계; 상기 제 1 식각 물질 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계; 상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 식각 물질 라인을 제거하는 단계; 상기 산화막을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 식각 물질이 노출되도록 하는 단계; 및 상기 산화막을 마스크로 하여 상기 노출된 식각 물질을 제거하여 제 2 식각 물질 라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성방법은 반도체 기판상에 식각 물질을 형성하는 단계; 상기 식각 물질상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계; 상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 식각 물질을 선택적으로 제거하여 제 1 식각 물질 라인을 형성하는 단계; 상기 제 1 식각 물질 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계; 상기 제 1 식각 물질 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계; 상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 식각 물질 라인을 제거하는 단계; 상기 산화막을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 식각 물질이 노출되도록 하는 단계; 상기 산화막을 포함하는 식각 물질의 전면에 금속층을 형성하는 단계; 및 상기 산화막 및 상기 산화막 상측의 금속층을 제거하여 금속 라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 패턴 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(101)상에 LPCVD 방식을 이용하여 폴리 실리콘과 같은 도전막(102)을 형성한다.
여기서, 상기 LPCVD 방식에 의한 도전막(102)을 형성조건은 온도 : 600~615℃, 시간 : 약 20분, 압력 : 0.4Torr, 가스 : SiH4 2slm, 타겟 두께 : 2000± 200Å로 형성한다.
이어서, 상기 도전막(102)상에 반사 방지막(도시되지 않음)을 250~300Å의 두께로 형성하고, 상기 반사 방지막상에 포지티브 포토레지스트(103)를 2000~3000Å 두께로 도포한다.
그리고 상기 포지티브 포토레지스트(103)에 ArF 장비를 활용하여 100㎚ 이하의 덴스 라인을 구현하여 상기 포지티브 포토레지스트(103)를 패터닝한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포지티브 포토레지스트(103)를 포함한 반도체 기판(101)의 전면에 네거티브 포토레지스트(104)를 도포한 후, 상기 포지티브 포토레지스트(103)를 노광할 때 사용된 마스크와 동일한 마스크를 사용하여 노광하고 현상하여 상기 네거티브 포토레지스트(104)가 상기 포지티브 포토레지스트(103) 사이에 잔류하도록 패터닝한다.
또한, 일반적으로 포토레지스트에는 네거티브 포토레지스트와 포지티브 포토레지스트가 있다.
먼저, 네거티브 포토레지스트는 일반적으로 경화 고무계 수지와 비스디아지드계 화합물의 혼합물을 유기 용제 중에 함유한 것인데, 후자에는 감광성이 있고, 가교제로서 작용한다.
상기 네거티브 포토레지스트에서는 광조사 부분이 가교제에 의해서 그물코 구조로 되어서 경화하고, 미조사 부분과의 사이에 현상에 대한 용해도의 차를 일으키는 점을 이용해서 패턴이 형성된다.
상기 포지티브 포토레지스트에서는 광조사 부분은 현상액(알칼리계)에 녹게 되고, 미노광부가 불용성이기 때문에 네거티브 포토레지스트처럼 용해도의 차를 사 용해서 패턴이 형성된다.
상기 포지티브 포토레지스트는 일반적으로 키논디아지드계의 감광제와 알칼리 가용의 페놀계 수지와 유기 용제로 되어 있어, 혼합물 자체는 알칼리에는 불용(不溶)이지만 광조사에 의해서 알칼리 가용(可溶)으로 된다.
도 2c에 도시한 바와 같이, 상기 패터닝된 포지티브 포토레지스트(103)와 네거티브 포토레지스트(104)를 마스크로 이용하여 RIE 혹은 DRIE 공정을 통해 상기 도전막(102)을 선택적으로 식각하여 소정의 폭을 갖고 돌출되는 제 1 도전 라인(105)을 형성한다.
여기서, 상기 도전막(102)의 식각 공정 조건은 CF4 50sccm, 압력 4mTorr, RF 파워 소스 500W, 바이어스 파워 40W, 시간 10sec로 진행한다.
그리고 상기 포지티브 포토레지스트(103)와 네거티브 포토레지스트(104)를 제거한다.
도 2d에 도시한 바와 같이, 상기 제 1 도전 라인(105)을 포함한 반도체 기판(101)의 전면에 산화막(106)을 형성한다.
여기서, 상기 산화막(106)은 퍼니스(furnace) 장비를 이용하여 습식 산화 공정을 실시하여 상기 반도체 기판(101)상에 형성한다.
한편, 상기 퍼니스 장비에서 산화막(205)의 형성은 800℃의 온도에서 60분, 압력은 상압을 유지, 가스로 H 9slm, O 7.5slm, HCL 0.6 slm, 그 두께는 3000± 300Å로 한다.
도 2e에 도시한 바와 같이, 상기 제 1 도전 라인(105)의 상부 표면을 타겟으 로 상기 산화막(106)의 전면에 CMP 공정을 실시하여 상기 산화막(106)이 상기 제 1 도전 라인(105) 사이에만 남도록 한다.
도 2f에 도시한 바와 같이, 상기 제 1 도전 라인(105) 사이에 잔류하는 산화막(106)을 마스크로 이용하여 상기 제 1 도전 라인(105)을 제거한다.
여기서, 상기 산화막(106)을 마스크로 이용한 상기 제 1 도전 라인(105)의 식각은 FEP(Front End Processor) 딥(deep)을 통해 10초 이하로 실시한다.
도 2g에 도시한 바와 같이, 상기 산화막(106)을 RIE 통해 덴스 라인의 상부를 식각하여 제거한다.
이때 상기 산화막(106)의 덴스 라인을 제거할 때 반도체 기판(101)의 표면도 소정두께만 제거된다.
여기서, 상기 산화막(106)의 선택 식각 조건은 갭(gap)을 27㎜, 압력 55mTorr, RF 파워 600W, CHF3 50sccm, O2 20sccm, 시간 18 ~ 28sec로 진행한다.
도 2h에 도시한 바와 같이, 상기 잔류한 산화막(106)을 마스크로 이용하여 상기 도전막(102)을 선택적으로 제거하여 제 2 도전 라인(107)을 형성한다.
여기서, 상기 도전막(102)의 식각 공정 조건은 CF4 50sccm, 압력 4mTorr, RF 파워 소스 500W, 바이어스 파워 40W, 시간 10sec로 진행한다.
이어서, 상기 마스크로 사용된 산화막(105)을 제거한다.
도 3a 내지 도 3h는 본 발명의 제 2 실시예에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 절연막 또는 도전막과 같은 식각 물질(201)상에 반사 방지막(도시되지 않음)을 250~300Å 두께로 형성하고, 상기 반사 방지막상에 포지티브 포토레지스트(202)를 2000 ~ 3000Å의 두께로 도포한 후, ArF 장비를 활용하여 노광 및 현상 공정을 통해 상기 포지티브 포토레지스트(202)를 100㎚이하의 덴스 라인(dense line)을 갖도록 패터닝한다.
도 3b에 도시한 바와 같이, 상기 패터닝된 포지티브 포토레지스트(202)를 포함한 식각 물질(201)의 전면에 네거티브 포토레지스트(203)를 도포한 후, 상기 포지티브 포토레지스트(202)를 노광할 때 사용된 마스크와 동일한 마스크를 사용하여 노광하고 현상하여 상기 네거티브 포토레지스트(203)가 상기 포지티브 포토레지스트(202) 사이에 잔류하도록 패터닝한다.
또한, 일반적으로 포토레지스트에는 네거티브 포토레지스트와 포지티브 포토레지스트가 있다.
먼저, 네거티브 포토레지스트는 일반적으로 경화 고무계 수지와 비스디아지드계 화합물의 혼합물을 유기 용제 중에 함유한 것인데, 후자에는 감광성이 있고, 가교제로서 작용한다.
상기 네거티브 포토레지스트에서는 광조사 부분이 가교제에 의해서 그물코 구조로 되어서 경화하고, 미조사 부분과의 사이에 현상에 대한 용해도의 차를 일으키는 점을 이용해서 패턴이 형성된다.
상기 포지티브 포토레지스트에서는 광조사 부분은 현상액(알칼리계)에 녹게 되고, 미노광부가 불용성이기 때문에 네거티브 포토레지스트처럼 용해도의 차를 사 용해서 패턴이 형성된다.
상기 포지티브 포토레지스트는 일반적으로 키논디아지드계의 감광제와 알칼리 가용의 페놀계 수지와 유기 용제로 되어 있어, 혼합물 자체는 알칼리에는 불용(不溶)이지만 광조사에 의해서 알칼리 가용(可溶)으로 된다.
도 3c에 도시한 바와 같이, 상기 패터닝된 포지티브 포토레지스트(202)와 네거티브 포토레지스트(203)를 마스크로 이용하여 RIE 혹은 DRIE 공정을 통해 상기 식각 물질(201)을 선택적으로 식각하여 제 1 식각 물질 라인(204)을 패터닝한다.
여기서, 상기 식각 물질(201)의 식각 공정 조건은 CF4 50sccm, 압력 4mTorr, RF 파워 소스 500W, 바이어스 파워 40W, 시간 10sec로 진행한다.
그리고 상기 포지티브 포토레지스트(202)와 네거티브 포토레지스트(203)를 제거한다.
도 3d에 도시한 바와 같이, 상기 제 1 식각 물질 라인(204)을 포함한 식각 물질(201)의 전면에 산화막(205)을 형성한다.
여기서, 상기 산화막(205)은 퍼니스(furnace) 장비를 이용하여 습식 산화 공정을 실시하여 상기 식각 물질(201)상에 형성한다.
한편, 상기 퍼니스 장비에서 산화막(205)의 형성은 800℃의 온도에서 60분, 압력은 상압을 유지, 가스로 H 9slm, O 7.5slm, HCL 0.6 slm, 그 두께는 3000± 300Å로 한다.
도 3e에 도시한 바와 같이, 상기 제 1 식각 물질 라인(204)의 상부 표면을 타겟으로 상기 산화막(205)의 전면에 CMP 공정을 실시하여 상기 산화막(205)이 상 기 제 1 식각 물질 라인(204) 사이에만 남도록 한다.
도 3f에 도시한 바와 같이, 상기 제 1 식각 물질 라인(204) 사이에 잔류하는 산화막(205)을 마스크로 이용하여 상기 제 1 식각 물질 라인(204)을 제거한다.
여기서, 상기 산화막(205)을 마스크로 이용한 상기 제 1 식각 물질 라인(204)의 식각은 FEP(Front End Processor) 딥(deep)을 통해 10초 이하로 실시한다.
도 3g에 도시한 바와 같이, 상기 산화막(205)을 RIE 통해 덴스 라인의 상부를 식각하여 제거한다.
이때 상기 산화막(205)의 선택 식각 조건은 갭(gap)을 27㎜, 압력 55mTorr, RF 파워 600W, CHF3 50sccm, O2 20sccm, 시간 18 ~ 28sec로 진행한다.
도 3h에 도시한 바와 같이, 상기 잔류한 산화막(205)을 마스크로 이용하여 상기 식각 물질(201)을 선택적으로 제거하여 제 2 식각 물질 라인(206)을 형성한다.
여기서, 상기 식각 물질(201)의 식각 공정 조건은 CF4 50sccm, 압력 4mTorr, RF 파워 소스 500W, 바이어스 파워 40W, 시간 10sec로 진행한다.
이어서, 상기 마스크로 사용된 산화막(205)을 제거한다.
도 4a 내지 도 4i는 본 발명의 제 3 실시예에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 절연막 또는 도전막과 같은 식각 물질(301)상에 반사 방지막(도시되지 않음)을 250~300Å 두께로 형성하고, 상기 반사 방지막상에 포지티브 포토레지스트(302)를 2000 ~ 3000Å의 두께로 도포한 후, ArF 장비를 활용하여 노광 및 현상 공정을 통해 상기 포지티브 포토레지스트(302)를 100㎚이하의 덴스 라인(dense line)을 갖도록 패터닝한다.
도 4b에 도시한 바와 같이, 상기 패터닝된 포지티브 포토레지스트(302)를 포함한 식각 물질(301)의 전면에 네거티브 포토레지스트(303)를 도포한 후, 상기 포지티브 포토레지스트(302)를 노광할 때 사용된 마스크와 동일한 마스크를 사용하여 노광하고 현상하여 상기 네거티브 포토레지스트(303)가 상기 포지티브 포토레지스트(302) 사이에 잔류하도록 패터닝한다.
또한, 일반적으로 포토레지스트에는 네거티브 포토레지스트와 포지티브 포토레지스트가 있다.
먼저, 네거티브 포토레지스트는 일반적으로 경화 고무계 수지와 비스디아지드계 화합물의 혼합물을 유기 용제 중에 함유한 것인데, 후자에는 감광성이 있고, 가교제로서 작용한다.
상기 네거티브 포토레지스트에서는 광조사 부분이 가교제에 의해서 그물코 구조로 되어서 경화하고, 미조사 부분과의 사이에 현상에 대한 용해도의 차를 일으키는 점을 이용해서 패턴이 형성된다.
상기 포지티브 포토레지스트에서는 광조사 부분은 현상액(알칼리계)에 녹게 되고, 미노광부가 불용성이기 때문에 네거티브 포토레지스트처럼 용해도의 차를 사용해서 패턴이 형성된다.
상기 포지티브 포토레지스트는 일반적으로 키논디아지드계의 감광제와 알칼리 가용의 페놀계 수지와 유기 용제로 되어 있어, 혼합물 자체는 알칼리에는 불용(不溶)이지만 광조사에 의해서 알칼리 가용(可溶)으로 된다.
도 4c에 도시한 바와 같이, 상기 패터닝된 포지티브 포토레지스트(302)와 네거티브 포토레지스트(303)를 마스크로 이용하여 RIE 혹은 DRIE 공정을 통해 상기 식각 물질(301)을 선택적으로 식각하여 제 1 식각 물질 라인(304)을 패터닝한다.
여기서, 상기 식각 물질(301)의 식각 공정 조건은 CF4 50sccm, 압력 4mTorr, RF 파워 소스 500W, 바이어스 파워 40W, 시간 10sec로 진행한다.
그리고 상기 포지티브 포토레지스트(302)와 네거티브 포토레지스트(303)를 제거한다.
도 4d에 도시한 바와 같이, 상기 제 1 식각 물질 라인(304)을 포함한 식각 물질(301)의 전면에 산화막(305)을 형성한다.
여기서, 상기 산화막(305)은 퍼니스(furnace) 장비를 이용하여 습식 산화 공정을 실시하여 상기 식각 물질(301)상에 형성한다.
한편, 상기 퍼니스 장비에서 산화막(305)의 형성은 800℃의 온도에서 60분, 압력은 상압을 유지, 가스로 H 9slm, O 7.5slm, HCL 0.6 slm, 그 두께는 3000± 300Å로 한다.
도 4e에 도시한 바와 같이, 상기 제 1 식각 물질 라인(304)의 상부 표면을 타겟으로 상기 산화막(305)의 전면에 CMP 공정을 실시하여 상기 산화막(305)이 상기 제 1 식각 물질 라인(304) 사이에만 남도록 한다.
도 4f에 도시한 바와 같이, 상기 제 1 식각 물질 라인(304) 사이에 잔류하는 산화막(305)을 마스크로 이용하여 상기 제 1 식각 물질 라인(304)을 제거한다.
여기서, 상기 산화막(305)을 마스크로 이용한 상기 제 1 식각 물질 라인(304)의 식각은 FEP(Front End Processor) 딥(deep)을 통해 10초 이하로 실시한다.
도 4g에 도시한 바와 같이, 상기 산화막(305)을 RIE 통해 덴스 라인의 상부를 식각하여 제거한다.
이때 상기 산화막(305)의 선택 식각 조건은 갭(gap)을 27㎜, 압력 55mTorr, RF 파워 600W, CHF3 50sccm, O2 20sccm, 시간 18 ~ 28sec로 진행한다.
도 4h에 도시한 바와 같이, 상기 잔류한 산화막(305)을 포함한 식각 물질(301)의 전면에 메탈 이-빔 증착(Metal e-beam deposition)을 실시하여 금속층(306)을 증착한다. 이때, 금속층(306)은 Ti, TiN, Al, Cu 중 어느 하나가 될 수 있다.
도 4i에 도시된 바와 같이, 상기 산화막(305)을 제거하여 상기 산화막(305) 및 상기 산화막(305) 상측의 금속층(306)을 제거하여 금속 라인(307)을 형성한다.
따라서 본 발명은 기존의 미세패턴을 구현하는 포토리소그래피 공정 중 구현 가능한 최소선폭을 포지티브 포토레지스트를 하이 도즈(high dose)를 사용하여 마스크 사이즈(mask size) 보다 2/3정도의 크기로 작게 도전막 위에 패터닝하고, 동일한 마스크를 사용하여 네거티브 포토레지스트를 하이 도즈를 사용하여 마스크 사이즈보다 2/3정도의 크기로 패터닝을 실시하면 스페이서가 작게 할 수 있다.
그리고 이를 RIE를 통해 도전막의 패터닝을 실시하고 산화 공정을 통해 산화막을 형성하고. CMP 공정과 FEP 딥 공정을 통해 포토 공정 선폭의 1/2의 선폭을 가지는 산화막 마스크를 형성하고 이를 식각함으로써 구현하기 힘들었던 수 ㎚단위의 선폭을 구현할 수가 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 패턴 형성방법은 다음과 같은 효과가 있다.
즉, 포토 및 식각 공정을 통해 패턴을 형성하는 것보다 최소 선폭의 1/2의 선폭을 갖는 패턴을 형성함으로써 수 ㎚단위의 선폭을 갖는 패턴을 형성할 수 있다.

Claims (7)

  1. 반도체 기판상에 도전막을 형성하는 단계;
    상기 도전막상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계;
    상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 도전막을 선택적으로 제거하여 제 1 도전 라인을 형성하는 단계;
    상기 제 1 도전 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 제 1 도전 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계;
    상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 도전 라인을 제거하는 단계;
    상기 산화막 및 반도체 기판을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 도전막이 노출되도록 하는 단계; 및
    상기 산화막을 마스크로 하여 상기 노출된 도전막을 제거하여 제 2 도전 라인을 형성하는 단계가 포함되어 구성되고,
    상기 포지티브 포토레지스트와 네거티브 포토레지스트는 동일한 마스크를 사용하여 노광 및 현상하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  2. 반도체 기판상에 식각 물질을 형성하는 단계;
    상기 식각 물질상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계;
    상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 식각 물질을 선택적으로 제거하여 제 1 식각 물질 라인을 형성하는 단계;
    상기 제 1 식각 물질 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 제 1 식각 물질 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계;
    상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 식각 물질 라인을 제거하는 단계;
    상기 산화막을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 식각 물질이 노출되도록 하는 단계; 및
    상기 산화막을 마스크로 하여 상기 노출된 식각 물질을 제거하여 제 2 식각 물질 라인을 형성하는 단계가 포함되어 구성되고,
    상기 포지티브 포토레지스트와 네거티브 포토레지스트는 동일한 마스크를 사용하여 노광 및 현상하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  3. 반도체 기판상에 식각 물질을 형성하는 단계;
    상기 식각 물질상에 포지티브 포토레지스트와 네거티브 포토레지스트를 교번하여 형성하는 단계;
    상기 포지티브 포토레지스트와 네거티브 포토레지스트를 마스크로 하여 상기 식각 물질을 선택적으로 제거하여 제 1 식각 물질 라인을 형성하는 단계;
    상기 제 1 식각 물질 라인을 포함한 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 제 1 식각 물질 라인의 상부 표면을 타겟으로 상기 산화막의 전면에 평탄화 공정을 실시하는 단계;
    상기 산화막을 마스크로 이용하여 상기 산화막과 산화막 사이의 상기 제 1 식각 물질 라인을 제거하는 단계;
    상기 산화막을 일부 제거하여 상기 산화막의 두께가 얇은 부분의 하측에 위치한 상기 식각 물질이 노출되도록 하는 단계;
    상기 산화막을 포함하는 식각 물질의 전면에 금속층을 형성하는 단계; 및
    상기 산화막 및 상기 산화막 상측의 금속층을 제거하여 금속 라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  4. 제 3항에 있어서,
    상기 포지티브 포토레지스트와 네거티브 포토레지스트는 동일한 마스크를 사용하여 노광 및 현상하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 포지티브 포토레지스트와 네거티브 포토레지스트는 일정한 간격으로 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 산화막은 퍼니스 장비에서 습식 산화 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  7. 제 6항에 있어서,
    상기 산화막은 퍼니스 장비에서 800℃의 온도, 시간은 60분, 압력은 상압, 가스로 H 9slm, O 7.5slm, HCL 0.6 slm, 그 두께는 3000± 300Å로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039399B2 (en) * 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8832767B2 (en) * 2008-10-16 2014-09-09 Ppc Broadband, Inc. Dynamically configurable frequency band selection device between CATV distribution system and CATV user
JP2010161162A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
JP5589243B2 (ja) * 2010-07-30 2014-09-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
KR101882220B1 (ko) * 2012-02-13 2018-07-26 에스케이하이닉스 주식회사 블랙 보더 영향을 억제하는 리소그래피 방법
CN103288042B (zh) * 2012-02-29 2016-05-04 深圳光启高等理工研究院 一种纳米级超材料微结构及其制备方法
CN103309165A (zh) * 2012-03-09 2013-09-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110783263B (zh) * 2019-08-26 2022-12-16 上海新微技术研发中心有限公司 半导体结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028362A (ko) * 1996-10-22 1998-07-15 김영환 반도체소자의 미세 패턴 제조방법
KR20060110706A (ko) * 2005-04-21 2006-10-25 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
KR100741926B1 (ko) 2006-07-24 2007-07-23 동부일렉트로닉스 주식회사 폴리실리콘 패턴 형성 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US6033952A (en) * 1998-11-30 2000-03-07 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device
JP3697426B2 (ja) * 2002-04-24 2005-09-21 株式会社東芝 パターン形成方法および半導体装置の製造方法
US7445738B2 (en) * 2003-09-18 2008-11-04 United States Gypsum Company Multi-layer process and apparatus for producing high strength fiber-reinforced structural cementitious panels
KR100640657B1 (ko) * 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR100714477B1 (ko) * 2005-12-07 2007-05-07 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
KR100833438B1 (ko) * 2006-09-13 2008-05-29 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
KR100871967B1 (ko) * 2007-06-05 2008-12-08 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028362A (ko) * 1996-10-22 1998-07-15 김영환 반도체소자의 미세 패턴 제조방법
KR20060110706A (ko) * 2005-04-21 2006-10-25 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
KR100741926B1 (ko) 2006-07-24 2007-07-23 동부일렉트로닉스 주식회사 폴리실리콘 패턴 형성 방법

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