JP2009218574A - パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 - Google Patents

パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 Download PDF

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Abstract

【課題】２回目の露光工程を必要とせずに、微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法、半導体装置の製造方法及び半導体装置の製造装置を提供する。
【解決手段】エッチングするマスクとなるパターンを形成するパターン形成方法であって、フォトレジストからなる第１パターン１０５を形成する工程と、境界層１０６を第１パターン１０５の側壁部及び頂部に形成する工程と、第２マスク材層１０７を、境界層１０６の表面を覆うように形成する工程と、境界層１０６の頂部が露出するように第２マスク材層１０７の一部を除去する工程と、境界層１０６をエッチングして除去して第２マスク材層１０７からなる第２パターンを形成する工程と、第１パターン１０５及び第２パターンの幅を減少させて所定幅とするトリミング工程とを具備している。
【選択図】図１

Description

本発明は、半導体ウエハ等の基板にプラズマエッチング等のエッチング処理を施す際に使用するグマスクを形成するためのパターン形成方法、半導体装置の製造方法及び半導体装置の製造装置に関する。
従来から、半導体装置等の製造工程においては、半導体ウエハ等の基板にプラズマエッチング等のエッチング処理を施して、微細な回路パターン等を形成することが行われている。このようなエッチング処理工程では、フォトレジストを用いたフォトリソグラフィー工程によって、マスクを形成することが行われている。
このようなフォトリソグラフィー工程では、形成するパターンの微細化に対応するため、種々の技術が開発されている。その一つとして、所謂ダブルパターニングがある。このダブルパターニングは、フォトレジストを塗布、露光、現像して第１パターン形成する第１リソグラフィー工程と、この第１リソグラフィー工程の後に再度フォトレジストを塗布、露光、現像して第２パターン形成する第２リソグラフィー工程の２段階のパターニングを行うことによって、１回のパターニングでマスクを形成する場合より微細な間隔のマスクを形成できるようにしたものである（例えば、特許文献１参照。）。
米国特許第７０６４０７８号明細書
上記したとおり、ダブルパターニング技術では、２回のリソグラフィー工程における２回の露光工程を有する。このため、工程が複雑になり、半導体装置の製造コストが増大するという課題と、２回目の露光工程における１回目の露光工程に対する位置決めを高精度で行うことが難しく、高精度なパターニングの実現が困難であるという課題があった。
本発明は、上記の従来の事情に対処してなされたもので、２回目の露光工程を必要とせずに、微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法、半導体装置の製造方法及び半導体装置の製造装置を提供しようとするものである。
請求項１の発明は、基板上の被エッチング層をエッチングするマスクとなる所定形状のパターンを形成するパターン形成方法であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面を覆うように形成する第２マスク材層形成工程と、前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程とを具備したことを特徴とする。
請求項２の発明は、請求項１記載のパターン形成方法であって、前記第２マスク材除去工程と、前記境界層エッチング工程との間に、前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程とを具備したことを特徴とする。
請求項３の発明は、基板上の被エッチング層をエッチングするマスクとなる所定形状のパターンを形成するパターン形成方法であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の頂部が露出した状態で形成する第２マスク材層形成工程と、前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程とを具備したことを特徴とする。
請求項４の発明は、請求項３記載のパターン形成方法であって、前記第２マスク材形成工程と、前記境界層エッチング工程との間に、前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程とを具備したことを特徴とする。
請求項５の発明は、請求項１〜４いずれか１項記載のパターン形成方法であって、前記第２マスク材層がフォトレジストからなることを特徴とする。
請求項６の発明は、請求項１〜５いずれか１項記載のパターン形成方法であって、前記境界層をＣＶＤによる成膜により形成することを特徴とする。
請求項７の発明は、請求項１〜５いずれか１項記載のパターン形成方法であって、前記境界層を、前記第パターンの側壁部及び頂部を変質させることによって形成することを特徴とする。
請求項８の発明は、請求項１〜７いずれか１項記載のパターン形成方法であって、前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とする。
請求項９の発明は、基板上の被エッチング層をマスクを介してエッチングする工程を有する半導体装置の製造方法であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面を覆うように形成する第２マスク材層形成工程と、前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程とを具備したパターン形成方法によって前記マスクが形成されることを特徴とする。
請求項１０の発明は、請求項９記載の半導体装置の製造方法であって、前記第２マスク材除去工程と、前記境界層エッチング工程との間に、前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層のをエッチングするエッチング工程とを具備したことを特徴とする。
請求項１１の発明は、基板上の被エッチング層をマスクを介してエッチングする工程を有する半導体装置の製造方法であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の頂部が露出した状態で形成する第２マスク材層形成工程と、前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程とを具備したパターン形成方法によって前記マスクが形成されることを特徴とする。
請求項１２の発明は、請求項１１記載の半導体装置の製造方法であって、前記第２マスク材形成工程と、前記境界層エッチング工程との間に、前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層の不要部分をエッチングするエッチング工程とを具備したことを特徴とする。
請求項１３の発明は、請求項９〜１２いずれか１項記載の半導体装置の製造方法であって、前記第２マスク材層がフォトレジストからなることを特徴とする。
請求項１４の発明は、請求項９〜１３いずれか１項記載の半導体装置の製造方法であって、前記境界層をＣＶＤによる成膜により形成することを特徴とする。
請求項１５の発明は、請求項９〜１３いずれか１項記載の半導体装置の製造方法であって、前記境界層を、前記第パターンの側壁部及び頂部を変質させることによって形成することを特徴とする。
請求項１６の発明は、請求項９〜１５いずれか１項記載の半導体装置の製造方法であって、前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とする。
請求項１７の発明は、基板上の被エッチング層をエッチングするためのマスクを形成する半導体装置の製造装置であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成手段と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成手段と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面を覆うように形成する第２マスク材層形成手段と、前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去手段と、前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング手段と、前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング手段とを具備したことを特徴とする。
請求項１８の発明は、基板上の被エッチング層をエッチングするためのマスクを形成する半導体装置の製造装置であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成手段と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成手段と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の頂部が露出した状態で形成する第２マスク材層形成手段と、前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング手段と、前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング手段とを具備したことを特徴とする。
本発明によれば、２回目の露光工程を必要とせずに、微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法、半導体装置の製造方法及び半導体装置の製造装置を提供することができる。
本発明の一実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 図１の方法の工程を示すフローチャート。 本発明の一実施形態に係る半導体装置の製造装置の構成を示すブロック図。 本発明の第２の実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 図４の方法の工程を示すフローチャート。 本発明の第２の実施形態に係る半導体装置の製造装置の構成を示すブロック図。 本発明の第３の実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 本発明の第４の実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 サイドウォールトランスファによるパターン形成工程を説明するための図。
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施形態に係る基板の一部を拡大して模式的に示し、本実施形態の工程を示すもので、図２は、本実施形態の工程を示すフローチャートである。図１に示すように、基板１０１には、異なる材料によって形成された第１層１０２、第２層１０３、第３層１０４等の複数の層が形成されている。これらの層のうちの少なくとも１つ（第３層１０４）が被エッチング層となる。
まず、図１（ａ）に示すように、第３層１０４の上に、塗布、露光、現像工程によって、所定のパターンにパターニングされたフォトレジストからなる第１パターン１０５を形成する第１パターン形成工程を行う（図２のステップ２０１）。この第１パターン１０５を形成するためのフォトレジスト（第１マスク材）としては、より微細なパターンを形成するためには、ＡｒＦレジストを用いることが好ましく、例えばポジ型の化学増幅型レジスト等を用いることができる。
次に、図１（ｂ）に示すように、境界層１０６を、第１パターン１０５の側壁部及び頂部に形成する境界層形成工程を行う（図２のステップ２０２）。この境界層１０６は、成膜によって形成するか、又は第１パターン１０５の側壁部及び頂部の表面を変質させることによって形成することができる（図１（ｂ）は成膜した場合を示している。）。この境界層１０６は、第１パターン１０５を構成する上記したフォトレジストと選択的に除去可能な材料から構成する必要がある。境界層１０６を成膜によって形成する場合の材料としては、例えば、ＳｉＯ2を好適に使用することができる。境界層１０６をＳｉＯ2によって形成する場合、第１パターン１０５の耐熱温度より低い温度で成膜する必要があり、たとえば低温ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）によって成膜する。この境界層１０６の膜厚は、例えば５〜２０ｎｍ程度とする。一方、第１パターン１０５の側壁部及び頂部の表面を変質させて境界層１０６を形成する場合、ＨＭＤＳ等を用いてシリル化する方法、又はフォトレジストに酸を供給して酸化する方法等を用いることができる。
次に、図１（ｃ）に示すように、境界層１０６の表面を覆うように第２マスク材層１０７を形成する第２マスク材層形成工程を行う（図２のステップ２０３）。この第２マスク材層１０７は、境界層１０６を選択的に除去可能な材料から構成する必要があり、例えば、フォトレジスト又は、有機膜等を使用することができる。フォトレジストを使用する場合、上記した第１パターン１０５を形成するためのフォトレジストと同一のフォトレジストを用いても良く、異なる種類のフォトレジスト（例えば、第１パターン１０５がＡｒＦレジストの場合、ＫｒＦレジスト等）を用いてもよい。この場合、第２マスク材層１０７は、スピンコーティング装置等による塗布又はＣＶＤ装置による成膜等によって形成することができる。
次に、図１（ｄ）に示すように、上記工程で形成した第２マスク材層１０７の一部（表層）を、境界層１０６の頂部が露出するまで除去する第２マスク材除去工程を行う（図２のステップ２０４）。この第２マスク材除去工程は、薬液により溶解して除去する方法、ドライエッチングで除去する方法、ＣＭＰにより化学的及び物理的に除去する方法等を使用することができる。
次に、図１（ｅ）に示すように、第１パターン１０５及び第２マスク材層１０７に対して、境界層１０６を選択的にエッチングして除去し、第２マスク材層１０７からなる第２パターンを形成する境界層エッチング工程を行う（図２のステップ２０５）。この場合、境界層１０６は例えば、ＳｉＯ2又はフォトレジストを変質させたもの等であるから、フォトレジストである第１パターン１０５及びフォトレジスト又は有機膜等である第２マスク材層１０７に対して、境界層１０６を容易に選択的にエッチングすることができる。この境界層エッチング工程は、例えば希フッ酸等を用いたウェットエッチング又はドライエッチングによって行うことができる。
次に、図１（ｆ）に示すように、第１パターン１０５及び第２マスク材層１０７からなる第２パターンの幅を減少させて所定幅とするトリミング工程を行う（図２のステップ２０６）。このトリミング工程は、例えば、高温又は高濃度の現像液に長時間浸漬する方法、酸性の材料を塗布若しくは酸性の蒸気雰囲気に暴露後現像する方法、高温又は高濃度、若しくは長時間現像液に浸漬する前処理後に酸性の材料を塗布若しくは酸性の蒸気雰囲気に暴露後現像する方法、酸性の材料を塗布若しくは酸性の蒸気雰囲気に暴露後パターン頂部に酸を中和するアミン系材料を塗布又は蒸気雰囲気に暴露後、現像する方法、等によって行うことができる。
上記のような工程によって、エッチングのマスクとなるパターンが完成する。そして、このパターンをマスクとして、図１（ｇ）に示すように、下層の第３層１０４等のエッチングを行う。
以上のとおり、本実施形態のパターン形成方法では、第１パターン１０５を形成するための１回の露光工程のみで、２回目の露光工程を必要とせずに、従来のダブルパターニングと同様な微細なパターンを形成することができる。したがって、２回目の露光工程における位置合わせを必要とせず、この位置合わせの際に位置ずれが生じることがないので、高精度でパターンを形成することができるとともに、従来に比べて工程を簡略化することができ、半導体装置の製造コストの低減を図ることができる。
図３は、上記のパターン形成方法を行うための半導体装置の製造装置の構成を示すものである。同図に示すように、半導体装置の製造装置３００は、第１パターン形成部３０１と、境界層形成部３０２と、第２マスク材層形成部３０３と、第２マスク材除去部３０４と、境界層エッチング部３０５と、トリミング部３０６とを具備している。また、これらの各部は、半導体ウエハ等の基板を搬送するための基板搬送路３１０によって接続されている。
第１パターン形成部３０１は、前述した第１パターン１０５を形成するためのものであり、塗布装置、露光装置及び現像装置等を備えている。境界層形成部３０２は、前述した境界層１０６を形成するためのものであり、ＣＶＤ装置等の成膜装置又は第１パターン１０５の側壁部及び頂部の表面を変質させる表面改質装置を備えている。第２マスク材層形成部３０３は、前述した第２マスク材層１０７を形成するためのものであり、フォトレジスト等を塗布する塗布装置又は有機膜等を成膜する成膜装置を備えている。第２マスク材除去部３０４は、前述した第２マスク材層１０７の一部を、境界層１０６の頂部が露出するまで除去する第２マスク材除去工程を行うためのものであり、ウェット又はドライエッチング装置、若しくはＣＭＰ装置を備えている。境界層エッチング部３０５は、前述した第１パターン１０５及び第２マスク材層１０７に対して、境界層１０６を選択的にエッチングして除去する境界層エッチング工程を行うためのものであり、ウェット又はドライエッチング装置を備えている。トリミング部３０６は、前述したトリミング工程を行うためのものであり、半導体ウエハ等を現像液等の薬液に浸漬又は蒸気雰囲気に暴露するための装置等を備えている。このように構成された半導体装置の製造装置３００によって、上述した実施形態における一連の工程を実行することができる。
次に、第２の実施形態について、図４〜６を参照して説明する。図４は、第２の実施形態に係る基板の一部を拡大して模式的に示し、第２の実施形態の工程を示すもので、図５は、第２の実施形態の工程を示すフローチャートである。第２の実施形態では、図４（ｃ）に示すように、第２マスク材層形成工程（図５のステップ４０３）において、境界層１０６の頂部が露出した状態となるように第２マスク材層１０７を形成する。このため、前述した実施形態における第２マスク材除去工程（図２のステップ２０４）に相当する工程を具備しない。このように、境界層１０６の頂部が露出した状態となるように第２マスク材層１０７を形成するためには、第２マスク材に対する境界層１０６の濡れ性が低くなるようにこれらの材質を選択し（例えば極性の異なる材料とする）、境界層１０６上に液状の第２マスク材を塗布すること等によって実現することができる。
なお、他の工程については、前述した実施形態と同様であるので、重複した説明は省略する。この第２の実施形態では、前述した実施形態と同様な効果を奏することができるとともに、上記したように、第２マスク材除去工程を省くことができるので、さらに、工程を簡略化することができる。
図６は、第２の実施形態に係るパターン形成方法を行うための半導体装置の製造装置の構成を示すものである。同図に示すように、半導体装置の製造装置３００ａは、第１パターン形成部３０１と、境界層形成部３０２と、第２マスク材層形成部３０３と、境界層エッチング部３０５と、トリミング部３０６とを具備している。また、これらの各部は、半導体ウエハ等の基板を搬送するための基板搬送路３１０によって接続されている。すなわち、この半導体装置の製造装置３００ａは、図３に示した半導体装置の製造装置３００と比べて第２マスク材除去部３０４を具備しない点のみが相違している。このように構成された半導体装置の製造装置３００ａによって、上述した第２の実施形態における一連の工程を実行することができる。
上記のようにして形成した狭ピッチの繰り返しパターンは、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体装置に使用することができる。上記のような狭ピッチの繰り返しパターンを形成する方法として、例えば、所謂サイドウォールトランスファによる方法が従来から知られている。
このサイドウォールトランスファでは、図９に示すように、フォトレジストを用いたリソグラフィー工程で形成した第１パターン６０１の側壁部（サイドウォール）にマスクとなる膜６０２を形成し、最初に形成した第１パターン６０１を除去することによって、１つのパターンから２つのパターンを形成して狭ピッチのパターンを形成する。
この場合、図９（ａ）に示すように、第１パターン６０１パターンの側壁部（サイドウォール）に形成したパターンは、側壁部の周囲全周に亘ってループ状に形成されている。このため、図９（ｂ）に示すように、このループの不要部分（エンドループ）を削除するために２回目のフォトリソグラフィー工程を行う。そして、この後、図９（ｃ）に示す状態から、第１パターン６０１を除去して側壁部のパターンをマスクとして使用する。このため、上記のような繰り返しパターンの周囲に周辺回路等のパターンを形成する際には、３回目のフォトリソグラフィー工程を行って、周辺回路等のパターンを形成する。
これは、繰り返しパターンに一部接続した周辺回路等のパターンを形成するような場合、繰り返しパターンが上記のように第１パターン６０１の側壁部（サイドウォール）に形成したパターンであるため、最初のフォトリソグラフィー工程で繰り返しパターンに接続した周辺回路等のパターンを形成することができず、また、２回目のフォトリソグラフィー工程は、エンドループを削除するためのものであり、この工程を経てからでないと、繰り返しパターンに接続したパターンを形成することができないからである。
これに対して、前述した実施形態では、第１パターン形成工程で形成されたフォトレジストからなる第１パターン１０５の部分が、最後に繰り返しパターンの一部として残るため、この第１パターン形成工程におけるフォトリソグラフィー工程において、繰り返しパターンに一部接続した周辺回路等のパターンを形成することができる。
図７（ａ）〜（ｋ）は、例えば、ＮＡＮＤ型フラッシュメモリのように、狭ピッチの繰り返しパターンが形成されたメモリセル部と、このメモリセル部と電気的に接続された周辺回路等を形成する場合の第３の実施形態の工程を示すもので、断面構成を上部に、下部に平面構成を模式的に示してある。
この第３の実施形態では、図７（ａ）に示すように、図１（ａ）に示した第１パターン形成工程に相当する工程において、複数の同一パターンが所定間隔で形成された繰り返しパターン部５０１と、繰り返しパターン部５０１の周辺に形成された周辺回路パターン部５０２とを形成する。周辺回路パターン部５０２の一部は、繰り返しパターン部５０１と接続されたものであってもよい。
次に、図７（ｂ）〜（ｄ）に示すように、境界層１０６を形成する図１に示した境界層形成工程（ｂ）、境界層１０６の表面を覆うように第２マスク材層１０７を形成する第２マスク材層形成工程（ｃ）、第２マスク材層１０７の一部（表層）を、境界層１０６の頂部が露出するまで除去する第２マスク材除去工程（ｄ）を行う。
次に、第２マスク材層１０７及び境界層１０６の上に、フォトレジストと選択的に除去可能な材料（例えばＳｉＯ2等）からなる第２境界層１２０を形成する第２境界層形成工程を行う（ｅ）。
次に、第２境界層１２０の上に所定パターンとされたフォトレジストからなる第３マスク材層１２１を形成する第３マスク材層形成工程を行う（ｆ）。この第３マスク材層１２１は、第２マスク材層１０７の不要部分を除去可能なパターンとなっている。
この後、第３マスク材層１２１をマスクとして第２境界層１２０を所定のパターンにエッチングし（ｇ）、この所定のパターンの第２境界層１２０をマスクとして、第２マスク材層１０７の不要部分をエッチングするエッチング工程を行う（ｈ）。
しかる後、境界層１０６をエッチングする図１（ｅ）に示した境界層エッチング工程に相当する工程を行い（ｉ）、次に、図１（ｆ）に示した第１パターン１０５及び第２マスク材層１０７からなる第２パターンの幅を減少させて所定幅とするトリミング工程に相当する工程を行う（ｉ）。これによってエッチングのマスクとなるパターンが完成する。そして、このパターンをマスクとして、下層の第３層１０４等のエッチングする図１（ｇ）に示したエッチング工程に相当する工程を行う（ｋ）。
以上のように、第３の実施形態では、２回のフォトリソグラフィー工程によって、繰り返しパターンと周辺回路等のパターンを形成することができる。
次に、前述した第２の実施形態に相当する工程によって、ＮＡＮＤ型フラッシュメモリのように、狭ピッチの繰り返しパターンが形成されたメモリセル部と、このメモリセル部と電気的に接続された周辺回路等を形成する場合の第４の実施形態を、図８（ａ）〜（ｊ）を参照して説明する。なお、図８には、断面構成を上部に、下部に平面構成を模式的に示してある。
この第４の実施形態では、図８（ａ）に示すように、図４（ａ）に示した第１パターン形成工程に相当する工程において、複数の同一パターンが所定間隔で形成された繰り返しパターン部５０１と、繰り返しパターン部５０１の周辺に形成された周辺回路パターン部５０２とを形成する。周辺回路パターン部５０２の一部は、繰り返しパターン部５０１と接続されたものであってもよい。
次に、図８（ｂ）、（ｃ）に示すように、境界層１０６を形成する図４に示した境界層形成工程（ｂ）、境界層１０６の頂部が露出した状態となるように第２マスク材層１０７を形成する第２マスク材層形成工程（ｃ）を行う。
次に、第２マスク材層１０７及び境界層１０６の上に、フォトレジストと選択的に除去可能な材料（例えばＳｉＯ2等）からなる第２境界層１２０を形成する第２境界層形成工程を行う（ｄ）。
次に、第２境界層１２０の上に所定パターンとされたフォトレジストからなる第３マスク材層１２１を形成する第３マスク材層形成工程を行う（ｅ）。この第３マスク材層１２１は、第２マスク材層１０７の不要部分を除去可能なパターンとなっている。
この後、第３マスク材層１２１をマスクとして第２境界層１２０を所定のパターンにエッチングし（ｆ）、この所定のパターンの第２境界層１２０をマスクとして、第２マスク材層１０７の不要部分をエッチングするエッチング工程を行う（ｇ）。
しかる後、境界層１０６をエッチングする図４（ｄ）に示した境界層エッチング工程に相当する工程を行い（ｈ）、次に、図４（ｅ）に示した第１パターン１０５及び第２マスク材層１０７からなる第２パターンの幅を減少させて所定幅とするトリミング工程に相当する工程を行う（ｉ）。これによってエッチングのマスクとなるパターンが完成する。そして、このパターンをマスクとして、下層の第３層１０４等のエッチングする図４（ｆ）に示したエッチング工程に相当する工程を行う（ｊ）。
以上のように、第４の実施形態では、２回のフォトリソグラフィー工程によって、繰り返しパターンと周辺回路等のパターンを形成することができる。
以上、本発明の一実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。
１０１……基板、１０２……第１層、１０３……第２層、１０４……第３層、１０５……第１パターン、１０６……境界層、１０７……第２マスク材層。

Claims (18)

  1. 基板上の被エッチング層をエッチングするマスクとなる所定形状のパターンを形成するパターン形成方法であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面を覆うように形成する第２マスク材層形成工程と、
    前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、
    前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、
    前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程と
    を具備したことを特徴とするパターン形成方法。
  2. 請求項１記載のパターン形成方法であって、
    前記第２マスク材除去工程と、前記境界層エッチング工程との間に、
    前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、
    前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、
    前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程と
    を具備したことを特徴とするパターン形成方法。
  3. 基板上の被エッチング層をエッチングするマスクとなる所定形状のパターンを形成するパターン形成方法であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の頂部が露出した状態で形成する第２マスク材層形成工程と、
    前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、
    前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程と
    を具備したことを特徴とするパターン形成方法。
  4. 請求項３記載のパターン形成方法であって、
    前記第２マスク材形成工程と、前記境界層エッチング工程との間に、
    前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、
    前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、
    前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程と
    を具備したことを特徴とするパターン形成方法。
  5. 請求項１〜４いずれか１項記載のパターン形成方法であって、
    前記第２マスク材層がフォトレジストからなることを特徴とするパターン形成方法。
  6. 請求項１〜５いずれか１項記載のパターン形成方法であって、
    前記境界層をＣＶＤによる成膜により形成することを特徴とするパターン形成方法。
  7. 請求項１〜６いずれか１項記載のパターン形成方法であって、
    前記境界層を、前記第パターンの側壁部及び頂部を変質させることによって形成することを特徴とするパターン形成方法。
  8. 請求項１〜７いずれか１項記載のパターン形成方法であって、
    前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とするパターン形成方法。
  9. 基板上の被エッチング層をマスクを介してエッチングする工程を有する半導体装置の製造方法であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面を覆うように形成する第２マスク材層形成工程と、
    前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、
    前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、
    前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程と
    を具備したパターン形成方法によって前記マスクが形成されることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法であって、
    前記第２マスク材除去工程と、前記境界層エッチング工程との間に、
    前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、
    前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、
    前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層の不要部分をエッチングするエッチング工程と
    を具備したことを特徴とする半導体装置の製造方法。
  11. 基板上の被エッチング層をマスクを介してエッチングする工程を有する半導体装置の製造方法であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成工程と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の頂部が露出した状態で形成する第２マスク材層形成工程と、
    前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング工程と、
    前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング工程と
    を具備したパターン形成方法によって前記マスクが形成されることを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法であって、
    前記第２マスク材形成工程と、前記境界層エッチング工程との間に、
    前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、
    前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、
    前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程と
    を具備したことを特徴とする半導体装置の製造方法。
  13. 請求項９〜１２いずれか１項記載の半導体装置の製造方法であって、
    前記第２マスク材層がフォトレジストからなることを特徴とする半導体装置の製造方法。
  14. 請求項９〜１３いずれか１項記載の半導体装置の製造方法であって、
    前記境界層をＣＶＤによる成膜により形成することを特徴とする半導体装置の製造方法。
  15. 請求項９〜１４いずれか１項記載の半導体装置の製造方法であって、
    前記境界層を、前記第パターンの側壁部及び頂部を変質させることによって形成することを特徴とする半導体装置の製造方法。
  16. 請求項９〜１５いずれか１項記載の半導体装置の製造方法であって、
    前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とする半導体装置の製造方法。
  17. 基板上の被エッチング層をエッチングするためのマスクを形成する半導体装置の製造装置であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成手段と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成手段と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面を覆うように形成する第２マスク材層形成手段と、
    前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去手段と、
    前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング手段と、
    前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング手段と
    を具備したことを特徴とする半導体装置の製造装置。
  18. 基板上の被エッチング層をエッチングするためのマスクを形成する半導体装置の製造装置であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成手段と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの側壁部及び頂部に形成する境界層形成手段と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の頂部が露出した状態で形成する第２マスク材層形成手段と、
    前記境界層をエッチングして除去し、前記第１パターンの側壁部と前記第２マスク材層との間に空隙を形成して前記第２マスク材層からなる第２パターンを形成する境界層エッチング手段と、
    前記第１パターン及び第２パターンの幅を減少させて所定幅とするトリミング手段と
    を具備したことを特徴とする半導体装置の製造装置。
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US12/370,768 US8273661B2 (en) 2008-02-15 2009-02-13 Pattern forming method, semiconductor device manufacturing method and semiconductor device manufacturing apparatus
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
JP2012059877A (ja) * 2010-09-08 2012-03-22 Fujitsu Semiconductor Ltd 半導体装置の製造方法
WO2015087689A1 (ja) * 2013-12-13 2015-06-18 富士フイルム株式会社 パターン形成方法、電子デバイスの製造方法
JP2022092006A (ja) * 2017-11-21 2022-06-21 ラム リサーチ コーポレーション 単一プラズマチャンバにおける、限界寸法制御のための原子層堆積及びエッチング

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100098843A (ko) * 2009-03-02 2010-09-10 삼성전자주식회사 패턴 형성 방법
US9233840B2 (en) * 2010-10-28 2016-01-12 International Business Machines Corporation Method for improving self-assembled polymer features
KR101871748B1 (ko) 2011-12-06 2018-06-28 삼성전자주식회사 반도체 소자의 패턴 형성 방법
CN104576515B (zh) * 2013-11-15 2017-10-13 北京京东方光电科技有限公司 图案化石墨烯薄膜及阵列基板的制作方法、阵列基板
JP6272949B2 (ja) * 2016-06-06 2018-01-31 東京エレクトロン株式会社 パターン形成方法
CN106707715B (zh) * 2017-01-11 2019-05-21 中国科学院长春光学精密机械与物理研究所 一种半导体器件及其制作方法
JP6836812B2 (ja) * 2018-10-01 2021-03-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置の製造方法
EP3969633A4 (en) * 2019-04-16 2023-12-06 Applied Materials, Inc. METHOD FOR THIN FILM DEPOSITION IN TRENCHES

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60207339A (ja) * 1984-03-30 1985-10-18 Matsushita Electronics Corp パタ−ン形成方法
JPS6449231A (en) * 1987-08-20 1989-02-23 Fujitsu Ltd Manufacture of semiconductor device
JPH01189923A (ja) * 1988-01-26 1989-07-31 Nec Corp 半導体装置の製造方法
JPH0845913A (ja) * 1994-03-30 1996-02-16 Texas Instr Inc <Ti> 狭い横方向寸法の微細構造およびその作製方法
JP2002319584A (ja) * 2001-04-20 2002-10-31 Toshiba Corp 半導体装置の製造方法
JP2007305976A (ja) * 2006-05-09 2007-11-22 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143126A (en) * 1998-05-12 2000-11-07 Semitool, Inc. Process and manufacturing tool architecture for use in the manufacture of one or more metallization levels on an integrated circuit
US6833232B2 (en) * 2001-12-20 2004-12-21 Dongbu Electronics Co., Ltd. Micro-pattern forming method for semiconductor device
US6858361B2 (en) * 2002-03-01 2005-02-22 David S. L. Mui Methodology for repeatable post etch CD in a production tool
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
KR100640657B1 (ko) * 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR101200938B1 (ko) * 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100714305B1 (ko) * 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR100781542B1 (ko) * 2006-06-08 2007-12-03 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60207339A (ja) * 1984-03-30 1985-10-18 Matsushita Electronics Corp パタ−ン形成方法
JPS6449231A (en) * 1987-08-20 1989-02-23 Fujitsu Ltd Manufacture of semiconductor device
JPH01189923A (ja) * 1988-01-26 1989-07-31 Nec Corp 半導体装置の製造方法
JPH0845913A (ja) * 1994-03-30 1996-02-16 Texas Instr Inc <Ti> 狭い横方向寸法の微細構造およびその作製方法
JP2002319584A (ja) * 2001-04-20 2002-10-31 Toshiba Corp 半導体装置の製造方法
JP2007305976A (ja) * 2006-05-09 2007-11-22 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012059877A (ja) * 2010-09-08 2012-03-22 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8536051B2 (en) 2010-09-08 2013-09-17 Fujitsu Semiconductor Limited Manufacture method for semiconductor device
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
WO2015087689A1 (ja) * 2013-12-13 2015-06-18 富士フイルム株式会社 パターン形成方法、電子デバイスの製造方法
JP2015132811A (ja) * 2013-12-13 2015-07-23 富士フイルム株式会社 パターン形成方法、電子デバイスの製造方法
JP2022092006A (ja) * 2017-11-21 2022-06-21 ラム リサーチ コーポレーション 単一プラズマチャンバにおける、限界寸法制御のための原子層堆積及びエッチング
JP7246547B2 (ja) 2017-11-21 2023-03-27 ラム リサーチ コーポレーション 単一プラズマチャンバにおける、限界寸法制御のための原子層堆積及びエッチング

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