JP2012059877A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法は、半導体基板上方に、第1の膜を形成する工程と、第1の膜上方に、第1マスク膜を形成する工程と、第1マスク膜をパターニングする工程と、パターニングされた第1マスク膜の側部にプラズマ処理を行って、側部を変質層に変換する工程と、プラズマ処理の後、第1マスク膜の上部及び側部を覆う第2マスク膜を形成する工程と、第2マスク膜をエッチングして、側部に形成された第2マスク膜を残存させつつ、第1マスク膜上部に形成された第2マスク膜を除去する工程と、第2マスク膜のエッチングの後、変質層を除去する工程と、変質層を除去した後、残った部分の第1マスク膜、及び第2マスク膜をマスクとして、第1の膜をエッチングする工程とを有する。
【選択図】図1−M
Description
(付記1)
半導体基板上方に、第1の膜を形成する工程と、
前記第1の膜上方に、第1マスク膜を形成する工程と、
前記第1マスク膜をパターニングする工程と、
パターニングされた前記第1マスク膜の側部にプラズマ処理を行って、前記側部を変質層に変換する工程と、
前記プラズマ処理の後、前記第1マスク膜の上部及び前記側部を覆う第2マスク膜を形成する工程と、
前記第2マスク膜をエッチングして、前記側部に形成された前記第2マスク膜を残存させつつ、前記第1マスク膜上部に形成された前記第2マスク膜を除去する工程と、
前記第2マスク膜のエッチングの後、前記変質層を除去する工程と、
前記変質層を除去した後、残った部分の前記第1マスク膜、及び前記第2マスク膜をマスクとして、前記第1の膜をエッチングする工程と
を有する半導体装置の製造方法。
(付記2)
前記第1マスク膜は、シリコンを含む材料で形成され、前記プラズマ処理の工程においては、酸素を含むガスによるプラズマ処理を行って、前記シリコンを含む材料を酸化シリコンに変換する付記1に記載の半導体装置の製造方法。
(付記3)
前記第1マスク膜は、ポーラスな膜である付記2に記載の半導体装置の製造方法。
(付記4)
前記第1マスク膜は、SiCOH、SiOC、またはSiCで形成される付記2または3に記載の半導体装置の製造方法。
(付記5)
前記第1マスク膜をパターニングする工程は、前記第1マスク膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記第1マスク膜をエッチングする工程を含み、
前記プラズマ処理は、前記レジストパターンを除去するとともに、前記変質層を形成する付記2〜4のいずれか1つに記載の半導体装置の製造方法。
(付記6)
前記プラズマ処理により、前記第1マスク膜の前記側部を変質層に変換するとともに、前記第1マスク膜の上部も変質層に変換され、
前記変質層を除去する工程は、前記側部の前記変質層を除去するとともに、前記上部の前記変質層も除去する付記5に記載の半導体装置の製造方法。
(付記7)
前記第1マスク膜をパターニングする工程は、前記第1マスク膜上にカバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第1マスク膜をエッチングする工程を含み、
前記プラズマ処理は、前記カバー膜で前記第1マスク膜の上部を覆った状態で行われる付記1〜4のいずれか1つに記載の半導体装置の製造方法。
(付記8)
前記カバー膜は、前記変質層と同一材料で形成され、
前記変質層を除去する工程は、前記変質層を除去するとともに、前記カバー膜も除去する付記7に記載の半導体装置の製造方法。
(付記9)
前記第1マスク膜上にカバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第1マスク膜をエッチングする工程は、
前記カバー膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記カバー膜を途中の厚さまでエッチングする工程と、
前記カバー膜が途中の厚さまでエッチングされた状態で、酸素を含むガスによるプラズマ処理により、前記レジストパターンを除去する工程と、
前記レジストパターンの除去の後、前記カバー膜のエッチングをさらに進め、前記レジストパターンに基づいて形成された凹部の底に前記第1マスク膜を露出させ、そして、前記カバー膜をマスクとして前記第1マスク膜をエッチングする工程と
を含む、付記2〜4のいずれか1つに従属する付記7、または、そのような付記7に従属する付記8に記載の半導体装置の製造方法。
(付記10)
前記第1マスク膜と前記第2マスク膜とが、同一材料である付記1〜9のいずれか1つに記載の半導体装置の製造方法。
(付記11)
前記第2マスク膜を除去する工程は、残った部分の前記第2マスク膜の高さが、前記変質層を除去する工程で残される部分の前記第1マスク膜の高さと揃うように、前記第2マスク膜を除去する付記10に記載の半導体装置の製造方法。
(付記12)
前記第1の膜は、導電膜であり、前記第1の膜をエッチングする工程は、前記導電膜をパターニングしてMOSトランジスタのゲート電極を形成する付記1〜11のいずれか1つに記載の半導体装置の製造方法。
(付記13)
前記第1マスク膜と前記第2マスク膜とが、同一材料であり、
さらに、
前記半導体基板上に、酸化シリコンにより、ゲート絶縁膜を形成する工程を有し、
前記第1の膜を形成する工程は、前記ゲート絶縁膜上方に、導電材料で前記第1の膜を形成し、
前記第1の膜をエッチングする工程は、前記第1の膜をパターニングしてゲート電極を形成し、
さらに、
前記第1の膜をエッチングした後、前記第1マスク膜及び前記第2マスク膜の全部分を酸化シリコンに変質させて、変質させた前記第1マスク膜及び前記第2マスク膜を除去するとともに、前記ゲート電極の外側の前記ゲート絶縁膜も除去する工程を有する、付記2〜4のいずれか1つに記載の半導体装置の製造方法。
(付記14)
変質させた前記第1マスク膜及び前記第2マスク膜を除去するとともに、前記ゲート電極の外側の前記ゲート絶縁膜も除去する工程は、ウエットエッチングで前記第1マスク膜、前記第2マスク膜、及び前記ゲート絶縁膜を除去する付記13に記載の半導体装置の製造方法。
(付記15)
半導体基板上方に、第1の膜を形成する工程と、
前記第1の膜上方に、第1マスク膜を形成する工程と、
前記第1マスク膜を、間隙を隔てて並ぶ複数の部分にパターニングする工程と、
パターニングされた前記第1マスク膜の、各部分の側面にプラズマ処理を行って、前記各部分の側面に変質層を形成する工程と、
前記変質層を形成した後、前記第1マスク膜を覆う第2マスク膜を形成する工程と、
前記第2マスク膜をエッチングして、前記第1マスク膜上方部分の前記第2マスク膜を除去し、前記間隙に前記第2マスク膜を残す工程と、
前記第2マスク膜のエッチングの後、前記変質層を除去する工程と、
前記各部分で前記変質層の除去後に残った部分の前記第1マスク膜、及び、前記間隙に残された部分の前記第2マスク膜をマスクとして、前記第1の膜をエッチングする工程と
を有する半導体装置の製造方法。
(付記16)
前記間隙は第1の幅を持ち、前記第1の膜をエッチングする工程において、前記間隙に残された部分の前記第2マスク膜が前記第1の幅を持つとともに、
前記第1の膜をエッチングする工程において、前記各部分で前記変質層の除去後に残った部分の前記第1マスク膜が前記第1の幅を持つ付記15に記載の半導体装置の製造方法。
(付記17)
前記第1マスク膜は、シリコンを含む材料で形成され、前記変質層を形成する工程は、前記プラズマ処理として酸素を含むガスによるプラズマ処理を行って、前記変質層として酸化シリコン膜を形成し、
前記変質層を形成する工程は、前記各部分で前記変質層の除去後に残った部分の前記第1マスク膜が前記第1の幅を持つように、前記酸素を含むガスによるプラズマ処理の処理時間が選択されている付記16に記載の半導体装置の製造方法。
nw n型ウェル
pw p型ウェル
2 ゲート絶縁膜
3 ゲート電極膜
4、5 マスク膜
4a、5a 変質層
4b、5b マスク(非変質層)
6、14 SiO2膜
RP1、RP2 レジストパターン
BARK1、BARK2 反射防止膜
Claims (10)
- 半導体基板上方に、第1の膜を形成する工程と、
前記第1の膜上方に、第1マスク膜を形成する工程と、
前記第1マスク膜をパターニングする工程と、
パターニングされた前記第1マスク膜の側部にプラズマ処理を行って、前記側部を変質層に変換する工程と、
前記プラズマ処理の後、前記第1マスク膜の上部及び前記側部を覆う第2マスク膜を形成する工程と、
前記第2マスク膜をエッチングして、前記側部に形成された前記第2マスク膜を残存させつつ、前記第1マスク膜上部に形成された前記第2マスク膜を除去する工程と、
前記第2マスク膜のエッチングの後、前記変質層を除去する工程と、
前記変質層を除去した後、残った部分の前記第1マスク膜、及び前記第2マスク膜をマスクとして、前記第1の膜をエッチングする工程と
を有する半導体装置の製造方法。 - 前記第1マスク膜は、シリコンを含む材料で形成され、前記プラズマ処理の工程においては、酸素を含むガスによるプラズマ処理を行って、前記シリコンを含む材料を酸化シリコンに変換する請求項1に記載の半導体装置の製造方法。
- 前記第1マスク膜は、ポーラスな膜である請求項2に記載の半導体装置の製造方法。
- 前記第1マスク膜は、SiCOH、SiOC、またはSiCで形成される請求項2または3に記載の半導体装置の製造方法。
- 前記第1マスク膜をパターニングする工程は、前記第1マスク膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記第1マスク膜をエッチングする工程を含み、
前記プラズマ処理は、前記レジストパターンを除去するとともに、前記変質層を形成する請求項2〜4のいずれか1項に記載の半導体装置の製造方法。 - 前記プラズマ処理により、前記第1マスク膜の前記側部を変質層に変換するとともに、前記第1マスク膜の上部も変質層に変換され、
前記変質層を除去する工程は、前記側部の前記変質層を除去するとともに、前記上部の前記変質層も除去する請求項5に記載の半導体装置の製造方法。 - 前記第1マスク膜をパターニングする工程は、前記第1マスク膜上にカバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第1マスク膜をエッチングする工程を含み、
前記プラズマ処理は、前記カバー膜で前記第1マスク膜の上部を覆った状態で行われる請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 - 前記カバー膜は、前記変質層と同一材料で形成され、
前記変質層を除去する工程は、前記変質層を除去するとともに、前記カバー膜も除去する請求項7に記載の半導体装置の製造方法。 - 前記第1マスク膜上にカバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第1マスク膜をエッチングする工程は、
前記カバー膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記カバー膜を途中の厚さまでエッチングする工程と、
前記カバー膜が途中の厚さまでエッチングされた状態で、酸素を含むガスによるプラズマ処理により、前記レジストパターンを除去する工程と、
前記レジストパターンの除去の後、前記カバー膜のエッチングをさらに進め、前記レジストパターンに基づいて形成された凹部の底に前記第1マスク膜を露出させ、そして、前記カバー膜をマスクとして前記第1マスク膜をエッチングする工程と
を含む、請求項2〜4のいずれか1項に従属する請求項7、または、そのような請求項7に従属する請求項8に記載の半導体装置の製造方法。 - 前記第1マスク膜と前記第2マスク膜とが、同一材料である請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
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JP2009218574A (ja) * | 2008-02-15 | 2009-09-24 | Tokyo Electron Ltd | パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 |
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