JPH03297146A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03297146A JPH03297146A JP9920890A JP9920890A JPH03297146A JP H03297146 A JPH03297146 A JP H03297146A JP 9920890 A JP9920890 A JP 9920890A JP 9920890 A JP9920890 A JP 9920890A JP H03297146 A JPH03297146 A JP H03297146A
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Links
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体素子の製造方法に係り、特に半導体基
板上のパターンの側壁に酸化膜のサイドウオールを形成
する方法に関する。
板上のパターンの側壁に酸化膜のサイドウオールを形成
する方法に関する。
シイドウオールを利用してＬＤＤ構造トランジスタを作
成することが行われている。そこで、従来のサイドウオ
ール形成法として、従来のＬＤＤ構造トランジスタ製造
方法を第３図を参照して説明する。
成することが行われている。そこで、従来のサイドウオ
ール形成法として、従来のＬＤＤ構造トランジスタ製造
方法を第３図を参照して説明する。
まず第３図（ａ）に示すように、単結晶シリコン基板１
に素子分離酸化膜形成後、ゲート酸化膜２を形成する。
に素子分離酸化膜形成後、ゲート酸化膜２を形成する。
次に基板１上の全面に第３図（ｂｌに示すように多結晶
シリコン膜３を堆積させ、それに不純物をドーピングす
る。さらにその上にタングステンシリサイド膜４を形成
する。
シリコン膜３を堆積させ、それに不純物をドーピングす
る。さらにその上にタングステンシリサイド膜４を形成
する。
その後、その２層膜をＲＩＥ法でパターニングすること
により２層構造のゲート電極５を形成する。この時同時
にゲート酸化膜２もゲート電極と同一パターンにエツチ
ングする。
により２層構造のゲート電極５を形成する。この時同時
にゲート酸化膜２もゲート電極と同一パターンにエツチ
ングする。
次に、ゲート電極５をマスクとして第３図（ｄ）に示す
ように３１ｐ４をシリコン基板１にイオン注入すること
により、基板１内に低濃度不純物注入層６を形成する。
ように３１ｐ４をシリコン基板１にイオン注入すること
により、基板１内に低濃度不純物注入層６を形成する。
その後、５ｉ）１４＋０□による化学気相成長法で第３
図（ｅ）に示すように基板１上の全面にＮＳＣ（ノンド
ープシリケイトガラス）酸化膜７と３０００人程度堆積
させる。
図（ｅ）に示すように基板１上の全面にＮＳＣ（ノンド
ープシリケイトガラス）酸化膜７と３０００人程度堆積
させる。
その後、このＮＳＣ酸化膜７をＲＩＥ法による異方性エ
ツチングでエツチングすることにより、第３図（ｆ）に
示すようにゲート電極５の側壁に酸化膜のサイドウオー
ル７ａを形成する。
ツチングでエツチングすることにより、第３図（ｆ）に
示すようにゲート電極５の側壁に酸化膜のサイドウオー
ル７ａを形成する。
その後、そのサイドウオール７ａとゲート電極５をマス
クとして第３図（ｇ）に示すように７ＳＡＳ゛ をシリ
コン基板１にイオン注入することにより、基板１内に高
濃度不純物注入層８を形成する。
クとして第３図（ｇ）に示すように７ＳＡＳ゛ をシリ
コン基板１にイオン注入することにより、基板１内に高
濃度不純物注入層８を形成する。
しかる後、９００〜１０００°Ｃで熱処理を行って前記
注入層６．８の不純物を活性化させ、かつ再拡散させる
ことにより、第３図（ハ）に示すようにｎ−ｊｉ６’、
ｎ’層８′を形成し、ＬＤＤ構造のソースドレインを完
成させる。
注入層６．８の不純物を活性化させ、かつ再拡散させる
ことにより、第３図（ハ）に示すようにｎ−ｊｉ６’、
ｎ’層８′を形成し、ＬＤＤ構造のソースドレインを完
成させる。
しかしながら、以上の従来の製造方法では、ＳｉＨ４＋
Ｏｘによる化学気相成長法でのＮＳＣ酸化膜７でサイ
ドウオール７ａを形成するわけであるが、そのＮＳＣ酸
化膜７が堆積時に第３図（ｅ）に示すようにゲート電極
部でオーバーハング形状となり、一部が薄くなるので、
エツチング後のサイドウオール７ａの形状が第３図（ｆ
）に示すように悪くなり、その上に第３図（ハ）の次工
程で堆積される眉間絶縁膜の被覆形状にも悪影響を与え
る問題点があった。
Ｏｘによる化学気相成長法でのＮＳＣ酸化膜７でサイ
ドウオール７ａを形成するわけであるが、そのＮＳＣ酸
化膜７が堆積時に第３図（ｅ）に示すようにゲート電極
部でオーバーハング形状となり、一部が薄くなるので、
エツチング後のサイドウオール７ａの形状が第３図（ｆ
）に示すように悪くなり、その上に第３図（ハ）の次工
程で堆積される眉間絶縁膜の被覆形状にも悪影響を与え
る問題点があった。
さらに、微細化に伴ってゲート電極５間の距離が接近し
て（ると、ＮＳＣ酸化膜７の堆積膜厚に段差疎密の依存
性がでてきて、サイドウオール７ａの幅にバラツキが生
してしまうという問題点があった。
て（ると、ＮＳＣ酸化膜７の堆積膜厚に段差疎密の依存
性がでてきて、サイドウオール７ａの幅にバラツキが生
してしまうという問題点があった。
この発明は、以上述べたサイドウオール形成用酸化膜の
段差被覆性の悪さからくるサイドウオール形状の悪さ、
サイドウオール幅のバラツキを解決し、良好な形状で、
幅の均一性も良い良質のサイドウオールを形成できる半
導体素子の製造方法を提供することを目的とする。
段差被覆性の悪さからくるサイドウオール形状の悪さ、
サイドウオール幅のバラツキを解決し、良好な形状で、
幅の均一性も良い良質のサイドウオールを形成できる半
導体素子の製造方法を提供することを目的とする。
この発明、特に第１のこの発明は、サイドウオールを形
成するパターンを有する半導体基板の全面に酸化膜を形
成し、この酸化膜をエツチングすることにより、前記パ
ターンの側壁に酸化膜のサイドウオールを形成する半導
体素子の製造方法において、テトラエトキシソラン（Ｔ
ＥＯＳ） とオゾン（Ｏ３）とを常圧で反応させる化
学気相成長法により、しかもｏ＊／ Ｔ Ｅ ＯＳの流
量比を６以下にして反応させることにより、前記サイド
ウオール形成用の酸化膜を基板上の全面に形成するもの
である。
成するパターンを有する半導体基板の全面に酸化膜を形
成し、この酸化膜をエツチングすることにより、前記パ
ターンの側壁に酸化膜のサイドウオールを形成する半導
体素子の製造方法において、テトラエトキシソラン（Ｔ
ＥＯＳ） とオゾン（Ｏ３）とを常圧で反応させる化
学気相成長法により、しかもｏ＊／ Ｔ Ｅ ＯＳの流
量比を６以下にして反応させることにより、前記サイド
ウオール形成用の酸化膜を基板上の全面に形成するもの
である。
第２のこの発明は、前記０．７ＴＥＯ３の流量比を６以
下にする代わりに、前記酸化膜の形成前に、その下地層
として１種類の膜を基板上の全面に形成し、その上に、
テトラエトキシシランとオゾンとを常圧で反応させる化
学気相成長法によりサイドウオール形成用酸化膜を形成
するものである。
下にする代わりに、前記酸化膜の形成前に、その下地層
として１種類の膜を基板上の全面に形成し、その上に、
テトラエトキシシランとオゾンとを常圧で反応させる化
学気相成長法によりサイドウオール形成用酸化膜を形成
するものである。
上記この発明においては、ＴＥ０１とＯｌとを常圧で反
応させる化学気相成長法により、サイドウオール形成用
酸化膜を形成する。しかもその際に、第１のこの発明で
は、０３／ＴＥＯ３の流量比を６以下にすることにより
、流量比が高い場合にみられる堆積速度の下地依存性か
ら生じる被覆形状の悪化を避ける。同様に第２のこの発
明では、０３／ＴＥＯ３の流量比を６以下にする代わり
に、酸化膜形成前に、その下地層として１種類の膜を基
板上の全面に形成しておくことにより、下地による堆積
速度の違いから生しる被覆形状の悪化を避ける。これら
によりこの発明によれば、サイドウオールを形成するパ
ターンを有する半導体基板上の全面に、特に段差となる
前記パターン部において、サイドウオール形成用酸化膜
を均一な厚さに形成できる。したがって、この酸化膜を
エツチングすれば、前記パターンの側壁に良好な形状で
、かつ均一な幅でサイドウオールが形成されることにな
る。
応させる化学気相成長法により、サイドウオール形成用
酸化膜を形成する。しかもその際に、第１のこの発明で
は、０３／ＴＥＯ３の流量比を６以下にすることにより
、流量比が高い場合にみられる堆積速度の下地依存性か
ら生じる被覆形状の悪化を避ける。同様に第２のこの発
明では、０３／ＴＥＯ３の流量比を６以下にする代わり
に、酸化膜形成前に、その下地層として１種類の膜を基
板上の全面に形成しておくことにより、下地による堆積
速度の違いから生しる被覆形状の悪化を避ける。これら
によりこの発明によれば、サイドウオールを形成するパ
ターンを有する半導体基板上の全面に、特に段差となる
前記パターン部において、サイドウオール形成用酸化膜
を均一な厚さに形成できる。したがって、この酸化膜を
エツチングすれば、前記パターンの側壁に良好な形状で
、かつ均一な幅でサイドウオールが形成されることにな
る。
さらに、１種類の膜を下地層として形成して、下地によ
る堆積速度の違いから生じる被覆形状の悪化を避ける方
法によれば、酸化膜形成時に０．／ＴＥＯ３流量比を高
めて、密度が高く吸湿性が少なく、かつＴＥＯＳの未反
応基などの少ない良質の酸化膜を形成できることになる
。さらに、このような良質の酸化膜を被覆性良く形成で
きることになる。
る堆積速度の違いから生じる被覆形状の悪化を避ける方
法によれば、酸化膜形成時に０．／ＴＥＯ３流量比を高
めて、密度が高く吸湿性が少なく、かつＴＥＯＳの未反
応基などの少ない良質の酸化膜を形成できることになる
。さらに、このような良質の酸化膜を被覆性良く形成で
きることになる。
以下この発明の実施例を図面を参照して説明する。実施
例は、この発明をＬＤＤｆｌ造トランジスタの製造に応
用した場合である。勿論、この発明は他の素子形成にも
応用できる。
例は、この発明をＬＤＤｆｌ造トランジスタの製造に応
用した場合である。勿論、この発明は他の素子形成にも
応用できる。
第１図はこの発明の第１の実施例を示す図である。
まず第１図（ａ）に示すように、単結晶シリコン基板１
１に素子分離酸化膜形成後、ゲート酸化膜１２を形成す
る。
１に素子分離酸化膜形成後、ゲート酸化膜１２を形成す
る。
次に基板１１上の全面に第１図（ｂ）に示すように多結
晶シリコン膜１３を堆積させ、それに不純物をドーピン
グする。さらにその上にタングステンシリサイド膜１４
を形成する。
晶シリコン膜１３を堆積させ、それに不純物をドーピン
グする。さらにその上にタングステンシリサイド膜１４
を形成する。
その後、その２層膜をＲＩＥ法でパターニングすること
により２Ｎ構造のゲート電極１５を形成する。この時同
時にゲート酸化膜１２もゲート電極と同一パターンにエ
ツチングする。
により２Ｎ構造のゲート電極１５を形成する。この時同
時にゲート酸化膜１２もゲート電極と同一パターンにエ
ツチングする。
次に、ゲート電極１５をマスクとして第１図（ｄ）に示
すように３ Ｉ Ｐ ＋１をシリコン基板１１にイオン
注入することにより、基板１１内に低濃度不純物注入層
１６を形成する。
すように３ Ｉ Ｐ ＋１をシリコン基板１１にイオン
注入することにより、基板１１内に低濃度不純物注入層
１６を形成する。
その後、テトラエトキシシラン（英語名テトラエチルオ
ルソシリケート（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏ−ｓ
ｉｌｉｃａｔｅ）。
ルソシリケート（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏ−ｓ
ｉｌｉｃａｔｅ）。
ＴＥＯＳと略称される）とオゾン０．とを常圧で反応さ
せる化学気相成長法により第１図（ｅ）に示すように基
板ｌＩ上の全面にサイドウオール形成用酸化膜１７を３
０００人程度堆積させる。この時、ｏ、／ＴＥＯ３の流
量比を６以下とすることにより、流量比が高い場合にみ
られる堆積速度の下地依存性から生じる酸化膜１７の被
覆形状の悪化を避ける。なお、この酸化膜１７の形成法
における一興体的条件を示せば下記の通りである。
せる化学気相成長法により第１図（ｅ）に示すように基
板ｌＩ上の全面にサイドウオール形成用酸化膜１７を３
０００人程度堆積させる。この時、ｏ、／ＴＥＯ３の流
量比を６以下とすることにより、流量比が高い場合にみ
られる堆積速度の下地依存性から生じる酸化膜１７の被
覆形状の悪化を避ける。なお、この酸化膜１７の形成法
における一興体的条件を示せば下記の通りである。
膜形成基板温度 ４００°ＣＴＥＯＳ
バブリング窒素流１ ２．５ ＳＬ？ＩＴＥＯＳバ
ブラー温度 ６５°ＣＯ□流量（オゾン発
生器によって 一部オシンとなる） ７．５３ＬＭオゾン発生
１ １％この条件にて０．／ＴＥ
Ｏ３の流量比を計算すると、 ０３／ＴＥＯ５＝７．５乳阿×１χ／（Ｐａｓ℃’／Ｐ
ａ）Ｘ ２．５ＳＬＭ） −７，５Ｘ Ｏ，０１／（４５ｔｏｒｒ／７６０ｔｏｒ
ｒ）Ｘ ２．５） ＝５．０６ である。
バブリング窒素流１ ２．５ ＳＬ？ＩＴＥＯＳバ
ブラー温度 ６５°ＣＯ□流量（オゾン発
生器によって 一部オシンとなる） ７．５３ＬＭオゾン発生
１ １％この条件にて０．／ＴＥ
Ｏ３の流量比を計算すると、 ０３／ＴＥＯ５＝７．５乳阿×１χ／（Ｐａｓ℃’／Ｐ
ａ）Ｘ ２．５ＳＬＭ） −７，５Ｘ Ｏ，０１／（４５ｔｏｒｒ／７６０ｔｏｒ
ｒ）Ｘ ２．５） ＝５．０６ である。
ただし、Ｐｂｓ’ｃ＝バブラー内のＴＥＯＳの飽和蒸気
圧 Ｐａ−大気圧 である。
圧 Ｐａ−大気圧 である。
また、酸化膜１７はノンドープ酸化膜であるが、ＣＶＤ
法による堆積時、ガス中番こ不純物ガスを含めることに
より、Ｐ、Ｂ、Ａｓなどの不純物を含むドープト酸化膜
とすることもできる。この点は後に説明する第２の実施
例でも同様である。
法による堆積時、ガス中番こ不純物ガスを含めることに
より、Ｐ、Ｂ、Ａｓなどの不純物を含むドープト酸化膜
とすることもできる。この点は後に説明する第２の実施
例でも同様である。
次に、前記酸化膜１７をＲＩＥ法による異方性エツチン
グでエツチングすることにより、第１図（ｆ）に示すよ
うにゲート電極１５の側壁に酸化膜１７のサイドウオー
ル１７ａを形成する。
グでエツチングすることにより、第１図（ｆ）に示すよ
うにゲート電極１５の側壁に酸化膜１７のサイドウオー
ル１７ａを形成する。
その後、そのサイドウオール１７ａとゲートを極１５を
マスクとして第１図ｆｇ）に示すようにｔｓｉＳ”をシ
リコン基板１１にイオン注入することにより、基板１１
内に高濃度不純物注入層１８を形成する。
マスクとして第１図ｆｇ）に示すようにｔｓｉＳ”をシ
リコン基板１１にイオン注入することにより、基板１１
内に高濃度不純物注入層１８を形成する。
しかる後、９００〜１０００℃で熱処理を行って前記注
入層１６．１８の不純物を活性化させ、かつ再拡散させ
ることにより、第１図（ｈ）に示すようにｎ−層１６’
、ｎ″層１８′を形成し、ＬＤＤ構造のソース・ドレイ
ンを完成させる。
入層１６．１８の不純物を活性化させ、かつ再拡散させ
ることにより、第１図（ｈ）に示すようにｎ−層１６’
、ｎ″層１８′を形成し、ＬＤＤ構造のソース・ドレイ
ンを完成させる。
第２図はこの発明の第２の実施例を示す、この第２の実
施例では、ｏ、／ＴＥＯ３の流量比を６以下にする代わ
りに、サイドウオール形成用酸化膜形成前に、その下地
層として１種類の膜（窒化膜）を基板上の全面に形成し
ておくことにより、下地による堆積速度の違いから生し
る前記サイドウオール形成用酸化膜の被覆形状の悪化を
避ける。
施例では、ｏ、／ＴＥＯ３の流量比を６以下にする代わ
りに、サイドウオール形成用酸化膜形成前に、その下地
層として１種類の膜（窒化膜）を基板上の全面に形成し
ておくことにより、下地による堆積速度の違いから生し
る前記サイドウオール形成用酸化膜の被覆形状の悪化を
避ける。
この第２の実施例では、第２図（ａ）〜（Ｃ）に示すよ
うに低濃度不純物注入層１６の形成工程まで、第１図の
第１の実施例と同一工程を進める。そこで、この工程ま
では説明を省略する。
うに低濃度不純物注入層１６の形成工程まで、第１図の
第１の実施例と同一工程を進める。そこで、この工程ま
では説明を省略する。
低濃度不純物注入層１６を形成したならば、次にゲート
電極１５を有する基板１１上の全面にＣＶＤ法で第２図
（ｄ）に示すように窒化膜１９を１００人厚定形成する
。そして、その上に、テトラエトキシシランとオゾンと
を常圧で反応させる化学気相成長法により、第２図（ｅ
）に示すようにサイドウオール形成用酸化膜１７を形成
する。
電極１５を有する基板１１上の全面にＣＶＤ法で第２図
（ｄ）に示すように窒化膜１９を１００人厚定形成する
。そして、その上に、テトラエトキシシランとオゾンと
を常圧で反応させる化学気相成長法により、第２図（ｅ
）に示すようにサイドウオール形成用酸化膜１７を形成
する。
その後は再び第１図の第１の実施例と同一工程となり、
第２図（ｆ）に示すように酸化膜１７をエツチングして
サイドウオール１７ａを形成し、イオン注入により高濃
度不純物注入層１８を形成し、その後熱処理を行って第
２図（ｇ）に示すように９層１６′およびｎ°層１ ｇ
’を形成する。
第２図（ｆ）に示すように酸化膜１７をエツチングして
サイドウオール１７ａを形成し、イオン注入により高濃
度不純物注入層１８を形成し、その後熱処理を行って第
２図（ｇ）に示すように９層１６′およびｎ°層１ ｇ
’を形成する。
なお、この第２の実施例では、サイドウオール用酸化膜
１７の下地層としてＣＶＤ法で窒化膜１９を形成したが
、窒化膜に代えてＣＶＤ法でシリコン酸化膜を形成した
り、ＳＯＧ膜や多結晶シリコン膜、あるいはスパッタ法
による各種蒸着膜を形成することもできる。
１７の下地層としてＣＶＤ法で窒化膜１９を形成したが
、窒化膜に代えてＣＶＤ法でシリコン酸化膜を形成した
り、ＳＯＧ膜や多結晶シリコン膜、あるいはスパッタ法
による各種蒸着膜を形成することもできる。
以上詳細に説明したように、この発明によれば、テトラ
エトキシシランＴＥＯ３とオゾン０３とを常圧で反応さ
せる化学気相成長法によりサイドウオール形成用酸化膜
を形成することとし、しかもその際、０．／ＴＥＯ３の
流量比を６以下にして、あるいは前記酸化膜形成前にそ
の下地層として基板上の全面に１ｆ１１１の膜を形成し
て、下地による堆積速度の違いから生じる被覆形状の悪
化を避けることにより、サイドウオールを形成するパタ
ーンを存する半導体基板上の全面に、特に段差となる前
記パターン部において、サイドウオール形成用酸化膜を
均一な厚さに形成できる。したがって、この酸化膜をエ
ツチングすることにより、前記パターンの側壁に良好な
形成に、かつ均一な幅でサイドウオールを形成すること
ができ、例えばＬＤＤ構造トランジスタを高精度で形成
可能となる。
エトキシシランＴＥＯ３とオゾン０３とを常圧で反応さ
せる化学気相成長法によりサイドウオール形成用酸化膜
を形成することとし、しかもその際、０．／ＴＥＯ３の
流量比を６以下にして、あるいは前記酸化膜形成前にそ
の下地層として基板上の全面に１ｆ１１１の膜を形成し
て、下地による堆積速度の違いから生じる被覆形状の悪
化を避けることにより、サイドウオールを形成するパタ
ーンを存する半導体基板上の全面に、特に段差となる前
記パターン部において、サイドウオール形成用酸化膜を
均一な厚さに形成できる。したがって、この酸化膜をエ
ツチングすることにより、前記パターンの側壁に良好な
形成に、かつ均一な幅でサイドウオールを形成すること
ができ、例えばＬＤＤ構造トランジスタを高精度で形成
可能となる。
また、１種類の膜を下地層として形成して、下地による
堆積速度の違いから生しる被覆形状の悪化を避ける方法
によれば、酸化膜形成時にａＳ／ＴＥＯ３流量比を高め
ることができるから、密度が高く、吸湿性が少なく、か
つＴＥ０１の未反応基などの少ない良質の酸化膜を形成
でき、さらにはこのような良質の酸化膜を被覆性良く形
成できることになる。
堆積速度の違いから生しる被覆形状の悪化を避ける方法
によれば、酸化膜形成時にａＳ／ＴＥＯ３流量比を高め
ることができるから、密度が高く、吸湿性が少なく、か
つＴＥ０１の未反応基などの少ない良質の酸化膜を形成
でき、さらにはこのような良質の酸化膜を被覆性良く形
成できることになる。
第１図はこの発明の半導体素子の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来のＬＤＤ構造トランジ
スタ製造方法を示す工程断面図である。 １１・・・単結晶シリコン基板、１５・・・ゲート電極
、１７・・・サイドウオール形成用酸化膜、１７ａ・・
・サイドウオール、１９・・・窒化膜。 流側 第１ 図 ５Ａ− 震 本発明の第２の実施例 第２図 ６ ７５Ａ５″″ 従来の製造方法 第３図
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来のＬＤＤ構造トランジ
スタ製造方法を示す工程断面図である。 １１・・・単結晶シリコン基板、１５・・・ゲート電極
、１７・・・サイドウオール形成用酸化膜、１７ａ・・
・サイドウオール、１９・・・窒化膜。 流側 第１ 図 ５Ａ− 震 本発明の第２の実施例 第２図 ６ ７５Ａ５″″ 従来の製造方法 第３図
Claims (2)
- （１）半導体基板上にパターンを形成し、そのパターン
上を含む前記基板上の全面に酸化膜を形成し、この酸化
膜を異方性エッチングでエッチングすることにより、前
記パターンの側壁に酸化膜のサイドウォールを形成する
ようにした半導体素子の製造方法において、 テトラエトキシシラン（ＴＥＯＳ）とオゾン（Ｏ＿３）
とを常圧で反応させる化学気相成長法により、しかもＯ
＿３／ＴＥＯＳの流量比を６以下にして反応させること
により、前記サイドウォール形成用の酸化膜を基板上の
全面に形成することを特徴とする半導体素子の製造方法
。 - （２）半導体基板上にパターンを形成し、そのパターン
上を含む前記基板上の全面に酸化膜を形成し、この酸化
膜を異方性エッチングでエッチングすることにより、前
記パターンの側壁に酸化膜のサイドウォールを形成する
ようにした半導体素子の製造方法において、 前記サイドウォール形成用酸化膜を形成する前に、その
下地層として１種類の膜を基板上の全面に形成し、その
上に、テトラエトキシシランとオゾンとを常圧で反応さ
せる化学気相成長法によりサイドウォール形成用酸化膜
を形成することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9920890A JPH03297146A (ja) | 1990-04-17 | 1990-04-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9920890A JPH03297146A (ja) | 1990-04-17 | 1990-04-17 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03297146A true JPH03297146A (ja) | 1991-12-27 |
Family
ID=14241236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9920890A Pending JPH03297146A (ja) | 1990-04-17 | 1990-04-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03297146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
-
1990
- 1990-04-17 JP JP9920890A patent/JPH03297146A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
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