KR970011134B1 - 반도체 소자 제조 공정 - Google Patents

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Abstract

내용 없음.

Description

반도체 소자 제조 공정
제1도는 본 발명에서 응용한 대표적인 반도체 구조의 단면도.
제2도는 본 발명에 따라 제조된 EPROM 소자 일부분의 합성 마스킹에 대한 평면도.
제3도 내지 제8도는 EPROM 소자의 제조에 이용된 본 발명의 한 실시예에 따른 처리 공정 단계에 대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : 단결정 실리콘 기판 12 : 플레너 표면
14, 35, 44 : 다결정 실리콘층 18 : 마스킹 층
34 : 산화물 층 38 : 층간 유전체
42 : 산화물 영역 46 : 절연물 층
48 : 포토 레지스터 층 50 : 줄무늬
54 : 플로팅 게이트
본 발명은 일반적으로 다결정 실리콘을 에칭하는 공정에 관한 것으로, 특히 단결정 실리콘에 우선하여 다결정 실리콘을 에칭하는 공정 및 상기 공정을 반도체 소자의 제조에 이용하는 것에 관한 것이다.
반도체 소자의 처리 공정에서는 종종 다른 층에 대하여 한 층을 에칭하는 것을 필요로 한다. 다시 말하면 상기 공정은 종종 한 층이 에칭되는 동안 다른 층은 전혀 에칭되지 않거나 매우 천천히 에칭되는 것을 필요로 한다. 반도체 소자의 처리에 관한 많은 지식이 축적됨에 따라, 다른 물질에 대해 한 물질을 에칭하는 여러 가지 에칭 화학이 발전되어 왔다. 예컨대, 상기 화학 작용은 포토 레지스터 또는 이산화 실리콘에 대하여 질화 실리콘, 포토 레지스터, 실리콘 질화물 또는 실리콘에 대하여 이산화 실리콘 또는 산화물, 질화물 등에 대하여 실리콘의 선택적 에칭을 가능케 하는 습식 및 건식 에칭 화학 작용 모두가 발전되었다. 특정 예로서, 소량의 산소가 첨가된 염소 플라즈마에서 실리콘을 에칭함으로써 이산화 실리콘의 에칭 속도에 비해, 실리콘의 에칭 속도가 증가될 수 있음이 알려져 있다.
전체적으로 임의의 다른 물질에 우선하여 임의의 한 물질의 에칭을 할 수 있게 하는 다수의 에칭 처리법이 존재한다. 덧붙여서, 등방성으로 또는 비등방성으로 진행하는 선택적 에칭을 허용하는 에칭 처리법이 발전되어 왔는데 여기서 비등방성이란 말은 다른 방향보다 한 방향으로 통상 수직 방향으로 더 빠르게 에칭이 진행되는 것을 의미한다. 수평 및 수직이란 말은 동작이 수행되는 기판의 주요 표면에 대해 평행한 방향 및 수직 방향을 언급한다.
그러나 상기 참고된 에칭 처리법 각각은 화학적으로 다른 물질에 대조하여 한 물질을 에칭하는 것에 관한 것이다. 에칭 공정, 특히 한 물질의 한 결정 형태를 동일한 물질의 다른 결정 형태보다 더욱 빠르게 에칭하는 비등방성 에칭 공정은 발전되지 않았다. 특히, 지금까지는 실리콘의 한 결정 형태를 실리콘의 다른 결정 형태보다 더욱 빠르게 비등방성으로 에칭하는 에칭 공정은 발전하지 않았다.
특정 반도체 소자의 제조에 있어서, 단결정 실리콘을 에칭하지 않으면서 동시에 다결정 실리콘을 에칭하는 것이 요구된다. 예를 들어, 소거 가능한 프로그램 가능 판독 전용 기억 장치(EPROM) 및 전기적으로 소거 가능한 프로그램 가능 판독 전용 기억 장치(EEPROM)의 제조에 있어서, 단결정 실리콘 기판은 다결정 실리콘층의 패턴하기 위해 사용되는 동일한 부식제에 노출되는 것을 피할 수 없다. 상기된 바는 제조공정과, 단결정 실리콘 기판이 에칭되는 것을 허용하기 위해 궁극적으로 생성되는 소자에 대해 유해한 것이다. 따라서, 노출된 단결정 실리콘에 우선하거나 이와 동시에 다결정 실리콘의 비등방성 에칭을 허용하는 개선된 공정의 필요성이 대두된다.
그러므로 본 발명의 목적은 다결정 실리콘을 에칭하는 개선된 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 단결정 실리콘에 우선하여 다결정 실리콘을 비등방성으로 에칭하는 개선된 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 소자를 제조하는 개선된 공정을 제공하는 것이다.
본 발명의 상기 목적 및 다른 목적들은 노출된 단결정 실리콘에 우선하거나 이와 동시에 다결정 실리콘을 에칭하는 공정에 의한 한 실시예에서 실현된다. 상기 실시예에 따르면, 다결정 실리콘의 패턴된 층이 단결정 실리콘 기판 위에 제공된다. 기판의 일부분은 패턴된 다결정 실리콘에 있는 구멍을 통해 노출된다. 반응물로서 염소와 산소를 포함한 비탄소질의 플라즈마에서, 단결정 실리콘 기판을 실질적으로 에칭하지 않으면서 다결정 실리콘은 비등방성으로 에칭된다. 상기 플라즈마 반응에서 산소의 존재는 다결정 실리콘과 관련하여 단결정 실리콘의 에칭을 방지한다.
[적절한 실시예에 대한 상세한 설명]
제1도는 특정 반도체 소자의 처리 공정 중 생성될 수 있는 한 구조를 도시한다. 상기 구조는 예컨대 EPROM 또는 EEPROM 소자, EPROM 또는 EEPROM 구조를 포함하는 마이크로 프로세서와 같은 소자, 조셉슨 접합 소자(Josephson Junction), 또는 다결정 실리콘층의 최종 패턴닝을 위한 2번의 마스킹 단계가 요구되는 다른 소자의 제조에서 나타난다. 제1도는 임의의 실제상의 반도체 소자 구조를 충분히 설명하지는 않았지만 반도체 소자 제조에 관한 본 발명의 출원서를 설명하는데 기여한다.
제1도에 도시된 구조는 일반적으로 플레너 표면(12)을 갖는 단결정 실리콘 기판(10)을 포함한다. "단결정 실리콘 기판"이란 용어는 실리콘 소자 및 집적 회로의 제조에 통상적으로 사용되는 실리콘 기판의 형태를 말한다. 기판 위에는 이산화 실리콘 또는 그 유사한 층(16)에 의해 기판과 분리되는 다결정 실리콘층(14)이 놓여진다. 마스킹층(18)은 다결정 실리콘층(14)위에 놓여지고, 후속 에칭 동작 중에 층(14)의 부분을 보호하는 에칭 마스크의 역할을 한다. 층(14)은 표면(12)의 일부가 노출되는 구멍을 제공하도록 미리 패턴된다. 이제 마스킹층(18)은 다결정층(14)을 다시 패턴하기 위한 에칭 동작 중에 이용된다.
다결정 실리콘층(14)을 에칭하는 동안에, 단결정 실리콘 기판(10)의 일부도 역시 에칭 공정에 노출된다. 본 발명에 따르면, 층(14)의 에칭은 기판(10)의 동시 에칭을 최소화하는 방법으로 수행된다.
다결정 실리콘층(14)은 산소가 첨가되는 비탄소질의 실리콘 부식제어에서 비등방성으로 플라즈마 에칭이 된다. 예를들어, 본 발명의 한 실시예에 따르면, 다결정 실리콘층(14)은 염소, 브롬화 수소 또는 요오드화 수소, 산소 및 헬륨의 혼합물 내에서 플라즈마 에칭이 된다. 상기 플라즈마 혼합물에서 염소는 기본적인 실리콘 부식제이며, 브롬화 수소 또는 요오드화 수소가 실리콘 에칭을 보조하고 에칭의 균일성과 비등방성의 향상에 도움을 주며, 헬륨은 희석제의 역할을 하고, 부분 압력의 제어를 지원하고, 또는 피크 대 피크전압의 DC 성분을 향상시키는데 도움을 준다. 산소는 다결정 실리콘이 단결정 실리콘보다 훨씬 빠른 속도로 에칭되도록 에칭 반응을 매우 선택적이 되게 한다.
염소 외에도 NF3, HCl, ClF3, SF6과 같은 또 다른 비탄소질의 실리콘 부식제도 역시 사용될 수 있다. 탄소질의 실리콘 부식제는 플라즈마 내의 탄소가 산소와 결합하여 유효 수준 이하로 산소를 감소시키기 때문에 선호되지 않는다.
비탄소질의 반응물은, 다결정 실리콘을 에칭하고 산소가 단결정 실리콘 위에 표면 보호막 처리의 산화물 코팅을 형성하도록 선택된다.
여러 가지 실리콘 부식제는 산소와 함께 아래와 같이 반응하는 것으로 생각된다.
SF6+ 2Si + O2→ SiF4+ SF2+ SiO2
2Cl2+ 2Si + O2→ SiCl4+ SiO2
4NF3+ 4Si + O2→ 3SiF4+ 2N2+ SiO2
4ClF3+ 5Si + O2→ 3SiF4+ SiCl4+ SiO2
4HCl + 2Si + O2→ SiCl4+ 2H2+ SiO2
상기 반응 각각에서 반응 생성물은 모두 기체인데 SiO2는 예외로 고체이고 단결정 실리콘 기판의 단일층 표면 근처에서 형성된다. 특별하지만 비 제한적인 실시예로서, 제1도에 도시된 구조는 다음과 같이 에칭된다. 다결정 실리콘층(14)은 대략 250 나노미터의 두께를 가지며 실리콘 이산화물층(18)에 의해 마스크된다. 다결정 실리콘은 베리언 어소시에이트(Varian Associates)의 일원인 자이린 인코포레이티드(Zylin, Inc.)에서 제작한 Zykin ZLN20 싱글 웨이퍼 에칭 반응기에서 에칭된다. 반응기의 전극 플레이트는 약 5℃로 수냉되고, 약 0.95센티미터의 간격을 갖는다. 반응물은 35sccm의 Cl2, 15sccm의 HBr, 50sccm의 He, 0.4 내지 1.5sccm의 O2이며, 전력은 13.56㎒의 주파수에서 250와트로 유지된다.
반응기 내의 압력은 약 40Pa로 유지되며 반응의 졸결점은 기본적으로 실리콘 염화물 또는 SiClx선(라인 : line)인 410㎚라인을 관측하여 광학적으로 제어된다. 다결정 실리콘층(14)을 제거하기 위해, 반응은 대략 60초 동안 계속된다. 그후, 모든 층이 단결정 기판의 표면에서 제거되고 기판 에칭을 프로필로메터로 측정된다. 약간의 에칭 또는 표면이 거칠어지는 것이, 에칭하는 중에 노출된 가판 표면 부분에서 광학적으로 관측될 수 있다 해도, 프로필로메터에 의해 에칭이 측정되지는 않는다.
상술한 반응에 있어서, 약 0.4용적 퍼센트 이하의 산소를 사용하여서는 단결정 실리콘 기판의 에칭을 적절히 억제하지 못한다. 1.5용적 퍼센트 이하의 산소를 사용하는 것은 다결정 실리콘의 에칭을 용납하기 어려울 만큼 느리게 하며 비균일성을 야기한다. 설명되는 실시예에서의 또 다른 파라메터가 에칭 공정의 제어, 비등방성, 균일성을 위하여 선택된다. 부가적으로, 반응기의 전극 플레이트는 염소 플라즈마와 반응하지 않는 물질의 불침투 층으로 표면이 보호된다. 플레이트는 통상 양극으로 산화된 알루미늄이지만, 양극 산화물을 통과하는 핀홀은 하부의 알루미늄을 노출시킨다. 따라서 플레이트를 부가적인 층, 예컨대, 가열 산화된 알루미늄 산화물 층으로 코팅하는 것이 바람직하다.
또 다른 실시예에 있어서, 유사한 구조가 아래와 같이 에칭된다. 플라즈마 반응물은 2sccm의 SF6, 15sccm의 HBr, 35sccm의 Cl2, 0.5sccm의 O2를 포함한다. 다른 점에서의 에칭 조건은 상기와 동일하다. 60초간의 에칭 후에, 다결정 실리콘은 전부 에칭되고, 노출된 단결정 실리콘은 약 23㎚의 깊이로 에칭된다. 따라서 에칭 선택도는 10 : 1 보다 크다.
제2도 내지 제8도는 반도체 소자, 특히 EPROM의 제조에 대한 본 발명의 작용을 도시한다. 본 발명을 설명하는데 꼭 필요한 공정 단계만을 도시하고 설명하였다. 물론 공정에는 본 발명에는 포함되지 않지만, 완전한 소자를 제조하기 위해 필요한 또 다른 단계들이 포함된다. 혼동을 피하기 위해, 반도체 처리 공정에서 통상적으로 사용되는 상기 단계들은 도시되지 않았다.
제2도는 EPROM 메모리 배열의 일부를 제조하는데 사용되는 여러 층의 합성 마스킹을 평면도로 도시한다. 제3도 내지 8도는 소자의 제조에 사용되는 본 발명에 따른 처리 공정 단계를 단면도로 도시한다. 단면도는 제2도에 도시된 바와 같이 부분(AA)을 통하여 취해진 것이다. 도시된 공정 단계는 제조 시퀀스에서 본 발명과 연관되는 에칭 단계 및 층 형성에 대한 것이다. 소자들 사이의 격리, 도핑된 영역의 형성에 있어 이온 투입 또는 확산 단계 등에 관련되는 초기 공정 단계 및 후기 공정 단계는 본 발명과 연관되지 않기 때문에 설명하지 않았다.
제3도는 단결정 실리콘 기판(30)의 일부분을 단면도로 도시한다. 기판(30)은 그 표면에서 두꺼운 필드 산화물(32)에 의해 다수의 활성 소자 영역으로 분리된다. 부분적으로 게이트 산화물로서 사용될 얇은 산화물층(34)은 활성 소자영역에서 기판(30)의 표면 위에 형성된다. 게이트 산화물 및 필드 산화물 위에 다결정 실리콘의 제1층(36)이 놓인다. 상기 다결정 실리콘층은 EPROM소자의 플로팅 게이트 전극을 형성하는데 이용된다. 다결정 실리콘층(36) 위에 층간 유전체(38)가 놓인다. 층간 유전체로는 산화물, 질화물, 산화물-질화물-산화물 등등이 될 수 있다.
본 발명에서 필수 불가결한 것은 아니지만, 게이트 산화물(34)은 약 25나노미터의 두께를 갖는 열 성장 산화물인 것이 적절하며, 다결정 실리콘층(36)은 저압 화학 증기 증착법에 의해 약 200 나노미터의 두께로 증착되고, 층간 유전체(38)는 화학 증기 증착법에 의해 약 60나노미터의 두께로 증착된다.
제4도에 도시된 바와 같이, 층간 유전체 및 다결정 실리콘 층은 종래의 포토리쏘그래픽 기술을 사용하여 구멍(40)을 만들도록 패턴 형성된다. 구멍(40)은 하부의 필드 산화물(32) 및 게이트 산화물(34)의 일부분을 노출시킨다.
제5도에 도시된 바와 같이, 구멍(40)을 형성하는 중에 노출되는 다결정 실리콘층(36)은 모서리를 열 산화하는 것으로 공정이 진행된다. 다결정 실리콘층(36)의 산화는 열 산화에 의해 이루어지고, 산화물 영역(42)을 형성한다.
산화 단계 후, 제2다결정 실리콘층(44)이 저 압력 화학 증기 증착에 의해 증착된다. 산화물 영역(42)은 다결정 실리콘층(36과 44)을 격리시킨다. 부가적인 절연물층(46)이 제2다결정 실리콘층 위에 증착된다. 절연층(46)은 예를 들어, 저운 증착된 산화물이 될 수 있다. 그후 포토 레지스터층(48)이 증착되고 패턴되어, 제2다결정 실리콘층(44)과 그 위의 절연층을 패턴할 때 에칭 마스크로 작용한다.
패턴 형성된 포토 레지스터(48)를 에칭 마스크로 사용하여, 절연층(46) 및 제2다결정층(44)은 제6도에 도시된 바와 같이 패턴된다. 여기에서, 제1다결정 실리콘층은 이미 제거되어 있고, 이 에칭 단계는 게이트 산화물(34) 및 필드 산화물(32)의 일부분을 다시 노출시킨다. 에칭의 결과로 제2도에서 상세히 설명된 바와 같이 절연체 및 제2다결정 실리콘의 줄무늬(50)가 생긴다.
이번 공정 단계에서 행해지는 열 처리 공정(도시되지 않음) 때문에, 포토 레지스터 마스크(48)는 임의의 다른 패턴이 이루어지기 전에 제거되어야만 한다. 에칭 마스크로서 절연 물질(46) 및 제2다결정 실리콘층(44)의 줄무늬(50)를 사용하여, 층간 유전체(38)는 예컨대 CHF3및 O2내에서의 플라즈마 에칭에 의해 에칭된다(여기에서 O2의 역할은 유전체 물질을 에칭하기 위하여, CHF3의 탄소와 반응하여 CO2를 형성하고, 불소를 제거하는 것이다. 이것은, 본 발명 공정에서의 O2의 역할과 혼동되지 않아야 한다). 상기 에칭 단계중에 게이트 산화물(34)의 노출된 부분뿐만 아니라 다결정 실리콘층(36)의 노출된 부분의 산화물(42)도 역시 제거된다. 번호(52)로 표시된 기판(30)의 표면 일부분도 노출된다.
다결정 실리콘층(36)의 노출된 부분은 이제 줄무늬(50)의 선택된 부분과 자기 정합 방법으로 플러팅 게이트를 형성하도록 에칭된다. 단결정 실리콘 기판의 일부분(52)도 역시 부식제에 노출되어 있으므로, 다결정 실리콘층(36)의 제2패턴 중에 선택적 에칭이 요구된다.
본 발명의 적절한 실시예에 따르면, 단결정 기판(30)의 노출된 부분(52)을 에칭하지 않으면서 다결정 실리콘층(36)은 비등방성으로 에칭되어 줄무늬(50)와 자기 정합 방법으로 플로팅 게이트(54)를 형성한다. 이것은 앞서 설명한 것과 같이 약 0.4 내지 1.5용적 퍼센트의 산소와 함께 비 탄소 함유 실리콘 부식제를 사용하여 플라즈마 에칭에서 얻어진다. 다결정 실리콘층(36)의 에칭은 상기 부식제를 사용하여 단결정 실리콘 기판의 노출된 부분(52)에 과도한 구멍이나 홈을 생성함이 없이 이루어진다.
그후, 도시된 EPROM 소자의 제조는 종래의 방법에 따라 완성된다.
따라서, 본 발명에 따라서, 단결정 실리콘에 대하여 다결정 실리콘을 선택적으로 에칭하는 공정 및 반도체 소자의 제조 공정이 제공되었음은 명백하다. 비록 본 발명은 특정의 양호한 실시예를 참고로 하여 설명되었지만, 본 발명이 상기 실시예에서만 국한되는 것은 아니다. 본 기술 분야에 숙련된 사람이면 본 발명의 사상으로부터 벗어남이 없이 변경 및 수정을 할 수 있음을 알 것이다. 예를 들어, 기체 반응물의 비율이나 플라즈마 에칭에서 다른 물리적 파라메터도 특정 에칭 요구치에 적합하도록 변경될 수 있다. 따라서, 본 발명은 첨부된 청구범위의 범주 내의 모든 상기 변경 및 수정을 포함하고자 한다.

Claims (3)

  1. 단결정 실리콘의 노출 하에서 단결정 실리콘에 우선하여 다결정 실리콘을 에칭하는 공정에 있어서, 단결정 실리콘 기판을 준비하는 단계와, 상기 기판 위에 놓이고 상기 기판의 일부를 노출시키는 다결정 실리콘의 패턴된 층을 준비하는 단계와, 다수의 비탄소질의 에칭 가스만을 포함하는 플라즈마 내에서 상기 기판을 실질적으로 에칭하지 않고, 다결정 실리콘의 상기 패턴된 층을 비등방성으로 에칭하는 단계를 포함하고, 상기 다수의 비탄소질의 에칭 가스는 비탄소질의 실리콘 부식제와 산소를 포함하고, 상기 비탄소질의 실리콘 부식제는 염소를 포함하는 것을 특징으로 하는 다결정 실리콘 에칭 공정.
  2. 반도체 소자 제조 공정에 있어서, 주 표면을 갖는 단결정 실리콘 기판을 준비하는 단계와, 상기 주요 표면 위에 놓이는 절연 물질의 제1층을 준비하는 단계와, 상기 제1층위에 놓이는 다결정 실리콘의 제2층을 증착시키는 단계와, 상기 단결정 실리콘 기판의 상기 주 표면의 일부분을 노출시키기 위해, 상기 제2층 및 제1층을 패턴하는 단계와, 다수의 비탄소질의 에칭 가스만을 포함하는 플라즈마 내에서 상기 단결정 실리콘 기판의 상기 표면을 실질적으로 에칭하지 않고, 다결정 실리콘의 상기 패턴된 층을 비등방성으로 에칭하는 단계를 포함하고, 상기 다수의 비탄소질의 에칭 가스는 비탄소질의 실리콘 부식제 및 산소를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  3. 반도체 소자 제조 공정에 있어서, 단결정 실리콘 기판을 준비하는 단계와, 상기 단결정 실리콘 기판 위에 놓이는 게이트 절연체를 형성하는 단계와, 상기 제1의 게이트 절연체에 위에 놓이는 다결정 실리콘의 제1층을 증착하는 단계와, 다결정 실리콘의 제1의 패턴된 층을 형성하기 위하여 다결정 실리콘의 상기 제1의 층을 패턴하는 단계와, 다결정 실리콘의 상기 패턴된 층위에 놓이는 다결정 실리콘의 제2의 층을 증착하는 단계와, 다결정 실리콘의 제2의 패턴된 층을 형성하기 위하여 다결정 실리콘의 상기 제2의 층을 패턴하는 단계와, 상기 단결정 실리콘 기판의 노출된 부분을 형성하기 위하여 상기 게이트 절연체의 한 부분을 에칭하는 단계와, 다수의 비탄소질의 에칭 가스만을 포함하는 플라즈마 내에서 상기 단결정 실리콘 기판의 상기 노출된 부분을 실질적으로 에칭하지 않고, 다결정 실리콘의 상기 제2의 층과 자기 정합 방법으로, 다1의 패턴된 층을 비등방성으로 에칭하는 단계를 포함하고, 상기 다수의 비탄소질의 에칭 가스는 비탄소질의 실리콘 부식제와 산소를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
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